JP2846986B2 - 半導体ウェーハの製造方法 - Google Patents
半導体ウェーハの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体ウェーハの製造方
法に関し、詳しくは貼り合わせ法を用いることにより、
不純物の濃度やその種類が異なる層によって構成される
多重層からなる半導体ウェーハに発生するソリを抑える
半導体ウェーハの製造方法に関する。
法に関し、詳しくは貼り合わせ法を用いることにより、
不純物の濃度やその種類が異なる層によって構成される
多重層からなる半導体ウェーハに発生するソリを抑える
半導体ウェーハの製造方法に関する。
【０００２】
【従来の技術】半導体ウェーハの製造は、例えばＩＧＢ
Ｔ製造に使用される半導体ウェーハは、通常Ｐ型不純物
（例えばボロン）を高濃度（１×１０19ｃｍ-3）に含む
シリコンウェーハ上に、厚さが１０〜１５μｍでＮ型不
純物の濃度が２〜５０×１０17ｃｍ-3のＮ+層、およ
び、厚さが４０μｍ以上でＮ型不純物の濃度が１．５×
１０1 4ｃｍ-3以下のＮ-層をエピタキシャル成長法によ
って形成することにより行われている。すなわち、Ｎ-
／Ｎ+／Ｐ+の積層構造の半導体ウェーハにＩＧＢＴは形
成されている。
Ｔ製造に使用される半導体ウェーハは、通常Ｐ型不純物
（例えばボロン）を高濃度（１×１０19ｃｍ-3）に含む
シリコンウェーハ上に、厚さが１０〜１５μｍでＮ型不
純物の濃度が２〜５０×１０17ｃｍ-3のＮ+層、およ
び、厚さが４０μｍ以上でＮ型不純物の濃度が１．５×
１０1 4ｃｍ-3以下のＮ-層をエピタキシャル成長法によ
って形成することにより行われている。すなわち、Ｎ-
／Ｎ+／Ｐ+の積層構造の半導体ウェーハにＩＧＢＴは形
成されている。
【０００３】この場合、シリコンウェーハ中に含まれる
不純物の種類や濃度が異なれば、シリコンウェーハの膨
張率も異なる。膨張率の異なる２つの物質を貼り合わせ
るとバイメタル効果により通常は一方向にソリが発生す
る。
不純物の種類や濃度が異なれば、シリコンウェーハの膨
張率も異なる。膨張率の異なる２つの物質を貼り合わせ
るとバイメタル効果により通常は一方向にソリが発生す
る。
【０００４】ＩＧＢＴデバイス製造工程において、さら
にＮ-層上にＳｉＯ2膜、Ｓｉ3Ｎ4膜が順次形成されるに
したがってこの半導体ウェーハのソリは増大することと
なる。
にＮ-層上にＳｉＯ2膜、Ｓｉ3Ｎ4膜が順次形成されるに
したがってこの半導体ウェーハのソリは増大することと
なる。
【０００５】従来、上述のそりがＩＧＢＴデバイスの製
造工程で致命的な問題とならなかったのは以下の理由に
よる。すなわち、Ｎ-層の厚さが比較的薄く、デバイス
耐圧が低いからである。また、使用する半導体ウェーハ
の口径が小さいからである。さらに、デバイスの設計ル
ールが大きく、例えば７〜５μｍであって、ステッパ露
光が不必要であり、ソリの影響は比較的小さいからであ
る。すなわち、プロキシミティ露光方式や、プロジェク
ション露光方式にあっては、露光設備のソリに対する許
容度が、ステッパ露光方式のそれに比較すると大きいか
らである。
造工程で致命的な問題とならなかったのは以下の理由に
よる。すなわち、Ｎ-層の厚さが比較的薄く、デバイス
耐圧が低いからである。また、使用する半導体ウェーハ
の口径が小さいからである。さらに、デバイスの設計ル
ールが大きく、例えば７〜５μｍであって、ステッパ露
光が不必要であり、ソリの影響は比較的小さいからであ
る。すなわち、プロキシミティ露光方式や、プロジェク
ション露光方式にあっては、露光設備のソリに対する許
容度が、ステッパ露光方式のそれに比較すると大きいか
らである。
【０００６】ところが、ＩＧＢＴデバイス特性の高耐圧
化、パターンの微細化、ウェーハの大口径化に伴い、ソ
リの絶対値が増大するとともに、ステッパ露光装置の使
用が必須となり、ソリに対する許容度が小さくなった。
これらの結果、ＩＧＢＴデバイス製造用の半導体ウェー
ハのソリの発生を抑える必要が大きくなった。
化、パターンの微細化、ウェーハの大口径化に伴い、ソ
リの絶対値が増大するとともに、ステッパ露光装置の使
用が必須となり、ソリに対する許容度が小さくなった。
これらの結果、ＩＧＢＴデバイス製造用の半導体ウェー
ハのソリの発生を抑える必要が大きくなった。
【０００７】このソリを抑えるには、例えばＰ+ウェー
ハの裏面にあらかじめ適当な厚さのＬＴＯ膜や、Ｓｉ3
Ｎ4膜を形成しておく。この膜により、その表面側にエ
ピタキシャル成長させたシリコン層との間で応力バラン
スをとっているものである。
ハの裏面にあらかじめ適当な厚さのＬＴＯ膜や、Ｓｉ3
Ｎ4膜を形成しておく。この膜により、その表面側にエ
ピタキシャル成長させたシリコン層との間で応力バラン
スをとっているものである。
【０００８】
【発明が解決しようとする課題】しかしながら、この方
法によれば、この膜の剥がれを防ぐため、デバイス製造
工程においてこの裏面をシールする必要があった。この
裏面シールはデバイス製造工程を煩雑にし、コストの上
昇を招く。
法によれば、この膜の剥がれを防ぐため、デバイス製造
工程においてこの裏面をシールする必要があった。この
裏面シールはデバイス製造工程を煩雑にし、コストの上
昇を招く。
【０００９】そこで、Ｐ+ウェーハの厚さを厚くするこ
とにより、Ｎ-層、Ｎ+層中に発生する引張応力に耐える
ようにすることも考えられる。しかし、この場合、Ｐ+
ウェーハのコスト高となるとともに、ＩＧＢＴ素子のコ
レクタ直列抵抗が増加し、電気特性を悪化させる。
とにより、Ｎ-層、Ｎ+層中に発生する引張応力に耐える
ようにすることも考えられる。しかし、この場合、Ｐ+
ウェーハのコスト高となるとともに、ＩＧＢＴ素子のコ
レクタ直列抵抗が増加し、電気特性を悪化させる。
【００１０】そこで、本発明の目的は、このような欠点
を排除し、ＩＧＢＴ等の多重層を形成する必要がある半
導体ウェーハにあってソリの少ない半導体ウェーハを製
造することができる半導体ウェーハの製造方法を提供す
ることである。
を排除し、ＩＧＢＴ等の多重層を形成する必要がある半
導体ウェーハにあってソリの少ない半導体ウェーハを製
造することができる半導体ウェーハの製造方法を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明に係る半導体ウェ
ーハの製造方法にあっては、少なくとも導電型または不
純物濃度が異なる複数の半導体ウェーハを個別に製造
し、これらの半導体ウェーハを室温下で貼り合わせるこ
とにより、不純物濃度および／または導電型の異なる複
数の層を有する半導体ウェーハを形成し、その後、この
半導体ウェーハの表面を研削している。
ーハの製造方法にあっては、少なくとも導電型または不
純物濃度が異なる複数の半導体ウェーハを個別に製造
し、これらの半導体ウェーハを室温下で貼り合わせるこ
とにより、不純物濃度および／または導電型の異なる複
数の層を有する半導体ウェーハを形成し、その後、この
半導体ウェーハの表面を研削している。
【００１２】また、Ｎ-／Ｎ+ウェーハとＰ+ウェーハと
を別々に用意し、これらのウェーハを貼り合わせること
により、Ｎ-／Ｎ+／Ｐ+積層構造を有する半導体ウェー
ハを形成した半導体ウェーハの製造方法である。
を別々に用意し、これらのウェーハを貼り合わせること
により、Ｎ-／Ｎ+／Ｐ+積層構造を有する半導体ウェー
ハを形成した半導体ウェーハの製造方法である。
【００１３】
【作用】本発明に係る半導体ウェーハの製造方法によれ
ば、デバイス製造工程では厚い半導体ウェーハがその熱
応力に耐えるため、バイメタル効果によるソリは発生し
ない。また、貼り合わせ後に半導体ウェーハの表面を研
削することにより、ソリのない半導体ウェーハを製造す
ることができる。
ば、デバイス製造工程では厚い半導体ウェーハがその熱
応力に耐えるため、バイメタル効果によるソリは発生し
ない。また、貼り合わせ後に半導体ウェーハの表面を研
削することにより、ソリのない半導体ウェーハを製造す
ることができる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は第１実施例に係る半導体ウェーハの製造方
法を説明するための工程図である。
する。図１は第１実施例に係る半導体ウェーハの製造方
法を説明するための工程図である。
【００１５】この図に示すように、本発明方法によれ
ば、まず、１．５×１０14ｃｍ-3以下の濃度のＮ型不純
物、例えばリン，アンチモンをドープした単結晶シリコ
ンウェーハ（Ｎ-ウェーハ）１１上に、２〜５０×１０
17ｃｍ-3のリン濃度のＮ+層１２を１０〜１５μｍの厚
さにエピタキシャル成長させる。この結果、Ｎ+／Ｎ-シ
リコンウェーハ１３が形成される。
ば、まず、１．５×１０14ｃｍ-3以下の濃度のＮ型不純
物、例えばリン，アンチモンをドープした単結晶シリコ
ンウェーハ（Ｎ-ウェーハ）１１上に、２〜５０×１０
17ｃｍ-3のリン濃度のＮ+層１２を１０〜１５μｍの厚
さにエピタキシャル成長させる。この結果、Ｎ+／Ｎ-シ
リコンウェーハ１３が形成される。
【００１６】一方、上記シリコンウェーハ１３とは別
に、１×１０19ｃｍ-3の濃度のボロンドープのＰ+研磨
ウェーハ（Ｐ+ウェーハ）１４を用意する。
に、１×１０19ｃｍ-3の濃度のボロンドープのＰ+研磨
ウェーハ（Ｐ+ウェーハ）１４を用意する。
【００１７】そして、このＰ+シリコンウェーハ１４の
研磨面とＮ+／Ｎ-シリコンウェーハ１３のＮ+エピタキ
シャル層１２の表面とを室温下で重ね合わせて貼り合わ
せる。この結果、Ｐ+／Ｎ+／Ｎ-シリコンウェーハ１５
が作成される。
研磨面とＮ+／Ｎ-シリコンウェーハ１３のＮ+エピタキ
シャル層１２の表面とを室温下で重ね合わせて貼り合わ
せる。この結果、Ｐ+／Ｎ+／Ｎ-シリコンウェーハ１５
が作成される。
【００１８】そして、このＰ+／Ｎ+／Ｎ-シリコンウェ
ーハ１５にあってＮ-層１１を所定の厚さだけ削り取
る。そして、この研削後のＮ-層１１の表面を研磨仕上
げする。さらに必要ならば、Ｐ+層１４の表面（裏面）
をポリッシュオフする。
ーハ１５にあってＮ-層１１を所定の厚さだけ削り取
る。そして、この研削後のＮ-層１１の表面を研磨仕上
げする。さらに必要ならば、Ｐ+層１４の表面（裏面）
をポリッシュオフする。
【００１９】なお、シリコンウェーハ１３，１４同士の
貼り合わせ時にあって、貼り合わせ面の精度を高めるた
めに、その貼り合わせ面であるＮ+層１２表面を研磨し
てもよい。この場合はその研磨する量だけＮ+層１２を
厚く形成しておくものとする。また、この貼り合わせ
後、所定の温度（１０００℃）で熱処理を施すものとす
る。
貼り合わせ時にあって、貼り合わせ面の精度を高めるた
めに、その貼り合わせ面であるＮ+層１２表面を研磨し
てもよい。この場合はその研磨する量だけＮ+層１２を
厚く形成しておくものとする。また、この貼り合わせ
後、所定の温度（１０００℃）で熱処理を施すものとす
る。
【００２０】図２は本発明の第２実施例を示している。
この実施例にあっては、Ｎ-ウェーハ２１上にＮ+層２２
を５〜１０μｍ程度の厚さだけエピタキシャル成長によ
り形成する。または、リンの高濃度拡散によってＮ+／
Ｎ-シリコンウェーハ２３を作成する。そして、別途、
Ｐ+ウェーハ（１×１０19ｃｍ-3）２４上にＮ+層２５を
５〜１０μｍだけエピタキシャル成長させたＮ+／Ｐ+シ
リコンウェーハ２６を用意する。
この実施例にあっては、Ｎ-ウェーハ２１上にＮ+層２２
を５〜１０μｍ程度の厚さだけエピタキシャル成長によ
り形成する。または、リンの高濃度拡散によってＮ+／
Ｎ-シリコンウェーハ２３を作成する。そして、別途、
Ｐ+ウェーハ（１×１０19ｃｍ-3）２４上にＮ+層２５を
５〜１０μｍだけエピタキシャル成長させたＮ+／Ｐ+シ
リコンウェーハ２６を用意する。
【００２１】そして、これらのシリコンウェーハ２３，
２６をＮ+層２２，２５同士を密着して貼り合わせる。
この後、Ｎ-層２１およびＰ+層２４を所定の厚さまで研
削し、Ｎ-／Ｎ+／Ｐ+シリコンウェーハ２７を作製す
る。その他は上記実施例と同様である。
２６をＮ+層２２，２５同士を密着して貼り合わせる。
この後、Ｎ-層２１およびＰ+層２４を所定の厚さまで研
削し、Ｎ-／Ｎ+／Ｐ+シリコンウェーハ２７を作製す
る。その他は上記実施例と同様である。
【００２２】また、図３は本発明の第３実施例を示して
いる。この実施例では、Ｎ-シリコンウェーハ３１上に
Ｎ+層３２を例えばエピタキシャル成長により所定の厚
さに形成し、このＮ+／Ｎ-シリコンウェーハ３３のＮ+
層３２上にさらに高濃度のボロン不純物を含むＰ+層３
４をエピタキシャル成長により５〜１０μｍの厚さに形
成する。このようにして、Ｎ-／Ｎ+／Ｐ+シリコンウェ
ーハ３５を作製する。
いる。この実施例では、Ｎ-シリコンウェーハ３１上に
Ｎ+層３２を例えばエピタキシャル成長により所定の厚
さに形成し、このＮ+／Ｎ-シリコンウェーハ３３のＮ+
層３２上にさらに高濃度のボロン不純物を含むＰ+層３
４をエピタキシャル成長により５〜１０μｍの厚さに形
成する。このようにして、Ｎ-／Ｎ+／Ｐ+シリコンウェ
ーハ３５を作製する。
【００２３】そして、別途用意したＰ+研磨シリコンウ
ェーハ３６と、このＮ-／Ｎ+／Ｐ+シリコンウェーハ３
５とのＰ+面同士を密着して貼り合わせた後、Ｎ-層３１
およびＰ+層３６を所定の厚さに研削する。この結果、
所定厚さのＮ-／Ｎ+／Ｐ+シリコンウェーハ３７が作製
される。
ェーハ３６と、このＮ-／Ｎ+／Ｐ+シリコンウェーハ３
５とのＰ+面同士を密着して貼り合わせた後、Ｎ-層３１
およびＰ+層３６を所定の厚さに研削する。この結果、
所定厚さのＮ-／Ｎ+／Ｐ+シリコンウェーハ３７が作製
される。
【００２４】以上のように、Ｎ-ウェーハにエピタキシ
ャル成長法によりＮ+層、または、Ｎ+層およびＰ+層を
形成したシリコンウェーハと、Ｐ+ウェーハとを貼り合
わせることにより所望のＮ-／Ｎ+／Ｐ+ウェーハを製造
することができる。しかし本発明にあってはこの他に
も、Ｐ+ウェーハ上にＮ+層またはＮ+層および薄いＮ-層
を形成したシリコンウェーハと、Ｎ-ウェーハとを貼り
合わせた上、Ｎ-ウェーハとＰ+層とを所定の厚さに研削
し、Ｎ-／Ｎ+／Ｐ+シリコンウェーハを作製することも
できる。
ャル成長法によりＮ+層、または、Ｎ+層およびＰ+層を
形成したシリコンウェーハと、Ｐ+ウェーハとを貼り合
わせることにより所望のＮ-／Ｎ+／Ｐ+ウェーハを製造
することができる。しかし本発明にあってはこの他に
も、Ｐ+ウェーハ上にＮ+層またはＮ+層および薄いＮ-層
を形成したシリコンウェーハと、Ｎ-ウェーハとを貼り
合わせた上、Ｎ-ウェーハとＰ+層とを所定の厚さに研削
し、Ｎ-／Ｎ+／Ｐ+シリコンウェーハを作製することも
できる。
【００２５】なお、上記実施例にあっては、ＩＧＢＴ素
子製造用のＰ+／Ｎ+／Ｎ-ウェーハの製造について説明
したが、本発明はこれに限られることなく、Ｎ+／Ｎ-ウ
ェーハ等の製造についても適用することができる。
子製造用のＰ+／Ｎ+／Ｎ-ウェーハの製造について説明
したが、本発明はこれに限られることなく、Ｎ+／Ｎ-ウ
ェーハ等の製造についても適用することができる。
【００２６】
【発明の効果】本発明によれば、貼り合わせ処理後も室
温下でソリのない半導体ウェーハを得ることができる。
そして、この場合、デバイス製造工程が煩雑になること
はない。したがって、コスト高となることもない。ま
た、この半導体ウェーハ電気の特性が悪化することもな
い。
温下でソリのない半導体ウェーハを得ることができる。
そして、この場合、デバイス製造工程が煩雑になること
はない。したがって、コスト高となることもない。ま
た、この半導体ウェーハ電気の特性が悪化することもな
い。
【図１】本発明に係る半導体ウェーハの製造方法の第１
実施例を説明するための工程を示す図である。
実施例を説明するための工程を示す図である。
【図２】本発明に係る半導体ウェーハの製造方法の第２
実施例を説明するための工程を示す図である。
実施例を説明するための工程を示す図である。
【図３】本発明に係る半導体ウェーハの製造方法の第３
実施例を説明するための工程を示す図である。
実施例を説明するための工程を示す図である。
１３ Ｎ+／Ｎ-ウェーハ １４ Ｐ+ウェーハ １５ Ｎ-／Ｎ+／Ｐ+ウェーハ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/02 H01L 21/336 H01L 29/78
Claims (2)
- 【請求項１】 少なくとも導電型または不純物濃度が異
なる複数の半導体ウェーハを個別に製造し、 これらの半導体ウェーハを室温下で貼り合わせることに
より、不純物濃度および／または導電型の異なる複数の
層を有する半導体ウェーハを形成し、 この後、この半導体ウェーハの表面を研削したことを特
徴とする半導体ウェーハの製造方法。 - 【請求項２】 Ｎ-／Ｎ+ウェーハとＰ+ウェーハとを別
々に用意し、 これらのウェーハを貼り合わせることにより、Ｎ-／Ｎ+
／Ｐ+積層構造を有する半導体ウェーハを形成したこと
を特徴とする半導体ウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31187091A JP2846986B2 (ja) | 1991-10-30 | 1991-10-30 | 半導体ウェーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31187091A JP2846986B2 (ja) | 1991-10-30 | 1991-10-30 | 半導体ウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129169A JPH05129169A (ja) | 1993-05-25 |
| JP2846986B2 true JP2846986B2 (ja) | 1999-01-13 |
Family
ID=18022410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31187091A Expired - Lifetime JP2846986B2 (ja) | 1991-10-30 | 1991-10-30 | 半導体ウェーハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846986B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045763A (ja) * | 2001-07-31 | 2003-02-14 | Naoetsu Electronics Co Ltd | 接合半導体ウエハの製造方法 |
| TW201101484A (en) | 2009-05-11 | 2011-01-01 | Sumitomo Electric Industries | Insulating gate type bipolar transistor |
| WO2019239632A1 (ja) * | 2018-06-14 | 2019-12-19 | Ｅａｓｔｗｉｎｄ合同会社 | パワー半導体素子及びその製造方法 |
-
1991
- 1991-10-30 JP JP31187091A patent/JP2846986B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129169A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |