CN102422388A - 碳化硅衬底和半导体器件 - Google Patents

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Abstract

一种能减小其厚度方向上的电阻率的同时抑制由于热处理产生的层错的碳化硅衬底(1)，包括：基底层(10)，其由碳化硅制成；以及SiC层(20)，其由单晶碳化硅制成的并且设置在基底层(10)的一个主表面(10A)上。基底层(10)具有大于2×1019cm-3的杂质浓度。另外，SiC层(20)具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度。

Description

碳化硅衬底和半导体器件
技术领域
本发明涉及一种碳化硅衬底和半导体器件，更具体地，涉及能够减小在其厚度方向上的电阻率同时能够抑制由于热处理产生的层错的碳化硅衬底，还涉及包含这种碳化硅衬底的半导体器件。
背景技术
近年来，为了实现高击穿电压、低功耗和在高温环境下使用半导体器件，开始采用碳化硅(SiC)作为用于半导体器件的材料。碳化硅是宽带隙半导体，其具有比通常广泛用作用于半导体器件材料的硅大的带隙。因此，通过采用碳化硅作为半导体器件的材料，半导体器件可以具有高击穿电压、减小的导通电阻等。此外，与采用硅作为其材料的半导体器件的性能相比较，由此采用碳化硅作为其材料的半导体器件即使在高温环境下也能够有利地使得特性减少劣化。
为了制造采用碳化硅作为材料的高性能半导体器件，有效的是采用准备由碳化硅制成的衬底(碳化硅衬底)并在该碳化硅衬底上形成由SiC制成的外延生长层的工艺。此外，例如，在制造利用该碳化硅衬底的垂直型功率器件(诸如垂直型MOSFET(金属氧化物半导体场效应晶体管))时，通过尽可能多地减小在其厚度方向上衬底的电阻率，可以减小器件的导通电阻。此外，为了减小在其厚度方向上衬底的电阻率，例如，可以采用向衬底中以高浓度引入杂质的方法，所述杂质是诸如氮的n型掺杂剂(例如，参见R.C.GLASS et al.，“SiC SeededCrystal Growth”，phys.stat.sol.(b)，1997，202，p149-162(非专利文献1))。
引用列表
非专利文献
NPL 1：R.C.GLASS et al.，“SiC Seeded Crystal Growth”，phys.stat.sol.(b)，1997，202，p 149-162
发明内容
技术问题
然而，如果通过简单地向衬底中以高浓度注入杂质来减小衬底的电阻率，会产生下面的问题。也就是，当利用碳化硅衬底制造半导体器件时，碳化硅衬底经受热处理，诸如用于清洗碳化硅衬底表面的热清洗。在这种情形下，在包含高浓度杂质的碳化硅衬底中会产生层错。当在该碳化硅衬底上形成由SiC制成的外延生长层时，这种层错会扩散到SiC层上。这里，假设构成碳化硅衬底的SiC例如是4H-SiC，那么要产生的层错中的每个具有3C型结构，其具有比4H型小的带隙。因此，在其中产生层错的区域中，带隙局部变得更小。结果，如果利用这种碳化硅衬底来制造半导体器件，将产生诸如击穿电压降低和泄漏电流增加的问题。
考虑到这一点，本发明的目的是提供一种碳化硅衬底，其允许减小在其厚度方向上的电阻率的同时能够抑制由于热处理产生的层错，并且还提供一种包含这种碳化硅衬底的半导体器件。
问题的解决方案
根据本发明的碳化硅衬底，包括：基底层，其由碳化硅制成；以及SiC层，其由单晶碳化硅制成并且设置在基底层上。基底层具有大于2×1019cm-3的杂质浓度。SiC层具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度。
本发明人全面研究了用于降低在其厚度方向上碳化硅衬底的电阻率的同时抑制由于热处理造成的层错的方法。结果，发现：当碳化硅衬底的杂质浓度小于2×1019cm-3时，可以防止由于热处理造成的层错，但是当杂质浓度超过2×1019cm-3时，就不可能防止层错。由此，通过提供包括具有杂质浓度大于2×1019cm-3且电阻率小的层(基底层)以及设置在基底层上且具有的杂质浓度小于2×1019cm-3的层(SiC层)的碳化硅衬底，即使在随后的器件工艺中进行热处理，也至少能够防止在SiC层中产生层错。此外，通过在这种SiC层上形成由碳化硅制成的外延生长层以便制造半导体器件，在半导体器件的特性上，通过基底层的存在而可以减小碳化硅衬底的电阻率，同时防止能够在基底层中产生的层错的影响。其间，当SiC层具有5×1018cm-3或更小的杂质浓度时，SiC层的电阻率变得太大，是不利的。
通过这种方式，根据本发明的碳化硅衬底，可以提供一种允许减小在其厚度方向上的电阻率的同时能够抑制由于热处理造成的层错的碳化硅衬底。这里，术语“杂质”是指要被引入以在碳化硅衬底中产生多数载流子的杂质。
碳化硅衬底可以进一步包括外延生长层，所述外延生长层形成在SiC层上且由单晶碳化硅制成，其中外延生长层具有比基底层的层错密度小的层错密度。
在SiC层上形成外延生长层时，例如，在外延生长期间需要热清洗碳化硅衬底或加热该衬底。即使加热会造成基底层中的层错，但是如上所述，可以抑制层错仅产生在SiC层中。因此，也在SiC层上形成的外延生长层中，可以抑制产生层错。结果，该碳化硅衬底具有抑制在其中产生层错的同时允许降低电阻率的外延生长层。因此，该碳化硅衬底能够用于制造抑制击穿电压降低和泄漏电流增加的半导体器件。应该注意，该外延生长层例如在半导体器件中可以用作缓冲层或击穿电压保持层(漂移层)。
在该碳化硅衬底中，在基底层中包含的杂质可以与SiC层中包含的杂质不同。通过这种方式，可以根据想要的使用目的来提供适当地包含杂质的碳化硅衬底。
在该碳化硅衬底中，基底层中包含的杂质可以是氮或磷，并且SiC层中包含的杂质可以是氮或磷。氮和磷中的每个适于作为用于提供具有电子的SiC的、用作多数载流子的杂质。
在碳化硅衬底中，当从平面图中看时，多个SiC层可以并排设置。从不同的角度来说，多个SiC层可以设置在基底层的主表面上并沿着基底层的主表面设置。
在大气压力下SiC不具有液态。另外，其晶体生长温度为2000℃或更大，这非常高。这使得难以控制和稳定生长条件。因此，由单晶SiC制成的衬底难以保持它的高质量并具有大直径。为了应对这种情况，当从平面图看时，均从高质量碳化硅单晶获得的多个SiC层并排设置在具有大直径的基底层上，由此获得碳化硅衬底，其能够处理成具有高质量SiC层和大直径的衬底。通过利用这种碳化硅衬底，可以提高制造半导体器件工艺的效率。应该注意，为了提高半导体器件的制造工艺的效率，优选的是多个SiC层中相邻的SiC层被设置成彼此接触。更具体地，例如，多个SiC层优选地被设置成以矩阵的形式彼此接触。此外，相邻SiC层中的每个优选地具有与其主表面基本垂直的端表面。通过这种方式，能够容易地形成碳化硅衬底。这里，例如，当端表面和主表面形成不小于85°且不大于95°的角度时，能够确定的是端表面和主表面彼此基本垂直。
在碳化硅衬底中，基底层可以由单晶碳化硅制成，并且SiC层的X射线摇摆曲线的半宽可以比基底层的半宽小。
如上所述，高质量单晶碳化硅难以具有大直径。其间，为了在制造利用碳化硅衬底的半导体器件的工艺中有效率的制造，要求衬底提供有预定均匀形状和尺寸。因此，即使在获得高质量碳化硅单晶(例如，具有高结晶度的单晶碳化硅)，也不能有效地使用不能通过切割等被加工成这种预定形状等的区域。
为了应对这种情况，在本发明的碳化硅衬底中，在处理成预定形状和尺寸的基底层上，可以设置具有比基底层的X射线摇摆曲线半宽小的X射线摇摆曲线半宽，即具有比基底层的结晶度高的结晶度但没有形成为期望形状等的SiC层。这种碳化硅衬底具有预定均匀形状和尺寸，由此达到高效制造半导体器件。此外，这种碳化硅衬底利用高质量SiC层来制造半导体器件，由此有效地利用高质量单晶碳化硅。结果，可以降低利用碳化硅衬底的半导体器件的制造成本。
在该碳化硅衬底中，基底层可以由单晶碳化硅制成，并且SiC层可以具有的微管密度比基底层的微管密度低。
此外，在该碳化硅衬底中，基底层可以由单晶碳化硅制成，并且SiC层可以具有的位错密度比基底层的位错密度低。
此外，在该碳化硅衬底中，基底层由单晶碳化硅制成，并且SiC层可以具有的穿透螺旋位错密度比基底层的穿透螺旋位错密度小。
此外，在该碳化硅衬底中，基底层由单晶碳化硅制成，并且SiC层可以具有的刃型位错密度比基底层的刃型位错密度小。
此外，在该碳化硅衬底中，基底层由单晶碳化硅制成，并且SiC层可以具有的基面位错密度比基底层的基面位错密度小。
此外，在该碳化硅衬底中，基底层由单晶碳化硅制成，并且SiC层可以具有的混合位错密度比基底层的混合位错密度小。
此外，在该碳化硅衬底中，基底层由单晶碳化硅制成，并且SiC层可以具有的层错密度比基底层的层错密度小。
此外，在该碳化硅衬底中，基底层由单晶碳化硅制成，并且SiC层可以具有的点缺陷密度比基底层的点缺陷密度小。
从而，在被处理成适于制造半导体器件的预定形状和尺寸的相对低质量且低成本的基底层上，能够设置不具有预定形状和尺寸且具有比基底层的微管密度和位错密度小的微管密度和位错密度(诸如穿透螺旋位错密度、刃型位错密度、基面位错密度、混合位错密度、层错密度和点缺陷密度)的高质量SiC层。这种碳化硅衬底具有预定均匀形状和尺寸，总体上适于制造半导体器件，由此达到有效制造半导体器件。此外，这种碳化硅衬底利用高质量SiC层来制造半导体器件，由此有效利用高质量单晶碳化硅。结果，能够降低利用碳化硅衬底的半导体器件的制造成本。
在碳化硅衬底中，基底层可以包括由单晶碳化硅制成的且包括面向SiC层的主表面的单晶层。通过这样做，在利用碳化硅衬底的半导体器件的制造工艺的早期阶段，碳化硅衬底保持具有其的大厚度并因此容易处理，而在制造工艺的中间，去除了除单晶层之外的基底层的区域，由此仅基底层的单晶层能够保留在半导体器件内。通过这种方式，可以制造高质量半导体器件，同时在制造工艺中便于碳化硅衬底的处理。
在该碳化硅衬底中，SiC层的X射线摇摆曲线的半宽可以比单晶层的X射线摇摆曲线的半宽小。这样，提供具有这样比基底层的单晶层的X射线摇摆曲线半宽小的X射线摇摆曲线的半宽，即具有比基底层的单晶层的结晶度高的结晶度的SiC层，由此获得了能够由此获得高质量半导体器件的碳化硅衬底。
在该碳化硅衬底中，SiC层可以具有的微管密度比单晶层的微管密度低。
此外，在该碳化硅衬底中，SiC层可以具有的位错密度比单晶层的位错密度低。
此外，在该碳化硅衬底中，SiC层可以具有的穿透螺旋位错密度比单晶层的穿透螺旋位错密度小。
此外，在该碳化硅衬底中，SiC层可以具有的刃型位错密度比单晶层的刃型位错密度小。
此外，在该碳化硅衬底中，SiC层可以具有的基面位错密度比单晶层的基面位错密度小。
此外，在该碳化硅衬底中，SiC层可以具有的混合位错密度比单晶层的混合位错密度小。
此外，在该碳化硅衬底中，SiC层可以具有的层错密度比单晶层的层错密度小。
此外，在该碳化硅衬底中，SiC层可以具有的点缺陷密度比单晶层的点缺陷密度小。
由此，与基底层的单晶层相比，SiC层具有减小的缺陷密度，诸如微管密度、穿透螺旋位错密度、穿透刃型位错密度、基面位错密度、混合位错密度、层错密度和点缺陷密度。利用该SiC层，可以获得允许制造高质量半导体器件的碳化硅衬底。
在该碳化硅衬底中，SiC层可以具有与基底层相反的主表面，并且该主表面相对于{0001}面具有不小于50°且不大于65°的偏离角。
通过在<0001>方向上生长六方晶系的单晶碳化硅，可以有效率地制造高质量单晶。由这种在<0001方向>上生长的碳化硅单晶，可以有效率地获得具有与{0001}面相对应的主表面的碳化硅衬底。其间，通过利用包括主表面相对于{0001}的面取向具有不小于50°且不大于65°的偏离角的碳化硅衬底，可以制造具有高性能的半导体器件。
具体地，例如，用于制造MOSFET的碳化硅衬底的主表面通常相对于{0001}的面取向具有大约8°的偏离角。外延生长层形成在该主表面上，并且氧化物膜、电极等形成在该外延生长层上，由此获得MOSFET。在该MOSFET中，沟道区形成在包括外延生长层和氧化物膜之间的界面的区域中。然而，在具有这种结构的MOSFET中，由于衬底主表面相对于{0001}的面取向具有大约8°或更小的偏离角，所以在外延生长层和氧化物膜之间的界面周围，即在其中形成沟道区的位置，形成多界面态。这妨碍了载流子的行进，由此降低了沟道迁移率。
为了应对这种情况，在该碳化硅衬底中，与基底层相反的SiC层的主表面相对于{0001}面适于具有不小于50°且不大于65°的偏离角，由此减少界面态的形成。通过这种方式，可以制造允许减小导通电阻的MOSFET。
在该碳化硅衬底中，与基底层相反的SiC层的主表面相对于<1-100>方向可以具有形成5°或更小的角度的偏离取向。
<1-100>方向是碳化硅衬底中代表性的偏离取向。由制造衬底过程中切片工艺变化导致的偏离取向的变化适合于5°或更小，这允许在碳化硅衬底上容易地形成外延生长层。
在该碳化硅衬底中，与基底层相反的SiC层的主表面在<1-100>方向上相对于{03-38}面可以具有不小于-3°且不大于5°的偏离角。从而，在利用该碳化硅衬底来制造MOSFET的情况下，可以进一步提高沟道迁移率。这里，将偏离角设定为相对于{03-38}的面取向不小于-3°且不大于+5°，是基于如下事实：作为对沟道迁移率和偏离角之间关系进行检验的结果，在该设定范围中获得了特别高的沟道迁移率。
此外，“在<1-100>方向上相对于{03-38}面的偏离角”指的是由上述主表面的法线到由<1-100>方向和<0001>方向限定的平面的正交投影与{03-38}面的法线形成的角度。正值的符号对应于正交投影接近于与<1-100>方向平行的情形，而负值的符号对应于正交投影接近于与<0001>方向平行的情形。
注意，主表面优选具有基本为{03-38}的面取向，主表面进一步优选具有{03-38}的面取向。这里，表述“主表面具有基本为{03-38}的面取向”指的是涵盖其中衬底主表面的面取向被包括使得在考虑到衬底的处理精度的情况下能够将面取向看作{03-38}的偏离角范围内的情形。在这种情况下，偏离角的范围例如是相对于{03-38}±2°的偏离角范围。从而，可进一步提高上述的沟道迁移率。
在该碳化硅衬底中，与基底层相反的主表面相对于<11-20>方向可以具有形成5°或更小的偏离角的偏离取向。
<11-20>是碳化硅衬底中代表性的偏离取向，像<1-100>方向的情况一样。由制造衬底过程中的切片工艺变化导致的偏离取向变化适合于±5°，这允许在SiC层上容易地形成外延生长层。
根据本发明的半导体器件，包括：碳化硅衬底；外延生长层，其形成在碳化硅衬底上；以及电极，其形成在外延生长层上。该碳化硅衬底是本发明的上述碳化硅衬底。
因为本发明的半导体器件包括本发明的上述碳化硅衬底，所以能够提供一种半导体器件，其允许降低在衬底的厚度方向上的电阻率的同时抑制产生层错。
发明的有益效果
由上面的描述明显的是，根据本发明的碳化硅衬底，能够提供一种碳化硅衬底，其允许减小在衬底的厚度方向上的电阻率的同时抑制由于热处理而产生层错。此外，根据本发明的半导体器件，能够提供一种半导体器件，其允许减小在衬底的厚度方向上的电阻率的同时抑制产生层错。
附图说明
图1是示出碳化硅衬底的结构的示意横截面图。
图2是示出具有在其上形成有外延层的碳化硅衬底的结构的示意横截面图。
图3是示意性示出用于制造碳化硅衬底的方法的流程图。
图4是示意性示出用于制造碳化硅衬底的另一方法的流程图。
图5是用于示出制造碳化硅衬底的方法的示意横截面图。
图6是用于示出制造碳化硅衬底的方法的示意横截面图。
图7是用于示出制造碳化硅衬底的方法的示意横截面图。
图8是示出碳化硅衬底的另一结构的示意横截面图。
图9是示出碳化硅衬底的又一结构的示意横截面图。
图10是示意性示出用于制造图9的碳化硅衬底的方法的流程图。
图11是示出碳化硅衬底的又一结构的示意横截面图。
图12是示意性示出用于制造图11的碳化硅衬底的方法的流程图。
图13是示出垂直型MOSFET的结构的示意横截面图。
图14是示意性示出用于制造垂直型MOSFET的方法的流程图。
图15是用于示出制造垂直型MOSFET的方法的示意横截面图。
图16是用于示出制造垂直型MOSFET的方法的示意横截面图。
图17是用于示出制造垂直型MOSFET的方法的示意横截面图。
图18是用于示出制造垂直型MOSFET的方法的示意横截面图。
具体实施方式
下面参考图来描述本发明的实施例。应该注意，在下面提到的图中，相同或相应的部分给出相同的附图标记，并不再重复描述。
(第一实施例)
首先，将描述本发明的一个实施例，即第一实施例。参考图1，本实施例的碳化硅衬底1包括：基底层10，其由碳化硅制成；以及SiC层20，其由单晶碳化硅制成的并且设置在基底层10的一个主表面10A上。基底层10具有大于2×1019cm-3的杂质浓度。SiC层20具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度。
即使当碳化硅衬底1提供有基底层10，由此具有比2×1019cm-3大的杂质浓度以及具有小电阻率时，如果在随后的器件工艺中进行热处理，则具有杂质浓度小于2×1019cm-3且提供在基底层10上的SiC层20，至少在SiC层20中抑制产生层错。
然后，当由单晶碳化硅制成的外延生长层30形成在与基底层10相反的SiC层20的主表面20A上时，如图2所示，能够在基底层10中产生的层错不会扩散到外延生长层30。从而，外延生长层30中的层错密度比基底层10中的层错密度小。
由此，碳化硅衬底1允许减小在其厚度方向上的电阻率，同时在器件制造过程中抑制由于热处理而产生的层错。
这里，在碳化硅衬底1中，基底层10中包含的杂质可以与SiC层20中包含的杂质不同。通过这种方式，可以获得根据想要的使用目的而适当包含杂质的碳化硅衬底。此外，基底层10中包含的杂质可以是氮或磷，而SiC层20中包含的杂质也可以是氮或磷。
此外，在碳化硅衬底1中，基底层10由单晶碳化硅制成，并且SiC层20的X射线摇摆曲线的半宽可以比基底层10的X射线摇摆曲线的半宽小。
从而，采用具有预定均匀形状和尺寸且具有相对低结晶度的单晶碳化硅作为碳化硅衬底1的基底层10，同时具有高结晶度且不具有期望形状和尺寸的单晶碳化硅被有效地用作SiC层20。结果，通过利用这种碳化硅衬底1制造半导体器件，能够降低半导体器件的制造成本。
此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的微管密度比基底层10的微管密度低。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的位错密度比基底层10的位错密度低。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的穿透螺旋位错密度比基底层10的穿透螺旋位错密度小。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的刃型位错密度比基底层10的刃型位错密度小。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的基面位错密度比基底层10的基面位错密度小。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的混合位错密度比基底层10的混合位错密度小。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的层错密度比基底层10的层错密度小。此外，在碳化硅衬底1中，基底层10可以由单晶碳化硅制成，并且SiC层20可以具有的点缺陷密度比基底层10的点缺陷密度小。
从而，采用具有预定均匀形状和尺寸且具有相对低质量的单晶碳化硅作为碳化硅衬底1的基底层10，同时具有高质量且不具有期望形状和尺寸的单晶碳化硅有效地用作SiC层20。由此，通过利用这种碳化硅衬底1制造半导体器件，能够减少半导体器件的制造成本。
此外，在碳化硅衬底1中，基底层10可以包括单晶层10B，其由单晶碳化硅制成的且在面向SiC层20侧处包括主表面10A。通过这样做，在利用碳化硅衬底1制造半导体器件的早期工艺中，碳化硅衬底1保持具有其的大厚度并因此容易地处理，在制造工艺的中间，去除了除单晶层之外的基底层10的区域10C，由此仅基底层10的单晶层10B能够保留在半导体器件内。通过这种方式，在制造工艺中，方便处理碳化硅衬底1的同时，能够制造高质量半导体器件。
另外，在碳化硅衬底1中，SiC层20的X射线摇摆曲线的半宽可以比单晶层10B的X射线摇摆曲线的半宽小。这样，提供了具有比基底层10的单晶层10B的X射线摇摆曲线的半宽小的X射线摇摆曲线的半宽，即具有比基底层10的单晶层10B的结晶度高的结晶度的SiC层20，由此获得了能够制造高质量半导体器件的碳化硅衬底1。另外，在碳化硅衬底1中，SiC层20可以具有的微管密度比单晶层10B的微管密度低。另外，在碳化硅衬底1中，SiC层20可以具有的位错密度比单晶层10B的位错密度低。另外，在碳化硅衬底1中，SiC层20可以具有的穿透螺旋位错密度比单晶层10B的穿透螺旋位错密度小。另外，在碳化硅衬底1中，SiC层20可以具有的刃型位错密度比单晶层10B的刃型位错密度小。另外，在碳化硅衬底1中，SiC层20可以具有的基面位错密度比单晶层10B的基面位错密度小。另外，在碳化硅衬底1中，SiC层20可以具有的混合位错密度比单晶层10B的混合位错密度小。另外，在碳化硅衬底1中，SiC层20可以具有的层错密度比单晶层10B的层错密度小。另外，在碳化硅衬底1中，SiC层20可以具有的点缺陷密度比单晶层10B的点缺陷密度小。
由此，与基底层10的单晶层10B相比，SiC层20具有减小的缺陷密度，诸如微管密度、穿透螺旋位错密度、刃型位错密度、基面位错密度、混合位错密度、层错密度和点缺陷密度。利用这种SiC层20，能够获得允许制造高质量半导体器件的碳化硅衬底1。
这里，在上述碳化硅衬底1中，SiC衬底20中的每个SiC衬底的主表面20A相对于{0001}面可以具有不小于50°且不大于65°的偏离角。通过利用这种碳化硅衬底1制造MOSFET，在沟道区中可以减少界面态的形成，由此获得导通电阻减小的MOSFET。其间，为了方便制造，SiC层20的主表面20A可以对应于{0001}面。
另外，SiC层20的主表面20A的偏离取向相对于<1-100>方向可以形成5°或更小的角度。<1-100>方向是碳化硅衬底中代表性的偏离取向。由制造衬底过程中切片工艺变化导致的偏离取向变化适合于5°或更小，这使外延生长层容易地形成在碳化硅衬底上。
另外，在碳化硅衬底1中，SiC层20的主表面20A相对于<1-100>方向上的{03-38}面优选地具有不小于-3°且不大于5°的偏离角。从而，在利用碳化硅衬底1制造MOSFET的情况下能够进一步提高沟道迁移率。
在碳化硅衬底1中，SiC层20的主表面20A的偏离取向相对于<11-20>方向可以形成5°或更小的角。
<11-20>也是碳化硅衬底中代表性的偏离取向。由衬底的制造工艺中切片工艺变化等导致的偏离取向变化适合于±5°，这使外延生长层容易地形成在碳化硅衬底1上。
另外，在碳化硅衬底1中，SiC层20可以由与基底层10的单晶碳化硅不同的单晶碳化硅制成。这里，表述“SiC层20由与基底层10的单晶碳化硅不同的单晶碳化硅制成”涵盖基底层10由碳化硅制成的情形，其不是诸如多晶碳化硅或非晶碳化硅的单晶；以及其中单层10由与SiC层20的晶体不同的单晶碳化硅制成的情形。表述“基底层10和SiC层20由晶体不同的碳化硅制成”指的是，例如，其中一侧上相对于基底层10和SiC层20之间的界面的缺陷密度与另一侧的缺陷密度不同的状态。在这种情况下，该缺陷密度在该界面处可以是不连续的。
下面描述了用于制造上述的碳化硅衬底1的示例性方法。参考图3，在本实施例的碳化硅衬底的制造方法中，首先，执行衬底准备步骤，作为步骤(S10)。在该步骤(S10)中，准备由单晶碳化硅制成的基底衬底10和SiC衬底20。SiC衬底20具有主表面，其是将通过该制造方法获得的SiC层20的主表面20A(参见图1)。因此，在这一点上，根据主表面20A的所希望的面取向来选择SiC衬底20的主表面的面取向。这里，例如，准备具有与{03-38}面相对应的主表面的SiC衬底20。其间，采用具有杂质浓度大于2×1019cm-3的衬底作为基底衬底10。另外，采用具有杂质浓度大于5×1018cm-3且小于2×1019cm-3的衬底，作为SiC衬底20。
接下来，执行衬底平滑步骤作为步骤(S20)。在该步骤(S20)中，例如，通过抛光来平滑基底衬底10和SiC衬底20的主表面(连接表面)。在下述的步骤(S30)中使主表面彼此接触。应该注意，该步骤(S20)不是必要的步骤，如果执行的话，只在彼此相对的基底衬底10和SiC衬底20之间提供小间隙，并且因而在它们之间提供了均匀的间隔。因此，在下述的步骤(S40)中，提高了连接表面处的反应(连接)的一致性。这使基底衬底10和SiC衬底20彼此更牢固的连接。为了使基底衬底10和SiC衬底20彼此进一步牢固的连接，上述的连接表面优选具有小于100nm、更优选小于50nm的表面粗糙度Ra。另外，通过设定连接表面的表面粗糙度Ra小于10nm，可以实现更牢固的连接。
其间，可以省略步骤(S20)，即，可以执行步骤(S30)而不抛光要彼此接触的基底衬底10和SiC衬底20的主表面。这减少了碳化硅衬底1的制造成本。另外，对于去除位于通过制造基底衬底10和SiC衬底20时切片所形成的表面处的损伤层，例如，可以通过蚀刻代替步骤(S20)或在步骤(S20)之后来执行去除损伤层的步骤，然后可以执行下述的步骤(S30)。
接下来，执行堆叠步骤，作为步骤(S30)。在该步骤(S30)中，SiC衬底20放置在基底衬底10的主表面上并与之接触，由此制造了堆叠衬底。
接下来，执行连接步骤，作为步骤(S40)。在步骤(S40)中，通过加热堆叠衬底，使基底衬底10和SiC衬底20彼此连接。利用上述工艺，可以容易地制造第一实施例的碳化硅衬底1，其包括连接的SiC衬底20，作为SiC层20。在该步骤(S40)中，可以在通过减小环境大气空气的压力获得的气氛中加热该堆叠衬底。这减少了碳化硅衬底1的制造成本。
另外，通过在碳化硅衬底1上外延生长单晶碳化硅以在SiC层20的主表面20A上形成外延生长层30，可以制造图2中所示的碳化硅衬底2。
这里，在步骤(S30)中制造的堆叠衬底中，在基底衬底10和SiC衬底20之间形成的间隙优选为100μm或更小。甚至在它们具有高表面平滑度的情况下，基底衬底10和SiC衬底20中的每个也具有略微翘曲、弯曲等。因此，在堆叠衬底中的基底衬底10和SiC衬底20之间形成了间隙。如果该间隙大于100μm，则基底衬底10和SiC衬底20之间的连接状态可以不一致。通过设定基底衬底10和SiC衬底20之间的间隙不大于100μm，基底衬底10和SiC衬底20可以彼此更牢固的均匀连接。
另外，在步骤(S40)中，优选的是加热上述的堆叠衬底落入到等于或高于碳化硅的升华温度的温度范围内。这使基底衬底10和SiC衬底20彼此更牢固地连接。具体地，通过在该堆叠衬底中的基底衬底10和SiC衬底20之间设定不大于100μm的间隙，它们可以通过SiC的升华而彼此均匀的连接。在这种情况下，甚至在没有执行步骤(S20)和执行步骤(S30)而不抛光将要彼此接触的基底衬底10和SiC衬底20的主表面的情况下，也可以使基底衬底10和SiC衬底20彼此容易的连接。
另外，在步骤(S40)中用于堆叠衬底的加热温度优选不低于1800℃且不高于2500℃。如果加热温度低于1800℃，连接基底衬底10和SiC衬底20要花费很长时间，这导致制造碳化硅衬底1的效率降低。另一方面，如果加热温度超过2500℃，基底衬底10和SiC衬底20的表面会变粗糙，这会导致在将要制造的碳化硅衬底1中产生多个晶体缺陷。为了提高制造效率，同时抑制在碳化硅衬底1中产生缺陷，在步骤(S40)中用于堆叠衬底的加热温度被设定为不小于1900℃且不大于2100℃。另外，在该步骤(S40)中，可以在高于10-1Pa且低于104Pa的压力下加热该堆叠衬底。这可以利用简单设备来实现上述连接，并提供了用于相对短时间实现该连接的气氛，由此实现了减少碳化硅衬底1的制造成本。此外，在步骤(S40)中进行加热时的气氛可以是惰性气体气氛。在该气氛为惰性气体气氛的情况下，惰性气体气氛优选地包含选自由氩、氦和氮组成的组中的至少一种。
(第二实施例)
下面描述本发明的另一实施例，即第二实施例。参考图1，第二实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1的结构基本相同的结构，并且可以提供基本相同的效果。然而，第二实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1的不同在于它的制造方法。
参考图4，首先执行衬底准备步骤作为第二实施例中的碳化硅衬底的制造方法中的步骤(S10)。在步骤(S10)中，如同第一实施例一样来准备SiC衬底，并且准备由碳化硅制成的材料衬底。
接下来，参考图4，执行紧密设置步骤作为步骤(S50)。在步骤(S50)中，参考图5，SiC衬底20和材料衬底11通过第一加热器81和第二加热器82来保持，第一加热器81和第二加热器82彼此面对面设置。这里，SiC衬底20和材料衬底11之间的空间的合适值被认为是与在下述步骤(S60)中进行加热时获得的升华气体的平均自由程相关联。具体地，SiC衬底20和材料衬底11之间的空间的平均值可以设定为比在下述步骤(S60)中进行加热时获得的升华气体的平均自由程小。例如，严格来讲，原子和分子的平均自由程取决于在1Pa的压力和2000℃的温度下的原子半径和分子半径，但为大约几cm至几十cm。因此，实际上，该空间优选地设定在几cm或更小。更具体地，SiC衬底20和材料衬底11在它们之间设置有不小于1μm且不大于1cm的空间使得它们的主平面彼此相对。另外，当该空间的平均值为1cm或更小时，可以减小在下述的步骤(S60)中将要形成的基底层10的厚度分布。此外，当该空间的平均值为1mm或更小时，可以进一步减小基底层10的膜厚度的分布。其间，随着空间的平均值为1μm或更小，可以确保用于碳化硅升华的足够空间。应该注意，这种升华气体是由固体碳化硅的升华而形成的气体，并且包括例如Si、Si2C和SiC2。
接下来，作为步骤(S60)，执行升华步骤。在该步骤(S60)中，通过第一加热器81将SiC衬底20加热到预定衬底温度。另外，通过第二加热器82将材料衬底11加热到预定材料温度。在这一点上，加热材料衬底11到达材料温度，由此从材料衬底的表面升华SiC。另一方面，衬底温度被设定得比材料温度低。具体地，例如，衬底温度被设定得比材料温度低不小于1℃且不大于100℃。衬底温度优选为1800℃或更高且2500℃或更低。因此，如图6所示，以气体形式从材料衬底11升华的SiC达到SiC衬底20的表面，并且因此在其上面凝固，由此形成了基底层10。随着这种状态被保持，如图7所示，构成材料衬底11的全部SiC升华并且被转移到SiC衬底20的表面上。从而，完成了步骤(S60)，由此完成如图1所示的碳化硅衬底1。
(第三实施例)
下面描述本发明的又一个实施例，即，第三实施例。参考图8，第三实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本相同的结构，并提供了基本相同的效果。然而，第三实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1的不同在于，当从平面图看时多个SiC层20并排设置。
也就是说，参考图8，在第三实施例的碳化硅衬底1中，当从平面图看时多个SiC层20并排设置。换句话说，多个SiC层20沿着基底层10的主表面10A设置。更具体地，多个SiC层20在基底衬底10上设置成矩阵形式，使得相邻的SiC层20相互接触。从而，本实施例的碳化硅衬底1可以处理成具有高质量SiC层20和大直径的衬底。利用这种碳化硅衬底1能使半导体器件的制造工艺更有效率。另外，参考图8，相邻SiC层20中的每个具有与SiC层20的主表面20A基本垂直的端表面20B。通过这种方式，可以容易地制造本实施例的碳化硅衬底1。应该注意，第三实施例中的碳化硅衬底1可以用与第一实施例或第二实施例中的碳化硅衬底相似的方式来制造，如下所述。也就是说，在第一实施例的步骤(S30)中，当从平面图看时，并排设置均具有与其主表面20A基本垂直的端表面20B的多个SiC衬底20。可替选地，在第二实施例的步骤(S50)中，均具有与其主表面20A基本垂直的端表面20B的多个SiC衬底20通过第一加热器81保持且并排设置在其上。
(第四实施例)
下面描述本发明的又一实施例，即，第四实施例。参考图9，第四实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本相同的结构，并提供了基本相同的效果。然而，第四实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底的不同在于，用作中间层的非晶SiC层提供在基底层10和SiC层20之间。
也就是说，在第四实施例的碳化硅衬底1中，非晶SiC层40设置在基底层10和SiC层20之间作为由非晶SiC制成的中间层。然后，基底层10和SiC层20通过该非晶SiC层40彼此连接。由此现有的非晶SiC层40便于提供其中具有不同杂质浓度的基底层10和SiC层20彼此堆叠的碳化硅衬底1。
下面描述了第四实施例中的碳化硅衬底1的制造方法。参考图10，在第四实施例的碳化硅衬底1的制造方法中，以与第一实施例中相同的方式来执行衬底准备步骤作为步骤(S10)，以准备基底衬底10和SiC衬底20。
接下来，执行Si层形成步骤作为步骤(S11)。在该步骤(S11)中，例如，在步骤(S10)中准备的基底衬底10的一个主表面上形成具有大约100nm厚度的Si层。例如，该Si层可以利用溅射法形成。
接下来，执行堆叠步骤作为步骤(S30)。在该步骤(S30)中，在步骤(S11)中形成的Si层上放置在步骤(S10)中准备的SiC衬底20。通过这种方式，获得了其中SiC衬底20提供在基底衬底10上方且Si层夹在它们之间的堆叠衬底。
接下来，执行加热步骤，作为步骤(S70)。在该步骤(S70)中，例如，在1×103Pa的压力下在氢气体和丙烷气体的混合气体气氛中，在大约1500℃下加热在步骤(S30)中准备的堆叠衬底3小时。从而，作为主要从基底衬底10和SiC衬底20扩散的结果，Si层提供有碳，由此形成了如图9中所示的非晶SiC层40。从而，可以容易地制造第四实施例的碳化硅衬底1，其中具有不同杂质浓度的基底层10和SiC层20通过非晶SiC层40彼此连接。
(第五实施例)
下面描述本发明的又一实施例，即，第五实施例。参考图11，第五实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本相同的结构，并提供了基本相同的效果。然而，第五实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1的不同在于，欧姆接触层50作为中间层形成在基底层10和SiC层20之间。
也就是说，在第五实施例的碳化硅衬底1中，通过对至少一部分金属层进行硅化所获得的欧姆接触层50被设置为基底层10和SiC层20之间的中间层。基底层10和SiC层20通过该欧姆接触层50彼此连接。由此现有的欧姆接触层50便于提供其中具有不同杂质浓度的基底层10和SiC层20彼此堆叠的碳化硅衬底1。
下面描述了用于第五实施例中的碳化硅衬底1的制造方法。参考图12，在第五实施例的碳化硅衬底1的制造方法中，以与第一实施例中相同的方式来执行衬底准备步骤作为步骤(S10)，以准备基底衬底10和SiC衬底20。
接下来，执行金属层形成步骤作为步骤(S12)。在该步骤(S12)中，例如，通过在步骤(S10)中准备的基底衬底10的一个主表面上沉积金属来形成金属层。例如，该金属层包含通过加热而形成硅化物的金属，例如，包含镍、钼、钛、铝和钨中的至少一种。
接下来，执行堆叠步骤作为步骤(S30)。在该步骤(S30)中，在步骤(S12)中形成的金属层上放置在步骤(S10)中准备的SiC衬底20。通过这种方式，获得了其中SiC衬底20提供在基底衬底10上方并且金属层夹在它们之间的堆叠衬底。
接下来，执行加热步骤，作为步骤(S70)。在该步骤(S70)中，例如，在诸如氩的惰性气体气氛中将在步骤(S30)中制造的堆叠衬底加热到大约1000℃。通过这种方式，至少部分金属层(与基底衬底10接触的区域和与SiC衬底接触的区域)被硅化而形成欧姆接触层50。从而，可以容易地制造第五实施例的碳化硅衬底1，其中具有不同杂质浓度的基底层10和SiC层20通过欧姆接触层50彼此连接。
应该注意，第四和第五实施例的每一个示出了，采用非晶SiC层40和欧姆接触层50中的每一个作为中间层，但该中间层不限于此。代替这些，例如，可以采用碳粘合剂。
应该注意，在碳化硅衬底1中，构成SiC层20的碳化硅的晶体结构优选为六方晶系，更优选，4H-SiC。另外，基底层10和SiC层20(以及在提供多个SiC层20的情况下的相邻SiC层20)优选由具有相同晶体结构的碳化硅单晶制成。通过这种方式，对于基底层10和SiC层20通过采用相同晶体结构的碳化硅单晶，例如热膨胀系数的物理性质在它们之间变得相同，由此在碳化硅衬底1的制造工艺和利用碳化硅衬底1的半导体器件的制造工艺中防止了碳化硅衬底1的翘曲、基底层10和SiC层20的分离或SiC层20的分离。
另外，分别构成SiC层20和基底层10(以及在提供多个SiC层20的情况下的相邻SiC层20)的碳化硅单晶优选具有形成小于1°、更优选小于0.1°的角的c轴。另外，优选的是其各个氮化硅单晶的c面在该平面中没有彼此旋转。
另外，基底层(基底衬底)10优选具有2英寸或更大、更优选6英寸或更大的直径。此外，碳化硅衬底1优选具有不小于200μm且不大于1000μm、更优选不小于300μm且不大于700μm的厚度。另外，SiC层20优选具有50mΩcm或更小、更优选20mΩcm或更小的电阻率。
(第六实施例)
作为第六实施例，下面描述了利用本发明的上述碳化硅衬底制造的一个示例性半导体器件。参考图13，根据本发明的半导体器件101是垂直型的DiMOSFET(双注入MOSFET)，并具有衬底102、缓冲层121、击穿电压保持层122、p区123、n+区124、p+区125、氧化物膜126、源电极111、上源电极127、栅电极110以及形成在衬底102的背侧表面上的漏电极112。具体地，由碳化硅制成的缓冲层121形成在由n型导电性的碳化硅制成的衬底102的前侧表面上。作为衬底102，采用本发明的碳化硅衬底，包含在第一至第五实施例中描述的碳化硅衬底1。在采用第一至第五实施例中的每个中的碳化硅衬底1的情况下，缓冲层121形成在碳化硅衬底1的SiC层20上。缓冲层121具有n型导电性，且具有例如0.5μm的厚度。另外，缓冲层121中具有n型导电性的杂质具有例如5×1017cm-3的浓度。形成在该缓冲层121上的是击穿电压保持层122。该击穿电压保持层122由n型导电性的碳化硅制成，并且具有例如10μm的厚度。另外，击穿电压保持层122包括例如5×1015cm-3浓度的n型导电性的杂质。
击穿电压保持层122具有其中p型导电性的p区123之间形成有空间的表面。在p区123中的每个中，在p区123的表面层处形成n+区124。另外，在与n+区124相邻的位置处，形成p+区125。形成氧化物膜126，以在一个p区123中的n+区124、p区123、击穿电压保持层122在两个p区123之间的暴露部分、另一个p区123和另一个p区123中的n+区124上延伸。在氧化物膜126上，形成栅电极110。另外，源电极111形成在n+区124和p+区125上。在该源电极111上，形成上源电极127。此外，漏电极112形成在衬底102的背侧表面上，即，与在其上形成有缓冲层121的前侧表面相反的表面。
本实施例中的半导体器件101，采用本发明的诸如在第一至第五实施例中的每个中描述的碳化硅衬底1的碳化硅衬底作为衬底102。也就是说，半导体器件101包括：用作碳化硅衬底的衬底102；都用作外延生长层的、形成在衬底102上及上方的缓冲层121和击穿电压保持层122，以及形成在击穿电压保持层122上的源电极111。衬底102是本发明的碳化硅衬底，诸如碳化硅衬底1。这里，如上所述，在本发明的碳化硅衬底中，在其厚度方向上减小电阻率，同时抑制了由于热处理导致的层错。因此，半导体器件101在缓冲层121和击穿电压保持层122中具有减小的导通电阻和良好的结晶度，缓冲层121和击穿电压保持层122中的每一个在衬底上面/上方形成为外延层。
参考图14-图18，下面描述用于制造图13中所示的半导体器件101的方法。参考图14，首先，执行衬底准备步骤(S110)。这里准备的例如是衬底102，其由碳化硅制成且具有与(03-38)面相对应其的主表面(参见图15)。准备本发明的碳化硅衬底，包含根据第一至第五实施例中描述的制造方法中的每一个而制造的碳化硅衬底1，作为衬底102。
可以采用具有n型导电性和具有0.02Ωcm的衬底电阻的衬底，作为衬底102(参见图15)。
接下来，如图14所示，执行外延层形成步骤(S120)。具体地，在衬底102的前侧表面上形成缓冲层121。缓冲层121形成在用作衬底102的碳化硅衬底1的SiC层20(参见图1、图8、图9和图11)上。形成由n型导电性的碳化硅制成的且具有例如0.5μm厚度的外延层，作为缓冲层121。缓冲层121具有浓度例如为5×1017cm-3的导电杂质。然后，如图15所示，在该缓冲层121上，形成击穿电压保持层122。利用外延生长法来形成由n型导电性的碳化硅制成的层，作为击穿电压保持层122。击穿电压保持层122可以具有例如10μm的厚度。另外，击穿电压保持层122包括浓度例如为5×1015cm-3的n型导电性的杂质。
接下来，如图14所示，执行注入步骤(S 130)。具体地，利用通过光刻和蚀刻形成的氧化物膜作为掩模，将p型导电性的杂质注入到击穿电压保持层122中，由此形成p区123，如图16所示。另外，在去除如此使用的氧化物膜之后，通过光刻和蚀刻形成具有新图案的氧化物膜。利用该氧化物膜作为掩模，将n型导电性的导电杂质注入到预定区域中，以形成n+区124。以类似的方式，注入p型导电性的导电杂质，以形成p+区125。结果，获得了图16所示的结构。
在这种注入步骤之后，执行活化退火处理。例如，可以在使用氩气作为气氛气体、加热温度设定在1700℃以及加热时间设定在30分钟的条件下执行该活化退火处理。
接下来，如图14所示，执行栅极绝缘膜形成步骤(S140)。具体地，如图17所示，形成氧化物膜126以覆盖击穿电压保持层122、p区123、n+区124和p+区125。例如，可以执行干法氧化(热氧化)，作为形成氧化物膜126的条件。可以在加热温度设定在1200℃以及加热时间设定在30分钟的条件下执行干法氧化。
之后，如图14所示，执行氮退火步骤(S150)。具体地，在一氧化氮(NO)的气氛气体中执行退火处理。用于该退火处理的温度条件例如为如下：加热温度为1100℃以及加热时间为120分钟。结果，在氧化物膜126和设置在氧化物膜126下方的击穿电压保持层122、p区123、n+区124和p+区125中的每一个之间的界面附近，引入了氮原子。另外，在利用一氧化氮的气氛气体的退火步骤之后，可以利用作为惰性气体的氩(Ar)气体来执行另外的退火。具体地，使用氩气的气氛气体，可以在加热温度设定在1100℃以及加热时间设定为60分钟的条件下执行该另外的退火。
接下来，如图14所示，执行电极形成步骤(S160)。具体地，利用光刻法在氧化物膜126上形成具有图案的抗蚀剂膜。利用该抗蚀剂膜作为掩模，通过蚀刻来去除氧化物膜126的在n+区124和p+区125上方的部分。其后，在该抗蚀剂膜上以及在与n+区124和p+区125接触的氧化物膜126的开口中形成诸如金属的导体膜。之后，去除该抗蚀剂膜，由此去除位于抗蚀剂膜上的导体膜的部分(剥离)。这里，例如，可以使用镍(Ni)作为该导体。结果，如图18所示，可以获得源电极111和漏电极112。应该注意，在这种情况下，优选执行用于合金化的热处理。具体地，利用作为惰性气体的氩(Ar)气体的气氛气体，加热温度设定为950℃以及加热时间设定为2分钟，来进行该热处理(合金化处理)。
其后，在源电极111上，形成上源电极127(参见图13)。另外，在氧化物膜126上形成栅电极110(参见图13)。通过这种方式，可以获得图13中示出的半导体器件101。也就是说，通过在碳化硅衬底1的SiC层20上/上方形成外延层和电极来制造半导体器件101。
应该注意，在第六实施例中，虽然已说明了垂直型MOSFET为利用本发明的碳化硅衬底制造的一个示例性半导体器件，但是可以制造的半导体器件不限于此。例如，利用本发明的碳化硅衬底可以制造各种类型的半导体器件，诸如JFET(结型场效应晶体管)、IGBT(绝缘栅双极晶体管)和肖特基势垒二极管。另外，第六实施例已说明了通过在具有与(03-38)面相对应的其主表面的碳化硅衬底上，形成用作有源层的外延层来制造半导体器件的情形。然而，可以适用于该主表面的晶面并不限于此，并且适合于使用目的且包括(0001)面的任何晶面能够适于该主表面。
实例
(实例1)
下面描述了根据本发明的实例1。进行了试验以检验本发明的碳化硅衬底中的导通电阻以及是否存在层错。以下述方式进行该试验。
首先，准备了基底衬底和SiC衬底，每个都由4H-SiC制成且具有对应于(0001)面的主表面。基底衬底被设定为具有1×1020cm-3的杂质浓度，且SiC衬底被设定为具有1×1019cm-3的杂质浓度。另外，基底衬底和SiC衬底中的每个被设定为包含氮作为它的杂质，并且被设定为具有200μm的厚度。然后，利用与第一实施例中的方法相同的方法使基底衬底和SiC衬底彼此连接，由此获得了其中SiC层形成在基底层上的碳化硅衬底(实例A)。另一方面，为了比较的目的，准备了与上述SiC衬底相类似配置的且具有400μm厚度的衬底(比较例A)。另外，还准备了与基底衬底相类似配置的且具有400μm厚度的衬底(比较例B)。然后，为实例和比较例中的每一个测量了导通电阻。
以下述方式进行了导通电阻的测量。首先，抛光了实例A的SiC层的主表面和对应于(0001)面的比较例A、B的主表面。然后，在实例A的基底衬底侧(背表面侧)的主表面上形成欧姆电极，并且在对应于(000-1)面的比较例A、B中的每个的主表面上形成欧姆电极。之后，在实例A的SiC层的抛光主表面上形成肖特基电极，并且在比较例A、B中的每个中，对应于(0001)面的主表面上形成肖特基电极。通过这种方式，制造肖特基二极管用于评估导通电阻。之后，它们通过切片形成为芯片，被安装在封装中，并在肖特基二极管的正向特性中进行了测量。然后，基于在其饱和区中的每个中的斜率，测量了导通电阻。另外，衬底中的每个被保持在1150℃下进行干法氧化90分钟。然后，检验在其中是否存在层错。应该注意，在实例A的基底层中没有检查是否存在或不存在层错。试验结果示于表1中。
[表1]
Figure BDA0000107219780000271
参考表1，杂质浓度为1×1019cm-3的比较例A具有0.32mΩcm2的导通电阻，而杂质浓度为1×1020cm-3的比较例B具有减小到0.12mΩcm2的导通电阻。然而，证实了在干法氧化时在比较例B中产生了层错，这已在利用其衬底的半导体器件的制造工艺中得以体现。因此，认为利用比较例B的碳化硅衬底难以制造高性能的半导体器件。
相比之下，在实例A的碳化硅衬底中导通电阻为0.22mΩcm2，其中基底层具有1×1020cm-3的杂质浓度，其大于2×1019cm-3，以及其中SiC层具有1×1019cm-3的杂质浓度，其小于2×1019cm-3。由此，实例A的碳化硅衬底的导通电阻比比较例A的碳化硅衬底的导通电阻低。此外，证实了在实例A的SiC层中没有产生层错。
由上述的试验结果可知，根据本发明的碳化硅衬底，可以提供允许减小电阻的碳化硅衬底，同时抑制了由于热处理产生的层错。
应该注意，前述实施例和实例假设一个SiC层提供在基底上，但本发明的碳化硅衬底并不限于此，且可以在厚度方向上堆叠多个SiC层。在这种情况下，SiC层可以设定为具有随着它们进一步远离基底层而变得更小的杂质浓度。通过这种方式，可以避免由于厚度方向上的杂质浓度差异导致的晶格常数的突然改变，由此抑制了碳化硅衬底的翘曲等。
(实例2)
进行了试验来证实利用本发明的碳化硅衬底制造的半导体器件的优势。首先，准备了与实例1的实例A的碳化硅衬底相同的衬底，并且用于制造与第六实施例(实例)的MOSFET相类似的MOSFET。其间，为了比较，准备了与实例1的比较例B的碳化硅衬底相同的衬底，并且用于制造与第六实施例(比较例)的MOSFET相类似的MOSFET。
结果，在比较例的MOSFET的情况下，由于在用于提供击穿电压保持层122的外延生长期间执行的加热使层错引入到击穿电压保持层122中，由此显著降低了器件的产量。相比之下，在实例的MOSFET的情况下，没有由于层错的引入而降低产量。
由试验结果，证实了通过利用本发明的碳化硅衬底制造诸如垂直型MOSFET的垂直型器件，可以实现减小的导通电阻同时抑制了产量的降低。
可以使用根据本发明的碳化硅衬底来制造第六实施例中如上所述的半导体器件。具体地，在本发明的半导体器件中，在本发明的碳化硅衬底上形成外延层用作有源层。更具体地，本发明的半导体器件包括：本发明的碳化硅衬底；形成在碳化硅衬底上的外延生长层；以及形成在外延生长层上的电极。也就是说，本发明的半导体器件包括：由碳化硅制成的基底层；由单晶碳化硅制成且设置在基底层上的SiC层；形成在SiC层上的外延生长层；以及形成在外延层上的电极。另外，该基底层具有大于2×1019cm-3的杂质浓度，且SiC层具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度。
这里公开的实施例和实例都是说明性的，在各个方面没有限制性。本发明的范围由权利要求项来限定，而不是由上述说明书来限定，并且意指包括该范围内的任何修改以及与权利要求项等效的意义。
工业应用性
本发明中的碳化硅衬底和半导体器件尤其有利地应用于在其厚度方向上实现电阻率降低的同时抑制由于热处理产生的层错所需要的碳化硅衬底，以及半导体器件。
附图标记列表
1，2：碳化硅衬底；10：基底层(基底衬底)；10A：主表面；10B：单晶层；11：材料衬底；20：SiC层(SiC衬底)；20A：主表面；20B：端表面；30：外延生长层；40：非晶SiC层；50：欧姆接触层；81：第一加热器；82：第二加热器；101：半导体器件；102：衬底；110：栅电极；111：源电极；112：漏电极；121：缓冲层；122：击穿电压保持层；123：p区；124：n+区；125：p+区；126：氧化物膜；以及127：上源电极。

Claims (17)

1.一种碳化硅衬底(1)，包括：
基底层(10)，所述基底层(10)由碳化硅制成；以及
SiC层(20)，所述SiC层(20)由单晶碳化硅制成并且设置在所述基底层(10)上，
所述基底层(10)具有大于2×1019cm-3的杂质浓度，
所述SiC层(20)具有大于5×1018cm-3且小于2×1019cm-3的杂质浓度。
2.根据权利要求1所述的碳化硅衬底(1)，进一步包括在所述SiC层(20)上形成的并且由单晶碳化硅制成的外延生长层(30)，其中，
所述外延生长层(30)具有的层错密度比所述基底层(10)的层错密度小。
3.根据权利要求1所述的碳化硅衬底(1)，其中，
所述基底层(10)中包含的杂质与所述SiC层(20)中包含的杂质不同。
4.根据权利要求1所述的碳化硅衬底(1)，其中：
所述基底层(10)中包含的杂质为氮或磷，并且，
所述SiC层(20)中包含的杂质为氮或磷。
5.根据权利要求1所述的碳化硅衬底(1)，其中，
当从平面图看时，并排设置有多个所述SiC层(20)。
6.根据权利要求1所述的碳化硅衬底(1)，其中：
所述基底层(10)由单晶碳化硅制成，并且，
所述SiC层(20)的X射线摇摆曲线的半宽比所述基底层(10)的X射线摇摆曲线的半宽小。
7.根据权利要求1所述的碳化硅衬底(1)，其中：
所述基底层(10)由单晶碳化硅制成，并且，
所述SiC层(20)具有的微管密度比所述基底层(10)的微管密度低。
8.根据权利要求1所述的碳化硅衬底(1)，其中：
所述基底层(10)由单晶碳化硅制成，以及，
所述SiC层(20)具有的位错密度比所述基底层(10)的位错密度低。
9.根据权利要求1所述的碳化硅衬底(1)，其中，
所述基底层(10)包括单晶层(10B)，该单晶层(10B)由单晶碳化硅制成并且包含面向所述SiC层(20)的主表面(10A)。
10.根据权利要求9所述的碳化硅衬底(1)，其中，
所述SiC层(20)的X射线摇摆曲线的半宽比所述单晶层(10B)的X射线摇摆曲线的半宽小。
11.根据权利要求9所述的碳化硅衬底(1)，其中，
所述SiC层(20)具有的微管密度比所述单晶层(10B)的微管密度低。
12.根据权利要求9所述的碳化硅衬底(1)，其中，
所述SiC层(20)具有的位错密度比所述单晶层(10B)的位错密度低。
13.根据权利要求1所述的碳化硅衬底(1)，其中，
所述SiC层(20)具有主表面(20A)，所述主表面(20A)与所述基底层(10)相反并且相对于{0001}面具有不小于50°且不大于65°的偏离角。
14.根据权利要求13所述的碳化硅衬底(1)，其中，
与所述基底层(10)相反的主表面(20A)具有相对于<1-100>方向形成5°或更小的角度的偏离取向。
15.根据权利要求14所述的碳化硅衬底(1)，其中，
与所述基底层(10)相反的主表面(20A)具有相对于<1-100>方向上的{03-38}面不小于-3°且不大于5°的偏离角。
16.根据权利要求13所述的碳化硅衬底(1)，其中，
与所述基底层(10)相反的主表面(20A)具有相对于<11-20>方向形成5°或更小的角度的偏离取向。
17.一种半导体器件(101)，包括：
碳化硅衬底(102)；
外延生长层(122)，所述外延生长层(122)形成在所述碳化硅衬底(102)上；以及，
电极(111)，所述电极(111)形成在所述外延生长层(122)上/上方，
所述碳化硅衬底(102)是权利要求1所述的碳化硅衬底(1)。
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