JPH10223835A

JPH10223835A - 半導体装置とその製造方法

Info

Publication number: JPH10223835A
Application number: JP9022408A
Authority: JP
Inventors: Nobutaka Fuchigami; 伸隆渕上; Mitsuzo Sakamoto; 光造坂本
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1997-02-05
Filing date: 1997-02-05
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】半導体チップの実装面積を増やすことなしに複
数のパワーMOSFETを集積化する。【解決手段】チップの裏面間を接合してチップを２層構
造にする。この場合、チップ間の配線方法が実用化の鍵
となるが、パッケージ内部に被着された金属シートを分
割し、片方の金属シートを上側チップに接続させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の構
造に係わり、縦型デバイスを有する半導体チップの実装
面積を増やさずに縦型デバイス領域の面積を増やす手段
を提供する。

【０００２】

【従来の技術】縦型MOSFETを有する半導体チップの断面
構造を図２に示す。本図はｎチャネルの場合であり、ド
レイン電流（ＩＤ）は裏面から垂直に流れた後、チャネ
ルを水平に横切ってソース電極３に達する。ＩＤの値は
縦型MOSFETのセル数に比例し、縦型MOSFETの領域を大き
くする程多数のセルを配置できるため、ＩＤは大きくな
り、オン抵抗は低減する。縦型MOSFETを分割して使用す
る場合、個々の縦型MOSFETの面積は小さくなるため、オ
ン抵抗は増大する。オン抵抗の増大を避けるためにはチ
ップ寸法を拡大し、各縦型MOSFETの面積を大きくすれば
よいが、チップ寸法の拡大はパッケージを大型化し、製
品価格の上昇を招く問題がある。また、実装された半導
体チップは寸法の拡大で熱応力や剪断応力が増大するた
め、製品の信頼性が低下する問題もある。

【０００３】実装面積を増やさずにMOSFET領域を増やす
手段としては、半導体チップを多層化する方法が考えら
れる。多層化の従来例には１９９０年のブイ・エル・エ
ス・アイ・サーキットシンポジウムの講演予稿集の第
９５頁から第９６頁（Symposium on VLSI Circuits:Dig
est of Technical Papers pp95〜96(1990)）に２枚の横
型MOSFETを積層する手段が述べられている。この方法は
下側チップに上向きのＷバンプを設け、上側チップの裏
面には下向きのＡｕ／Ｉｎプールを設けて上側と下側の
チップを圧着して、隙間をポリイミドで埋める。或い
は、下側チップにＡｕ／Ｉｎプールを設け、上側チップ
の裏面にＷバンプを設けて圧着し、隙間をポリイミドで
埋めて２層化する方法である。

【０００４】

【発明が解決しようとする課題】上記積層方法は下側チ
ップの表面と上側チップの裏面とが接続される構成であ
るため、縦型MOSFETに適用する場合は下側チップのソー
ス電極と上側チップのドレイン電極とが直列に接続され
る構成しかできない。しかし、実装面積を増やさずに縦
型MOSFETの面積を増やすためには縦型MOSFETは並列に接
続される必要があるため、上記の積層方法では本目的は
達成できない問題があった。

【０００５】そこで、本発明の目的は縦型MOSFETが並列
でも接続できる多層化の手段を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の一実施形態によれば、縦型MOSFET71を有す
る第１の半導体チップ１００と縦型MOSFET72を有する第
２の半導体チップ１０１の裏面が対向して接合されるこ
とで、各々の縦型MOSFETはドレイン間で接続され、２個
の縦型MOSFETからなる半導体装置が実現されたことを特
徴とするものである（図１、或いは図６参照）。

【０００７】本発明の他の実施形態によれば、縦型MOSF
ET71を有する第１の半導体チップ１００と縦型MOSFET72
を有する第２の半導体チップ１０１が金属８の両側に裏
面で接合され、前記半導体装置と回路的に等価な半導体
装置が実現されたことを特徴とするものである（図７参
照）。本実施形態の半導体装置では、金属８がヒートシ
ンクの作用をもつため、放熱性が向上する。また、縦型
MOSFET71，72へのドレイン電圧の供給は金属８を介して
行えばよいため、外部からの配線が容易化する利点があ
る。

【０００８】以上の本発明の実施形態では、第１と第２
の半導体チップの少なくとも１個の縦型MOSFETは縦型構
造のダイオード或いはバイポーラに置き換えることが可
能であり、本実施形態によってバイポーラを内蔵する半
導体装置が実現されたことを特徴とするものである（図
８，図９参照）。

【０００９】本発明のこの他の実施形態によれば、上記
半導体装置に含まれる少なくとも１個の電極は、電気的
信号の伝達手段にバイメタル或いは形状記憶金属で構成
された接触式の機械スイッチが用いられることで、温度
スイッチを有する半導体装置が実現されたことを特徴と
するものである（図１０，図１１参照）。

【００１０】また、本発明の他の実施形態によれば、上
記半導体装置に多結晶半導体膜或いは非晶質半導体膜か
らなる光ダイオードが組み込まれることで、制御信号に
光が用いられる半導体装置が実現されたことを特徴とす
るものである（図１２参照）。

【００１１】以上で説明した本発明の半導体装置の製造
方法の一実施形態によれば、第１の半導体チップ１００
を有する半導体ウエハーは研磨後の裏面に低融点金属或
いは貴金属系材料から成る金属膜が被着され、この裏面
に第２の半導体チップ１０１を有する半導体ウエハーの
研磨後の裏面が重ねられ、金属・半導体界面でシリサイ
ド化反応が進行する温度（２５０〜４５０℃）まで両者
が加熱されることで第１と第２の半導体チップが接着す
る工程が製造工程中に含まれることを特徴とするもので
ある。本実施形態の製造工程によれば、半導体装置はウ
エハー状態で一括して接合されるため、チップ状態で個
別に接合される場合よりも作業効率を向上できる利点を
有するものである（図１３参照）。

【００１２】本発明の半導体装置の製造方法の他の一実
施形態によれば、第１の半導体チップ１００は第１の絶
縁体容器２８に設けられた金属膜に表側で接続され、第
２の半導体チップ１０１は第２の絶縁体容器２９に設け
られた金属膜に表側で接続され、第１と第２の半導体チ
ップが裏面で接合される際に第１と第２の絶縁容器も合
体され、半導体装置とその保護容器が一緒に完成される
工程が製造工程中に含まれることを特徴とするものであ
る（図１４参照）。

【００１３】

【発明の実施の形態】

（実施例１）本発明の一実施例として、図１に２個の縦
型MOSFET71，72で構成された半導体装置の断面図を示
す。縦型MOSFET71と縦型MOSFET72は半導体チップ１００
と半導体チップ１０１の裏面間接合によってドレイン間
が接続され、回路を構成する。この様に、縦型MOSFETを
有する２個の半導体チップの積層で１個の半導体装置を
構成することが本発明の特徴である。

【００１４】積層された２個の半導体チップの実装面積
は１個の場合と同じであるため、本発明の半導体装置は
パッケージの寸法を大きくせずに縦型MOSFET領域を２倍
にできる。逆に、必要なＩＤが決められている場合は本
発明の半導体装置は小型のパッケージが使用でき、製品
価格を低減できる。

【００１５】この他、本発明の半導体装置はエピタキシ
ャル層７とエピタキシャル層７′の濃度を異なる条件に
設定できるため、縦型MOSFET71と縦型MOSFET72の仕様を
変え、各々を用途に応じて最適化することができる。ま
た、半導体チップ１００，１０１には横型MOSFET4 や多
結晶Ｓｉダイオード５等を設けることができるため、こ
れらの素子で制御回路を構成して縦型MOSFET71，72を制
御することは可能である。

【００１６】図１の半導体装置の接合方法について説明
する。半導体チップ１００，１０１の裏面はメタライズ
されており、裏面電極１０がＡｌの場合はＡｇペースト
等の導電性接着剤１９を使って接合される。裏面電極１
０がＡｕ／Ｎｉ／ＴｉやＡｇ／Ｎｉ／Ｃｒ等の場合はＳ
ｎ粉末を有機酸Ｐｂで溶かした半田液を塗布し、乾燥さ
せることで接合が行われる。この他、チップ間に高電圧
を印加する陽極接合法やチップ裏面のＳｉ原子をアルゴ
ンイオンで活性化する方法等を用いればＳｉの直接接合
も可能であるが、製造価格の上昇を招く問題がある。

【００１７】実装方法を図３に示す。図３（ａ）はパッ
ケージ２０に実装した場合の断面図であり、同図では簡
略化のためにチップ表面のパッシベーション膜や充填剤
（レジン）等は省略した。図３（ｂ）はチップ１００，
１０１の平面図であり、縦型MOSFET71，72以外に横型MO
SFET４や多結晶Ｓｉダイオード５で構成された制御回路
が設けられている。チップ間の信号伝達はチップ１０１
に設けられた出力パッド６２と、チップ１００に設けら
れた入力パッド６１が接合されることで行われる。

【００１８】図３（ｃ）はパッケージ２０の上面図であ
る。内部には金属膜１６と金属膜１６′が敷かれ、金属
膜１６はドレイン端子２３に接続されている。実装の際
はチップ１００のＡｌ配線３′は金属膜１６に、入力パ
ッド６１は金属膜１６′に接続される。

【００１９】図３（ｄ）は実装後の上面図である。チッ
プ１０１の出力パッド６２はボンディングワイヤ１４で
金属膜１６′に接続され、チップ１０１のゲートパッド
３″はゲート端子２１に、Ａｌ配線３はソース端子２２
にボンディングワイヤ１４にて接続される。

【００２０】図１の半導体装置の具体的な応用例を図４
に示す。図４（ａ）は縦型MOSFET72に縦型MOSFET71を逆
方向で直列接続する例であり、縦型MOSFET71のゲート電
圧は横型MOSFET４や多結晶Ｓｉダイオード５等で構成さ
れた制御回路で制御される。ドレイン・ソース間が順方
向電圧の場合、ゲート電圧を上げていけば縦型MOSFET7
1，72はオンし、ＩＤが流れる。逆方向電圧の場合は制
御回路で縦型MOSFET71をオフすればＩＤは流れない。従
って、本回路は一方向性の電流特性をもつ半導体装置を
提供する。

【００２１】図４（ｂ）は、（ａ）と同機能の半導体装
置を異なる制御回路方式で実現した例である。図４
（ｃ）は縦型MOSFET71，72を並列接続した例であり、制
御回路で縦型MOSFET71，72を選択的に駆動できる半導体
装置を提供する。制御回路を設けない場合は、２個の縦
型MOSFET71，72で１個のＦＥＴを構成する。

【００２２】図４（ｄ）は整流回路に用いた例である。
１次側が正の場合は縦型MOSFET71はオンし、縦型MOSFET
72はオフするため、縦型MOSFET71のソースからチョーク
コイル（Ｌ）へ電流が流れる。１次側が負の場合は縦型
MOSFET71はオフし、縦型MOSFET72はオンするため、縦型
MOSFET72のソースからＬへ電流が流れる。この結果、Ｌ
には常に電流が流れ、整流が行われる。

【００２３】製造工程を図５に示す。本図では半導体チ
ップ１００，１０１は同一のＳｉウエハーから製造した
が、別々のウエハーから形成することは可能である。

【００２４】（１）高濃度のｎ型Ｓｉ基板１に低濃度の
ｎ型Ｓｉ層７をエピタキシャル成長法で形成する（図５
（ａ））。

【００２５】（２）イオン注入で導電層（ｐ，ｎ+，ｎ
-）を形成し、ゲート電極(poly−Ｓｉ)２を形成する。
Ａｌ膜（Ｓｉ：１％）を被着後、加工して配線３，
３′，３″を形成し、縦型MOSFET71，72と横型MOSFET４
を作製する。ゲート電極２の作製用に被着したpoly−Ｓ
ｉ膜はｐ領域とｎ領域を形成することで、ｐｎ接合ダイ
オード５や抵抗素子の作製に利用できる。素子形成が終
了したら裏面を５μｍ以上研磨し、Ａｕ／Ｎｉ／Ｔｉ膜
を被着して裏面電極１０を形成する（図５（ｂ））。

【００２６】（３）Ｓｉ基板１を切断して半導体チップ
１００，１０１を分離する(図５(ｃ))。

【００２７】（４）半導体チップ１００と半導体チップ
１０１の裏面を対向させ、Ｓｎ／Ｐｂ，Ｓｎ／Ｂｉ等の
半田液１９を塗布して圧着する。この後、半田液１９を
乾燥させて接着し、複合半導体チップ１０３を形成する
（図５（ｄ））。

【００２８】（５）複合半導体チップ１０３をパッケー
ジ２０に組み込み、パッケージの内側に設けた金属膜１
６，１６′にＡｌ配線３′，入力パッド６１を半田或い
は導電性接着剤１９で接着する。この後、出力パッド６
２と金属膜１６′を、ゲートパッド３″とゲート端子２
３を、Ａｌ配線３とソース端子２２をボンディングワイ
ヤ１４で各々接続する。最後にパッケージ２０を封止し
て本発明の半導体装置は実現できる（図５（ｅ））。

【００２９】以上の実施例は、縦型MOSFET71，72がｎチ
ャネルの場合を説明したが、ｐチャネルに置き換えるこ
とは可能であり、縦型MOSFET71，72をＶ溝のＪＦＥＴ
（Junction ＦＥＴ）等に置き換えることも可能であ
る。また、半導体材料はＳｉ以外にＳｉＣやＳｉＧｅ等
を用いることも可能である。

【００３０】（実施例２）本発明の他の実施例として、
半導体チップ１００，１０１の裏面が予めメタライズさ
れていない場合の接合方法を図６に示す。半導体チップ
１００，１０１のいずれか一方の裏面にＡｌＧｅやＡｕ
Ｉｎ等の低融点金属膜４５を被着し、両チップを圧着し
て還元雰囲気中で加熱する。加熱温度を低融点金属の融
点（２５０〜４５０℃）を僅かに上回る温度に設定すれ
ば低融点金属膜４５は溶融し、裏面の隙間を塞ぐと同時
にシリサイド化反応で金属−半導体結合が形成され、チ
ップは接合する。この後、熱歪みが残留しない様に徐々
に室温に戻せば図１と等価な半導体装置が実現される。
用いた低融点金属４５の熱処理温度は配線（Ａｌ−Ｓｉ
（１％））３，３′，３″のアニール温度（４００〜４
５０℃）よりも低いため、接合時の熱処理が素子に悪影
響を及ぼすことはない。低融点金属膜４５はＡｕ−Ｓｉ
等の貴金属系材料に置き換えることも可能であり、この
場合はシリサイド化反応だけで半導体チップ１００，１
０１は接合される。

【００３１】（実施例３）本発明の他の実施例として、
図７に半導体チップ１００，１０１が金属８を介して接
続された一実施例を示す。金属８にはＭｏ板やＣｕ板等
が使用され、半導体チップ１００，１０１が金属板の両
側に対向して接合されることで、図１の半導体装置と回
路的に等価な半導体装置が作製できたことが本実施例の
特徴である。

【００３２】金属８はヒートシンクの作用があるため、
本実施例の半導体装置は放熱性を向上できる利点があ
る。また、縦型MOSFET71，72へのドレイン電圧の供給は
金属８に電圧を印加することで実現されるが、金属８の
寄生抵抗はボンディングワイヤや金属膜の寄生抵抗より
も数桁小さいため、本実施例の半導体装置は図１の場合
よりも電力損失を低減できる利点もある。

【００３３】（実施例４）本発明の他の実施例として、
下側チップの縦型MOSFETを縦型ダイオードに置き換えた
場合の実施例を図８に示す。図８（ａ）は断面構造であ
り、縦型MOSFETを含む半導体チップ１０５とダイオード
を含む半導体チップ１００とが裏面間で接合されること
で構成される。図８（ｂ）は回路図であり、ダイオード
によってソース側からドレイン側への電流が抑えられ、
図４（ａ）（ｂ）と同様に一方向性の半導体装置を提供
する。

【００３４】（実施例５）本発明の他の実施例として、
下側チップの縦型MOSFETをバイポーラに置き換えた場合
の実施例を図９に示す。図９(ａ)は縦型MOSFETを含む半
導体チップ１００とＩＧＢＴ（Insulated Gate Bipolar
Transistor ）を含む半導体チップ１０５とが接合され
た場合であり、図９（ｂ）は縦型MOSFETを含む半導体チ
ップ１００と通常型バイポーラを含む半導体チップ１０
６とが接合された場合である。

【００３５】図９（ａ）の製造方法を簡単に説明する。
半導体チップ１００は高濃度のｎ型Ｓｉ基板１に低濃度
エピタキシャル層（ｎ−Ｓｉ）７を成長させ、縦型MOSF
ETや横型MOSFET４を作製する。半導体チップ１０５は高
濃度のｐ型Ｓｉ基板３０にエピタキシャル層（ｎ−Ｓ
ｉ）７，７′を成長させ、ＩＧＢＴを作製する。チップ
１００，１０５の裏面はメタライズされ、裏面電極１０
が設けられる。本実施例の半導体装置はこの裏面電極間
を半田或いは導電性接着剤１９で接合することで実現さ
れる。半導体チップ１０５の面積を半導体チップ１００
よりも小さく設定すれば、半導体チップ１００の裏面に
ドレイン（コレクタ）電圧を供給するための配線を行う
ことが可能となる。

【００３６】図９（ｃ）に本半導体装置を使った応用例
を示す。本回路は制御信号によって出力先を縦型MOSFET
とＩＧＢＴとで選択的に切り替えることが可能な半導体
装置を提供する。

【００３７】図９（ｂ）の製造方法を簡単に説明する。
半導体チップ１００は縦型MOSFETや横型MOSFET４が内蔵
され、裏面はメタライズされている。半導体チップ１０
６はｎ型Ｓｉ基板１にコレクタ層３３がエピタキシャル
成長され、ベース層３４，エミッタ層３５がイオン注入
で形成されてバイポーラが作製される。裏面は同様にメ
タライズされており、半導体チップ１００と半導体チッ
プ１０６の裏面電極間が半田或いは導電性接着剤１９で
接合されることで本実施例の半導体装置は実現できる。

【００３８】エミッタ層３５にアモルファスＳｉを用い
る、或いはベース層３４にＳｉＧｅを用いることでバイ
ポーラをＨＢＴ（Hetero−junction Bipolar Transisto
r ）構造とすることは可能である。図９（ｄ）に本半導
体装置を使った応用例を示す。本回路はコレクタに順方
向電圧が印加される場合は信号処理部の出力電流をバイ
ポーラで増幅することができるが、逆方向電圧が印加さ
れる場合は縦型MOSFETで電流が遮断され、一方向性の電
流特性をもった半導体装置を提供する。

【００３９】（実施例６）本発明の半導体装置に機械的
スイッチを組み合わせた一実施例を図１０に示す。

【００４０】機械的スイッチはバイメタルによって構成
され、上記本発明の半導体装置に機械的スイッチからの
電気信号が伝達されることが本実施例の特徴である。

【００４１】通常の温度ではバイメタル５１，５２は入
力パッド６１′と接触し、制御回路へ電圧が印加される
が、周囲温度が上昇すればバイメタル５１，５２は非接
触となり、電気信号が入力できなくなるため、バイメタ
ル５１，５２は温度スイッチとして作動する。

【００４２】通常の半導体チップに機械的スイッチを組
み合わせる場合、チップの片側にしかパッドが設けられ
ないため、狭い面積に機械的スイッチと多数の電極パッ
ドとが配置され、高密度の実装技術が要求される。しか
し、本発明の半導体装置は両側が利用できるため、高密
度に実装する必要はない。下側のパッドは機械的スイッ
チに接触させるためのパッド６１′，チップ間の信号伝
達に用いるためのパッド６１，ドレイン電圧を印加する
ためのＡｌ配線３′だけが最低限必要である。

【００４３】製法を簡単に説明する。Ｓｉ基板１２に金
属膜１６からなる配線パターンを形成し、熱膨張率の小
さい金属５１と熱膨張率の大きい金属５２を高温で連続
的に被着し、絶縁膜で被覆して室温に戻す。金属５１に
はＦｅ／ＮｉやＭｏ等を、金属５２にはＡｌやＣｕ等が
利用でき、バイメタルの曲率はこれらを被着する温度に
よって調整できる。

【００４４】金属５１，５２を長さ３mm，幅０.５mm の
長方形に加工した後、絶縁膜を除去して片端を固定した
まま他端をエッチングすれば、金属５２には大きな引っ
張り応力が残留し、金属５１には小さな引っ張り応力が
残留するため、固定されていない端は上方に浮き上が
る。図１の半導体装置はＡｌ配線３′が金属膜１６に接
続され、導電性接着剤１９で固定される。この際、パッ
ド６１′はバイメタル５１，５２と接触できる様に設定
する。ボンディングワイヤ１４でチップ１０１の配線を
行った後、バイメタル５１，５２の固定端に制御電圧を
印加すれば本実施例の半導体装置は実現される。

【００４５】図１０（ｂ）に応用例を示す。通常温度で
はパッド６１′に制御信号が伝達され、温度スイッチが
オン状態であるためにゲート電圧は伝達される。周囲温
度が上昇した場合は温度スイッチがオフ状態となり、ゲ
ート電圧は伝達不能となる。従って、本回路は過熱遮断
型の半導体装置を提供する。

【００４６】（実施例７）本発明の半導体装置に形状記
憶金属５３からなる機械的スイッチを組み合わせる場合
の一実施例を図１１に示す。通常はパッド６１′と形状
記憶金属５３は非接触であるが、周囲温度が上昇すれば
形状記憶金属５３は伸び、パッド６１′と接触する。従
って、本実施例の温度スイッチの動作は実施例６と反対
になる。

【００４７】製法を簡単に説明する。ガラス基板１３に
金属膜１６からなる配線パターンを形成する。形状記憶
金属５３はバネ状に加工し、高温で圧縮応力を加え、縮
めた状態で急冷する。形状記憶金属５３の材料にはＡｕ
Ｃｄ，ＴｉＮｉ，ＣｕＺｎ等が利用でき、この形状記憶
金属５３を金属膜１６の配線パターンに半田或いは導電
性接着剤１９で固定する。半導体装置はチップ１００の
裏面を金属膜１６′に固定し、この際にパッド６１′は
形状記憶金属５３の上方に配置される様に設定する。こ
の後、ボンディングワイヤ１４で半導体装置の配線を行
うことで本実施例の半導体装置は実現する。

【００４８】（実施例８）本発明の半導体装置に光スイ
ッチを組み合わせた一実施例を図１２に示す。光スイッ
チにはｎ型の多結晶半導体膜５５とｐ型の多結晶半導体
膜５６を積層して構成するアバランシェ型の光ダイオー
ド（ＡＰＤ）を用い、半導体装置の制御回路部に光信号
を入力させることが本実施例の特徴である。

【００４９】多結晶半導体膜５５，５６は逆方向の電圧
が印加されており、通常は微小な暗電流しか流れない。
外部から光が入力された場合、それよりも数桁大きい明
電流が流れ、制御回路部に電流信号を与える。光ダイオ
ードの明電流は多結晶半導体膜５５，５６の面積に比例
し、１００ｍＡ程度の電流を与えるためには大面積が必
要であるため、１個の半導体チップに多結晶半導体膜５
５，５６を設ける場合はチップ寸法が大きくなる問題が
ある。しかし、本発明の半導体装置は２層であるため、
実装面積の増大を１個の場合よりも抑えることが可能に
なる。また、多結晶半導体膜５５，５６を設ける半導体
チップ１００は出力パッド６２とＡｌ配線３′だけ配置
すればよいため、実装も簡単に行うことができる。

【００５０】製法を簡単に説明する。半導体チップ１０
０に多結晶のｐ−ＧａＡｓ膜５６を２０μｍ被着し、加
工する。その上に多結晶のｎ−ＧａＡｓ膜５５を２μｍ
被着して、加工し、電極（ＡｕＧｅ）６３を設ける。半
導体チップ１００と半導体チップ１０１とを接合した
後、金属膜１６で配線パターンを設けた透明なガラス基
板１３に半導体チップ１００を接続する。この後、半導
体チップ１０１のボンディング作業を行い、本実施例の
半導体装置は実現できる。

【００５１】多結晶半導体膜５５，５６にはＳｉ，Ｇｅ
等のIV族，ＧａＡｓ，ＩｎＰ等のIII V族，ＣｄＳ，Ｃ
ｄＴｅ等のII VIの半導体材料が使用可能であり、非晶
質半導体膜とすることも可能である。また、多結晶半導
体膜５５，５６の光導電効果で出力電流を取り出す方式
を、光起電力効果で出力電圧を取り出す方式に換えるこ
とも可能である。

【００５２】図１２（ｂ）に応用例を示す。本回路は制
御回路部に光入力が伝達される２方向性の縦型MOSFETを
提供する。

【００５３】（実施例９）図５で示した製造方法はダイ
シングした半導体チップを個別に接合する方法を用いた
ため、多数の半導体装置を量産する場合は手間のかかる
問題がある。そこで、本発明の半導体装置の他の製造方
法として、半導体チップ１００，１０１をウエハー状態
で接合する一実施例を図１３に示す。本実施例の製造手
順は以下の通りである。

【００５４】（１）半導体チップ１００を有するウエハ
ー表面にパッシベーション膜（硅酸ガラス）２６を被覆
し、裏面を１０μｍ研磨する。半導体チップ１０１を有
するウエハーはパッシベーション膜２６′を被覆後、ウ
エハーの厚さが５０〜２５０μｍになるまで研磨する。
この後、半導体チップ１００を有するウエハー裏面に低
融点金属膜（ＡｌＧｅ）４５を被着し、半導体チップ１
０１を有するウエハー裏面を重ねる（図１３（ａ））。

【００５５】（２）重ねたウエハーを還元雰囲気中で３
００〜４００℃に加熱すれば低融点金属４５は溶融し、
裏面間の隙間を塞ぐ。同時に、低融点金属４５とウエハ
ーの界面はシリサイド化反応が進行し、半導体−金属−
半導体結合で２枚のウエハーは接合される。この後、熱
歪みが残留しない様に徐冷することで複合半導体チップ
１０３は形成される（図１３（ｂ））。

【００５６】（３）パッシベーション膜２６，２６′を
加工して電極を取り出すための開口部を設け、ウエハー
をダイシングする。半導体チップ１０１を有するウエハ
ーは薄く研磨してあるため、ダイシング工程中に剥がれ
ることはない（図１３(ｃ)）。

【００５７】（４）分離された複合半導体チップ１０３
はパッケージ等に実装され、本発明の半導体装置が実現
される。

【００５８】以上に示した本実施例の製造方法は、半導
体チップがウエハー状態で一括して接合されるため、生
産効率を向上できる利点である。

【００５９】尚、低融点金属膜４５にＡｕＩｎを用いる
場合の加熱温度は２５０〜３５０℃、ＡｕＳｉの場合は
３５０〜４５０℃が最適であり、加熱温度は材料に応じ
て設定される必要がある。

【００６０】（実施例１０）図５の製造方法では接合し
た後の複合半導体チップ１０３をパッケージ２０に実装
する方法を用いたが、本発明の半導体装置では半導体チ
ップの接合とパッケージ２０の組み立てを一緒に行い、
工程数を削減する方法も可能である。この場合の製造方
法の一実施例を図１４に示す。製造手順は以下の通りで
ある。

【００６１】（１）半導体基板１に素子を形成する。形
成方法は図５（ｂ）で説明したため、ここでは説明を省
く（図１４（ａ）,図１４（ｂ））。

【００６２】（２）Ａｌ配線３，３′とパッド６１，６
２に電極としてバリアメタル１８とバンプ１７を設け
る。バリアメタル１８にはＭｏ，ＴｉＮ等を、バンプ１
７にはＡｕＩｎ，ＳｎＰｂ等の材料が使用可能である。
裏面研磨後、メタライズして裏面電極１０を設ける。こ
の後、ダイシングして半導体チップ１００，１０１を分
離する（図１４（ｃ））。

【００６３】（３）パッケージ部品２８，２９に金属膜
１６，１６′で配線パターンを形成し、各々に半導体チ
ップ１００，１０１を組み込む。この際、バンプ１７と
金属膜１６，１６′を熱圧着で接着する。本図では省略
したが、半導体チップ１００，１０１とパッケージ部品
２８，２９の隙間には絶縁性の樹脂を充填し、チップの
固定を強化した（図１４（ｄ））。

【００６４】（４）半導体チップ１００，１０１の裏面
に導電性接着剤１９を塗布した後、パッケージ部品２
８，２９を合体させ、熱圧着で封止する。この際、チッ
プ裏面の導電性接着剤１９が乾燥し、半導体チップ１０
０と半導体チップ１０１は接合される。また、パッケー
ジ部品２８の金属膜１６，１６′とパッケージ部品２９
の金属膜１６，１６′も導電体（Ｉｎ）２４を介して互
いに接続される（図１４（ｅ））。

【００６５】以上の製造方法で本発明の半導体装置は実
現され、本製造工程ではパッケージの組み立てと一緒に
半導体チップ１００，１０１を接合するため、工程数を
削減できる利点がある。また、本製造方法は手作業が必
要なワイヤボンディング法を用いないため、実装工程の
自動化が容易になる利点もある。

【００６６】図１３では半導体チップ１００，１０１と
金属膜１６，１６′の接続にバンプ１７を用いたが、パ
ッドの個数が少ない場合はバンプ１７の替わりに半田或
いは導電性接着剤１９で接続することも可能である。

【００６７】

【発明の効果】本発明によって、縦型ＦＥＴを有する半
導体装置は縦型ＦＥＴ部の面積を広くできる。縦型ＦＥ
Ｔ部の面積が決められている場合、本発明によって半導
体装置のパッケージを小型化でき、製品価格を低減でき
る。

【００６８】この他、本発明の半導体装置は異種半導体
からなる縦型ＦＥＴを組み合わせること、或いはバイポ
ーラやＩＧＢＴ等のデバイスを組み合わせることも可能
になるため、システムの柔軟性を高めることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を縦型MOSFETの場合で示した
断面図。

【図２】従来の縦型MOSFETの断面図。

【図３】図１の半導体装置をパッケージに実装する例を
示した断面図および平面図。

【図４】本発明の半導体装置を用いた回路例を示した回
路図。

【図５】本発明の半導体装置の製造方法を示した断面
図。

【図６】本発明の他の実施例を示した断面図。

【図７】複数の半導体チップを金属を介して接合した実
施例の断面図。

【図８】縦型MOSFETとダイオードを接合した実施例の断
面図および回路図。

【図９】縦型MOSFETとバイポーラを接合した実施例の断
面図および回路図。

【図１０】バイメタルからなるスイッチを組み合わせた
一実施例の断面図および回路図。

【図１１】形状記憶金属からなるスイッチを組み合わせ
た一実施例の断面図。

【図１２】光ダイオードからなるスイッチを組み合わせ
た一実施例の断面図。

【図１３】本発明の半導体装置をウエハーの接合で製造
する工程を示した断面図。

【図１４】本発明の半導体装置の組み立てと容器の組み
立てを同時に行う製造工程を示した断面図。

【符号の説明】

１…半導体基板（ｎ−Ｓｉ）、２…ゲート電極、３…Ａ
ｌ配線（ソース側）、３′…Ａｌ配線（ドレイン側）、
３″…Ａｌ配線（ゲート側）、４…横型MOSFET、５…多
結晶Ｓｉダイオード、６，６′…絶縁膜、７，７′…エ
ピタキシャル層、８…金属板、９…絶縁膜、１０…裏面
電極、６１…入力パッド、６２…出力パッド、１００…
半導体チップ、１０１…半導体チップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者坂本光造東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】縦型構造の電界効果トランジスタを有する
第１の半導体チップと縦型構造の電界効果トランジスタ
を有する第２の半導体チップによって構成される半導体
装置において、前記第１の半導体チップの裏面と前記第
２の半導体チップの裏面とが対向して接続されているこ
とを特徴とする半導体装置。
【請求項２】前記第１と第２の半導体チップの裏面が金
属を介して対向的に接続されることを特徴とする請求項
１に記載の半導体装置。
【請求項３】前記第１と第２の半導体チップの少なくと
も１個は縦型構造の電界効果トランジスタの代わりに縦
型構造のダイオード或いは縦型構造のバイポーラが含ま
れることを特徴とする請求項１或いは２に記載の半導体
装置。
【請求項４】前記第１或いは第２の半導体チップに含ま
れる少くとも１個の電極はバイメタル或いは形状記憶金
属との接触によって電気的信号が伝達されることを特徴
とする請求項１〜３のいずれか１項に記載の半導体装
置。
【請求項５】前記第１或いは第２の半導体チップの少な
くとも１個は多結晶半導体膜或いは非晶質半導体膜から
なる光ダイオードが設けられていることを特徴とする請
求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】縦型構造の半導体デバイスを有する第１と
第２の半導体ウエハーの裏面が研磨される工程と、前記
第１の半導体ウエハーの裏面に前記第２の半導体ウエハ
ーの裏面が低融点金属或いは貴金属系材料を介して接触
される工程と、該接触された２枚の半導体ウエハーが２
５０〜４５０℃の加熱によって接着される工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項７】第１の半導体チップの表側電極が第１の絶
縁体に設けた金属膜に接続される工程と、第２の半導体
チップの表側電極が第２の絶縁体に設けた金属膜に接続
される工程と、前記第１の半導体チップの裏面と前記第
２の半導体チップの裏面とが半田或いは導電性接着剤を
用いて接合される工程と、前記第１の絶縁体と第２の絶
縁体が接続されることで前記第１と第２の半導体チップ
を保護する容器が形成される工程とを有することを特徴
とする半導体装置の製造方法。