CN103325747A - 垂直式半导体元件及其制造方法 - Google Patents

Abstract

本发明提出一种垂直式半导体元件及其制造方法。垂直式半导体元件包含：基板，其具有第一表面与第二表面，且第一表面与第二表面之间，具有贯穿基板的多个导电栓所形成的导电矩阵；半导体层，形成于第一表面上，其具有第三表面与第四表面，其中第四表面面向第一表面；第一电极，形成于第三表面上；以及第二电极，形成于第二表面上，用以电连接导电矩阵。

Description

垂直式半导体元件及其制造方法

技术领域

本发明涉及一种垂直式半导体元件及其制造方法，特别是指一种改善电流拥挤(current crowding)的垂直式半导体元件及其制造方法。

背景技术

一般碳化镓(GaN)晶体外延成长于如碳化硅(SiC)或蓝宝石(Sapphire)等基材上。由于蓝宝石基板为绝缘体，因此，若需要将功率元件制作于蓝宝石基板，则必须制作为横向元件，也就是将电极形成于元件同侧。如此一来，不但会增加元件面积，增加制造成本，亦会产生电流拥挤的问题。

有鉴于此，本发明即针对上述现有技术的不足，提出一种垂直式半导体元件及其制造方法，可减少半导体元件面积，降低制作成本，并且改善电流拥挤的问题。

发明内容

本发明目的在于克服现有技术的不足与缺陷，提出一种垂直式半导体元件及其制造方法。

为达上述目的，就其中一个观点言，本发明提供了一种垂直式半导体元件，包含：一基板，其具有一第一表面与一第二表面，且该第一表面与第二表面之间，具有贯穿该基板的多个导电栓所形成的导电矩阵；一半导体层，形成于该第一表面上，其具有一第三表面与一第四表面，其中该第四表面面向该第一表面；一第一电极，形成于该第三表面上；以及一第二电极，形成于该第二表面上，用以电连接该导电矩阵。

就另一观点言，本发明也提供了一种垂直式半导体元件制造方法，包含：提供一基板，其具有一第一表面与一第二表面；形成一半导体层于该第一表面上，且该半导体层具有一第三表面与一第四表面，其中该第四表面面向该第一表面；形成一第一电极于该第三表面上；形成多个穿孔贯穿该基板，且该多个穿孔形成一穿孔矩阵；形成多个导电栓于该多个穿孔中，以形成一导电矩阵；以及形成一第二电极于该第二表面上，用以电连接该导电矩阵。

在其中一种较佳实施型态中，该基板包括一碳化硅(SiC)基板或一蓝宝石(sapphire)基板。

上述较佳实施型态中，该半导体层较佳地包含一氮化镓(galliumnitride，GaN)层，且该第一电极、该GaN层、该导电矩阵、与该第二电极形成一垂直式肖特基位障二极管(Schottky barrier diode，SBD)。

在另一种较佳实施型态中，该半导体层包含：一具有第一导电型杂质掺杂的氮化镓(gallium nitride，GaN)层；一具有第二导电型杂质掺杂的基极区，形成于该第三表面下的该GaN层中，且该基极区与该第一电极电连接；以及一具有第一导电型杂质掺杂的射极区，形成于该第三表面下的该基极区中，且该射极区与一形成于该第三表面上的第三电极电连接；其中，该第一电极、该半导体层、该第三电极、该导电矩阵、与该第二电极形成一垂直式双极接面晶体管(bipolar junctiontransistor，BJT)。

在又一种较佳实施型态中，该半导体层包含：一具有第一导电型杂质掺杂的氮化镓(gallium nitride，GaN)层；一具有第二导电型杂质掺杂的本体区，形成于该第三表面下的该GaN层中，且该本体区与该第一电极电连接；一具有第一导电型杂质掺杂的射极区，形成于该第三表面下的该本体区中，且该射极区与该第一电极电连接；以及一具有第二导电型杂质掺杂的注入区，形成于该GaN层与该基板之间，并通过该导电矩阵与该第二电极电连接；且该垂直式半导体元件更包含：一介电层，形成于该第三表面上；以及一栅极，形成于该介电层上，其中，该第一电极、该半导体层、该第三电极、该导电矩阵、该第二电极、该介电层、与该栅极形成一垂直式绝缘栅双极性晶体管(insulatedgate bipolar transistor，IGBT)。

下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1A-1D显示本发明的第一个实施例；

图2A-2D显示本发明的第二个实施例；

图3A-3D显示本发明的第三个实施例。

图中符号说明

11            基板

12            穿孔矩阵

12a           穿孔

13，23，32，33  半导体层

14            阳极

15            阴极

16            导电矩阵

16a           导电栓

24            基极

25，35        集极

27            基极区

28，38        射极区

29            射极

34            本体极

37            本体区

39            栅极

100           垂直式肖特基位障二极管

111，113，233，333 上表面

112，134，234，334 下表面

200           垂直式双极接面晶体管

300           垂直式绝缘栅双极性晶体管

391           介电层

具体实施方式

本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

请参阅图1A-1D，显示本发明的第一个实施例，垂直式肖特基位障二极管(Schottky barrier diode，SBD)100的制造流程。如图1A所示，首先提供基板11，其具有上表面111与下表面112。基板11例如但不限于为碳化硅(SiC)基板或蓝宝石(sapphire)基板。

接着请参阅图1B，形成半导体层13于上表面111上，且半导体层13具有上表面133与下表面134，其中下表面134面向上表面111。其中，半导体层13例如但不限于为氮化镓(gallium nitride，GaN)层。接着形成阳极14于上表面133上，其中，阳极14与半导体层13之间，形成肖特基接触。

然后如图1C所示，在基板11上表面111与下表面112之间，以例如但不限于激光蚀刻技术，贯穿基板11，形成多个穿孔12a，且多个穿孔12a由上视图视之(未示出)，形成穿孔矩阵12。并且，形成多个导电栓16a于上述多个穿孔12a中，以形成导电矩阵16贯穿基板11。然后于下表面112上，形成阴极15，用以电连接导电矩阵16，并且导电矩阵16与半导体层13之间，形成欧姆接触。如此一来，阳极14、半导体层13、导电矩阵16、与阴极15形成垂直式肖特基位障二极管100。

图2A-2D显示本发明的第二个实施例，垂直式双极接面晶体管(bipolarjunction transistor，BJT)200的制造流程。如图2A所示，与第一个实施例相似，首先提供基板11，其例如但不限于为碳化硅(SiC)基板或蓝宝石(sapphire)基板。接着于上表面111上，形成半导体层23。且半导体层23具有上表面233与下表面234，其中下表面234面向上表面111。其中，半导体层23例如但不限于为氮化镓(gallium nitride，GaN)层。与第一个实施例不同的是，半导体层23具有第一导电型杂质掺杂。其中第一导电型例如但不限于为N型。

接着请参阅第2B图，于上表面233下的半导体层23中，形成具有第二导电型杂质掺杂的基极区27。其中第二导电型例如但不限于为P型。然后，形成基极24于上表面233上，以电连接至基极区27。并且，于上表面233下的基极区27中，形成具有第一导电型杂质(例如为N型)掺杂的射极区28。并且于上表面233上形成与射极区28电连接的射极29。

然后如图2C所示，在基板11上表面111与下表面112之间，以例如但不限于激光蚀刻技术，贯穿基板11，形成多个穿孔12a，且多个穿孔12a由上视图视之(未示出)，形成穿孔矩阵12。

接下来请参阅图2D，形成多个导电栓16a于上述多个穿孔12a中，以形成导电矩阵16贯穿基板11。然后于下表面112上，形成集极25，用以电连接导电矩阵16，并且，导电矩阵16与半导体层23之间，形成欧姆接触。如此一来，基极区27、基极24、射极区28、射极29、半导体层23、导电矩阵16、与集极25形成垂直式双极接面晶体管200。

图3A-3D显示本发明的第三个实施例，垂直式绝缘栅双极性晶体管(insulated gate bipolar transistor，IGBT)300的制造流程。如图3A所示，与第二个实施例相似，首先提供基板11，其例如但不限于为碳化硅(SiC)基板或蓝宝石(sapphire)基板。接着于上表面111上，形成半导体层32与33。且半导体层33具有上表面333，而半导体层32具有下表面334，其中下表面334面向上表面111。其中，半导体层32与33例如但不限于为氮化镓(gallium nitride，GaN)层。与第二个实施例不同的是，半导体层33具有第一导电型杂质掺杂，而半导体层32具有第二导电型掺杂。其中第一导电型例如但不限于为N型，当然亦可以为P型；而第二导电型例如但不限于为P型，当然亦可以为N型。

接着请参阅图3B，于上表面333下的半导体层33中，形成具有第二导电型杂质掺杂的本体区37。其中第二导电型例如但不限于为P型。然后，形成本体极34于上表面333上，以电连接至本体区37。并且，于上表面333下的本体区37中，形成具有第一导电型杂质(例如为N型)掺杂的射极区38，且射极区38亦与本体极34电连接。接着，于上表面333上形成介电层391，其分别与半导体层33、本体区37、以及射极区38连接。然后于介电层391上形成栅极39。

然后如图3C所示，在基板11上表面111与下表面112之间，以例如但不限于激光蚀刻技术，贯穿基板11，形成多个穿孔12a，且多个穿孔12a由上视图视之(未示出)，形成穿孔矩阵12。

接下来请参阅图3D，形成多个导电栓16a于上述多个穿孔12a中，以形成导电矩阵16贯穿基板11。然后于下表面112上，形成集极35，用以电连接导电矩阵16，并且，导电矩阵16与半导体层32之间，形成欧姆接触。如此一来，本体极34、半导体层32与33、栅极39、介电层391、导电矩阵16、本体区37、射极区38、与集极35形成垂直式绝缘栅双极性晶体管300。

需说明的是，由于本发明利用具有导电矩阵的基板，形成垂直式半导体元件，相较于横向式半导体元件，不仅节省元件的面积，减少制作的成本；于元件操作时，由于载子主要于垂直的电极间流动，而非横向的流动，更改善了电流拥挤的问题。

以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如在垂直式肖特基位障二极管100中，于半导体层13与阳极14间，形成氮化铝镓(aluminum gallium nitride，AlGaN)层等；又如，垂直式肖特基位障二极管100中，半导体层13亦可以为N型或P型等。本发明的范围应涵盖上述及其它所有等效变化。

Claims (10)

1.一种垂直式半导体元件，其特征在于，包含：

一基板，其具有一第一表面与一第二表面，且该第一表面与第二表面之间，具有贯穿该基板的多个导电栓所形成的导电矩阵；

一半导体层，形成于该第一表面上，其具有一第三表面与一第四表面，其中该第四表面面向该第一表面；

一第一电极，形成于该第三表面上；以及

一第二电极，形成于该第二表面上，用以电连接该导电矩阵。

2.如权利要求1所述的垂直式半导体元件，其中，该基板包括一碳化硅基板或一蓝宝石基板。

3.如权利要求2所述的垂直式半导体元件，其中，该半导体层包含一氮化镓层，且该第一电极、该氮化镓层、该导电矩阵、与该第二电极形成一垂直式肖特基位障二极管。

4.如权利要求2所述的垂直式半导体元件，其中，该半导体层包含：

一具有第一导电型杂质掺杂的氮化镓层；

一具有第二导电型杂质掺杂的基极区，形成于该第三表面下的该氮化镓层中，且该基极区与该第一电极电连接；以及

一具有第一导电型杂质掺杂的射极区，形成于该第三表面下的该基极区中，且该射极区与一形成于该第三表面上的第三电极电连接；

其中，该第一电极、该半导体层、该第三电极、该导电矩阵、与该第二电极形成一垂直式双极接面晶体管。

5.如权利要求2所述的垂直式半导体元件，其中，该半导体层包含：

一具有第一导电型杂质掺杂的氮化镓层；

一具有第二导电型杂质掺杂的本体区，形成于该第三表面下的该氮化镓层中，且该本体区与该第一电极电连接；

一具有第一导电型杂质掺杂的射极区，形成于该第三表面下的该本体区中，且该射极区与该第一电极电连接；以及

一具有第二导电型杂质掺杂的注入区，形成于该氮化镓层与该基板之间，并通过该导电矩阵与该第二电极电连接；

且该垂直式半导体元件更包含：

一介电层，形成于该第三表面上；以及

一栅极，形成于该介电层上，

其中，该第一电极、该半导体层、该导电矩阵、该第二电极、该介电层、与该栅极形成一垂直式绝缘栅双极性晶体管。

6.一种垂直式半导体元件制造方法，其特征在于，包含：

提供一基板，其具有一第一表面与一第二表面；

形成一半导体层于该第一表面上，且该半导体层具有一第三表面与一第四表面，其中该第四表面面向该第一表面；

形成一第一电极于该第三表面上；

形成多个穿孔贯穿该基板，且该多个穿孔形成一穿孔矩阵；

形成多个导电栓于该多个穿孔中，以形成一导电矩阵；以及

形成一第二电极于该第二表面上，用以电连接该导电矩阵。

7.如权利要求6所述的垂直式半导体元件制造方法，其中，该基板包括一碳化硅基板或一蓝宝石基板。

8.如权利要求7所述的垂直式半导体元件制造方法，其中，该形成该半导体层的步骤，包含形成一氮化镓层，且该第一电极、该氮化镓层、该导电矩阵、与该第二电极形成一垂直式肖特基位障二极管。

9.如权利要求7所述的垂直式半导体元件制造方法，其中，该形成该半导体层的步骤包含：

形成一具有第一导电型杂质掺杂的氮化镓层；

于该第三表面下的该氮化镓层中，形成一具有第二导电型杂质掺杂的基极区，且该基极区与该第一电极电连接；以及

于该第三表面下的该基极区中，形成一具有第一导电型杂质掺杂的射极区，且该射极区与一形成于该第三表面上的第三电极电连接；

其中，该第一电极、该半导体层、该第三电极、该导电矩阵、与该第二电极形成一垂直式双极接面晶体管。

10.如权利要求7所述的垂直式半导体元件制造方法，其中，该半导体层包括第一导电型杂质掺杂的氮化镓层，且该形成该半导体层的步骤包含：

形成该氮化镓层；

于该氮化镓层中，形成一具有第二导电型杂质掺杂的本体区，且该本体区与该第一电极电连接；

于该本体区中，形成一具有第一导电型杂质掺杂的射极区，且该射极区与该第一电极电连接；以及

于该氮化镓层与该基板之间，形成一具有第二导电型杂质掺杂的注入区，该注入区通过该导电矩阵与该第二电极电连接；

且该垂直式半导体元件制造方法更包含：

形成一介电层于该第三表面上；以及

形成一栅极于该介电层上，

其中，该第一电极、该半导体层、该导电矩阵、该第二电极、该介电层、与该栅极形成一垂直式绝缘栅双极性晶体管。

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