CN102422425A - 绝缘栅双极晶体管 - Google Patents

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Abstract

本发明公开了一种IGBT(100)，其为能降低导通电阻并同时抑制缺陷产生的垂直型IGBT，且包含：碳化硅衬底(1)、漂移层(3)、阱区(4)、n+区(5)、发射极接触电极(92)、栅氧化物膜(91)、栅极(93)以及集电极(96)。所述碳化硅衬底(1)包含：由碳化硅制成并具有p型导电性的基础层(10)；和由单晶碳化硅制成并布置在所述基础层(10)上的SiC层(20)。所述基础层(10)具有超过1×1018cm-3的p型杂质浓度。

Description

绝缘栅双极晶体管
技术领域
本发明涉及绝缘栅双极晶体管(IGBT)，更特别地，涉及使得可降低导通电阻并同时抑制诸如微管、堆叠缺陷和位错的缺陷的IGBT。
背景技术
近年来，为了实现高击穿电压、低损耗以及在高温环境下利用半导体器件，已经开始采用碳化硅(SiC)作为半导体器件用材料。碳化硅是带隙比常规上已经广泛用作半导体器件用材料的硅更大的宽带隙半导体。因此，通过采用碳化硅作为半导体器件用材料，半导体器件能够具有高击穿电压、下降的导通电阻等。此外，有利地，与采用硅作为其材料的半导体器件相比，即使在高温环境下由此采用碳化硅作为其材料的半导体器件也具有较少劣化的特性。
为了制造采用碳化硅作为其材料的高性能IGBT，使用准备由碳化硅制成的衬底(碳化硅衬底)并在所述碳化硅衬底上形成由SiC制成的外延生长层的方法是有效的。此外，当使用这种碳化硅衬底制造垂直型IGBT时，通过尽可能地降低衬底在其厚度方向上的电阻率，能够降低IGBT的导通电阻。为了降低衬底在其厚度方向上的电阻率，例如，能够使用以高浓度将杂质引入到衬底中的方法(例如参见，R.C.GLASS等人，以SiC作为晶种的晶体生长(″SiC Seeded Crystal Growth″)，固体物理(b)(Phys.stat.sol.(b))，1997，202，第149-162页(非专利文献))。此外，为了利用少量载流子注入而有效地调制漂移层中的传导度，需要形成具有更少位错和缺陷的高品质外延生长层。
引用列表
非专利文献
非专利文献1：R.C.GLASS等人，以SiC作为晶种的晶体生长(″SiC Seeded Crystal Growth″)，固体物理(b)(Phys.stat.sol.(b))，1997，202，第149-162页。
发明内容
技术问题
然而，当通过以高浓度向衬底中引入p型杂质来降低衬底的电阻率以获得适用于制造垂直型IGBT的p型碳化硅衬底(具有p型导电性的碳化硅衬底)时，其中的缺陷如微管、堆叠缺陷和位错的密度变高。当在碳化硅衬底上形成由SiC制成的外延生长层时，所述缺陷向外延生长层传播。在所述外延生长层中的缺陷充当少量的载流子陷阱而降低载流子的寿命。此外，当使用碳化硅衬底制造垂直型IGBT时，由于高缺陷密度而防止了传导度的调节，这不利地导致IGBT的正向特性下降。
鉴于此，本发明的目的是提供一种使得可降低导通电阻且同时抑制缺陷产生的垂直型IGBT。
解决所述问题的手段
根据本发明的绝缘栅双极晶体管(IGBT)包含：碳化硅衬底；由单晶碳化硅制成、布置在所述碳化硅衬底的一个主面上/上方、并具有n型导电性的漂移层；具有p型导电性并以包含与所述碳化硅衬底相反的所述漂移层的第一主面的方式布置的阱区；具有n型导电性并以包含所述阱区内的所述第一主面的方式布置的发射区；以与所述发射区接触的方式布置在所述第一主面上的发射电极；由绝缘体形成并以与所述阱区接触的方式布置在所述第一主面上的绝缘膜；布置在所述绝缘膜上的栅极；以及布置在所述碳化硅衬底的另一个主面上的集电极。所述碳化硅衬底包含：由碳化硅制成并具有p型导电性的基础层；和由单晶碳化硅制成并布置在所述基础层上的SiC层。所述基础层具有超过1×1018cm-3的p型杂质浓度。
对于用于降低碳化硅衬底在其厚度方向上的电阻率并同时抑制诸如微管、堆叠缺陷和位错的缺陷的产生的手段，本发明人进行了彻底的研究。结果，获得了下列发现。具体地，以如下方式可以至少在SiC层中抑制堆叠缺陷的产生。即，对碳化硅衬底的基础层进行调整以具有超过1×1018cm-3的p型杂质浓度(p型杂质密度)，从而降低其电阻率，对所述SiC层进行调整以在能够防止诸如微管、堆叠缺陷和位错的缺陷的产生的程度内含有杂质，且将所述SiC层设置在所述基础层上。此外，通过在这种SiC层上形成由SiC制成的外延生长层(构成有源层的层)以制造IGBT，利用存在的基础层能够降低碳化硅衬底的电阻率，同时防止能够在基础层中产生的诸如微管、堆叠缺陷和位错的缺陷对IGBT的特性的影响。
照这样，根据本发明的IGBT，能够提供一种使得可降低导通电阻并同时抑制缺陷产生的垂直型IGBT。此处，术语“杂质”是指为了在碳化硅衬底中产生多数载流子而引入的杂质。此外，基础层的p型杂质浓度能够等于或小于1×1021cm-3。同时，所述基础层的p型杂质浓度可等于或大于1×1020cm-3。引入到所述基础层中的例示性可用杂质为Al(铝)、B(硼)等。
此外，例如将所述基础层与SiC层相互连接。因此，能够容易地得到其中布置了SiC层并同时防止基础层中的缺陷向其传播的碳化硅衬底。在这种情况中，可将所述基础层和所述SiC层直接相互连接，或者可借助于中间层将其相互连接。
在IGBT中，基础层中所包含的杂质可与SiC层中所包含的杂质不同。以这种方式，能够得到包含根据预期使用目的适当含有杂质的碳化硅衬底的IGBT。
在IGBT中，所述基础层可含有Al(铝)以作为在其中引入的杂质。Al适合作为向SiC供应充当多数载流子的空穴的p型杂质。
在IGBT中，所述基础层可由单晶碳化硅制成且所述SiC层的X射线摇摆曲线的半宽度可以小于所述基础层的X射线摇摆曲线的半宽度。
SiC在大气压下不会呈液相。通常，在作为用于生长体单晶SiC的方法而实施的升华重结晶法中，晶体生长温度非常高，具体地，等于或大于2000℃，这使得难以控制并稳定生长条件。因此，难以使得由单晶SiC制成的衬底保持其高品质并具有大直径。同时，对于在使用碳化硅衬底制造IGBT的方法中的有效制造，要求具有预定的均一形状和尺寸的衬底。因此，即使当得到高品质碳化硅单晶(例如具有高结晶度的碳化硅单晶)时，也可能不能有效使用通过切割等不能加工成这种预定形状等的区域。
为了解决这个问题，在构成本发明的IGBT的碳化硅衬底中，在加工成预定形状和尺寸的基础层上，能够布置具有更小X射线摇摆曲线半宽度的SiC层，即，具有比基础层更高的结晶度但不形成为期望形状等的SiC层。这种碳化硅衬底具有预定的均一形状和尺寸，由此实现了IGBT的有效制造。此外，这种碳化硅衬底利用高品质SiC层来制造IGBT，由此有效地利用了高品质的单晶碳化硅。结果，能够降低IGBT的制造成本。
在IGBT中，SiC层可具有p型导电性且可具有不超过1×1018cm-3的杂质浓度。这能够更可靠地抑制在SiC层中的诸如微管、堆叠缺陷和位错的缺陷的产生。
在IGBT中，绝缘膜由二氧化硅制成。因此，能够容易地形成上述绝缘膜。
在IGBT的碳化硅衬底中，所述SiC层具有与基础层相反且相对于{0001}面的偏离角不小于50°且不大于65°的主面。
通过在<0001>方向上生长六方晶系的单晶碳化硅，能够有效地制造高品质单晶。由在<0001>方向上生长的这种碳化硅单晶，能够有效地获得具有与{0001}面相对应的主面的碳化硅衬底。同时，通过使用如下碳化硅衬底，可制造具有高性能的IGBT，所述碳化硅衬底具有相对于{0001}面取向的偏离角不小于50°且不大于65°的主面。
具体地，用于制造IGBT的碳化硅衬底通常具有相对于{0001}的面取向具有约8°偏离角的主面。在这种主面上形成外延生长层(有源层)并在这种有源层上形成绝缘膜(氧化物膜)、电极等，由此得到IGBT。在这种IGBT中，在包含有源层与绝缘膜之间的界面的区域中形成沟道区。然而，在具有这种结构的IGBT中，因为衬底的主面相对于{0001}的面取向具有约8°以下的偏离角，所以在有源层与绝缘膜之间的界面周围即形成沟道区的位置处形成多重界面状态。这阻碍了载流子的移动，由此降低了沟道迁移率。
为了解决这个问题，在碳化硅衬底中，对与基础层相反的SiC层的主面进行调整以相对于{0001}面具有不小于50°且不大于65°的偏离角，由此减少界面状态的形成。以这种方式，能够制造使得可降低导通电阻的IGBT。
在IGBT的碳化硅衬底中，与基础层相反的SiC层的主面可具有相对于<1-100>方向形成不超过5°的角的偏离取向。
所述<1-100>方向是碳化硅衬底中的代表性偏离取向。将由制造衬底的方法中切片工艺的变化而造成的偏离取向的变化调整为5°以下，这使得可容易地在碳化硅衬底上形成外延生长层(有源层)。
在碳化硅衬底中，与基础层相反的SiC层的主面相对于<1-100>方向上的{03-38}面的偏离角不小于-3°且不大于5°。因此，在使用碳化硅衬底制造IGBT的情况中，能够进一步提高沟道迁移率。此处，将相对于{03-38}面取向的偏离角设置为不小于-3°且不大于+5°是以如下事实为基础的：作为检查沟道迁移率与偏离角之间的关系的结果，在该设置范围内得到特别高的沟道迁移率。
此外，“相对于<1-100>方向上的{03-38}的偏离角”是指由上述主面的法线对由<1-100>方向和<0001>方向限定的平面的正交投影与{03-38}面的法线形成的角。正值符号对应正交投影与<1-100>平行地接近的情况，而负值符号对应正交投影与<0001>方向平行地解决的情况。
应注意，主面的面取向更优选基本上为{03-38}。此处，表述“主面的面取向基本上为{03-38}”旨在包含在使得考虑到衬底的加工精度可以将面取向基本看作{03-38}的偏离角的范围内包含衬底的主面的面取向的情况。在这种情况下，偏离角的范围为例如相对于{03-38}的偏离角为±2°的范围。因此，能够进一步提高上述沟道迁移率。
在IGBT的碳化硅衬底中，与基础层相反的SiC层的主面可具有相对于<11-20>方向形成不超过5°的角的偏离取向。
<11-20>是碳化硅衬底中的代表性偏离取向，与<1-100>方向一样。将由制造衬底的方法中的切片工艺的变化所造成的偏离取向的变化调整为±5°，这使得可容易地在SiC衬底上形成外延生长层(有源层)。
在IGBT中，基础层可由单晶碳化硅制成。在这种情况下，所述SiC层优选具有比基础层更低的缺陷密度。
例如，在IGBT中，所述SiC层优选具有比基础层更小的微管密度。
此外，优选地，在IGBT中，SiC层具有比基础层更低的位错密度。
此外，优选地，在IGBT中，所述SiC层具有比基础层更小的贯通螺旋(threading screw)位错密度。此外，优选地，在IGBT中，SiC层优选具有比基础层更小的贯通边缘位错密度。此外，优选地，在IGBT中，SiC层具有比基础层更小的基底面位错密度。此外，优选地，在IGBT中，SiC层具有比基础层更小的复合位错密度。此外，优选地，在IGBT中，SiC层具有比基础层更小的堆叠缺陷密度。此外，优选地，在IGBT中，SiC层具有比基础层更小的点缺陷密度。
与基础层相比，对SiC层进行调整以具有下降的缺陷密度如微管密度、贯通螺旋位错密度、贯通边缘位错密度、基底面位错密度、复合位错密度、堆叠缺陷密度和点缺陷密度。这种SiC层使得可在SiC层上形成高品质有源层。通过例如对杂质的外延生长和杂质的离子注入进行组合能够形成有源层。
在IGBT中，可对多个SiC层进行堆叠。以这种方式，能够得到包含碳化硅衬底的IGBT，所述碳化硅衬底包含与预期功能相对应的多个SiC层。
在IGBT中，碳化硅衬底可还包含布置在所述基础层与所述SiC层之间并由导体或半导体制成的中间层，所述中间层将基础层和SiC层相互连接。
由此，通过使用其中利用中间层将基础层和SiC层相互连接的结构，能够容易地得到其中在p型杂质浓度超过1×1018cm-3的基础层上设置SiC层并同时防止基础层的缺陷向其传播的碳化硅衬底。此外，当中间层由导体或半导体制成时，能够将其相互连接而不抑制在其厚度方向上的导电性。
在IGBT中，所述中间层可由金属制成。构成该中间层的金属可具有硅化部分。此外，在IGBT中，所述中间层可由碳制成。此外，所述中间层可由无定形碳化硅制成。以这种方式，能够容易地确保在衬底厚度方向上的导电性。
在构成IGBT的碳化硅衬底中，所述基础层可包含含有面对SiC层的主面并由单晶碳化硅制成的单晶层。因此，基础层与SiC层之间的物理性质之差(例如线性膨胀系数之差)变小，由此抑制了碳化硅衬底的翘曲。单晶层以外的基础层区域可由非单晶层如多晶碳化硅、无定形碳化硅或碳化硅烧结体形成。因此，半导体器件的制造成本能够下降。
此外，在碳化硅衬底中，SiC层的X射线摇摆曲线的半宽度优选小于单晶层的X射线摇摆曲线的半宽度。此外，在碳化硅衬底中，SiC层优选具有比单晶层更小的微管密度。此外，在碳化硅衬底中，SiC层优选具有比单晶层更低的位错密度。以这种方式，能够在SiC层上形成高品质的有源层。通过例如对外延生长和杂质的离子注入进行组合能够形成有源层。
发明效果
由上述说明可清楚，根据本发明的IGBT，能够提供使得可降低导通电阻并同时抑制缺陷产生的垂直型IGBT。
附图说明
图1是显示IGBT结构的示意性横断面视图。
图2是显示碳化硅衬底的结构的示意性横断面视图。
图3是示意性显示制造IGBT的方法的流程图。
图4是用于说明制造IGBT的方法的示意性横断面视图。
图5是用于说明制造IGBT的方法的示意性横断面视图。
图6是用于说明制造IGBT的方法的示意性横断面视图。
图7是示意性显示制造碳化硅衬底的方法的流程图。
图8是显示实施方案2中IGBT的结构的示意性横断面视图。
图9是示意性显示制造实施方案3中的碳化硅衬底的方法的流程图。
图10是显示制造实施方案3中的碳化硅衬底的方法的示意性横断面视图。
图11是用于说明制造实施方案3中的碳化硅衬底的方法的示意性横断面视图。
图12是用于说明制造实施方案3中的碳化硅衬底的方法的示意性横断面视图。
图13是显示实施方案4中的碳化硅衬底的结构的示意性横断面视图。
图14是显示实施方案5中的碳化硅衬底的结构的示意性横断面视图。
图15是示意性显示制造实施方案5中的碳化硅衬底的方法的流程图。
图16是显示实施方案6中的碳化硅衬底的结构的示意性横断面视图。
图17是示意性显示制造实施方案6中的碳化硅衬底的方法的流程图。
图18是显示实施方案7中的碳化硅衬底的结构的示意性横断面视图。
图19是示意性显示制造实施方案7的碳化硅衬底的方法的流程图。
图20是用于说明制造实施方案7中的碳化硅衬底的方法的示意性横断面视图。
图21显示了p型4H-SiC中的杂质浓度与迁移率之间的关系。
具体实施方式
下面参考附图对本发明的实施方案进行说明。应注意，在下述图中，对相同或相当的部分提供相同的附图标记且不再重复对其进行说明。
实施方案1
首先，对本发明的一个实施方案即实施方案1进行说明。参考图1，作为本实施方案中的绝缘栅双极晶体管的IGBT 100包含：具有p型导电性的碳化硅衬底1；缓冲层2(其可具有n型导电性或p型导电性)；由碳化硅制成并具有n型导电性的漂移层3；各自具有p型导电性的阱区对4；各自具有n型导电性并充当发射区的n+区5；以及各自具有p型导电性并充当高浓度p型区的p+区6。
缓冲层2形成在碳化硅衬底1的一个主面上且含有比漂移层3中更高浓度的杂质。所述漂移层3形成在缓冲层2上并含有n型杂质，因此具有n型导电性。
以相互分离的方式在漂移层3中形成阱区对4，且所述阱区对4包含与碳化硅衬底1侧的主面相反的漂移层3的主面3A。阱区4各自含有p型杂质并因此具有p型导电性。在阱区4中所包含的p型杂质为例如铝(Al)、硼(B)等。
包含上述主面3A的n+区5被阱区4包围且形成在阱区对4内。n+区5各自含有n型杂质如P，所述n型杂质的浓度(密度)比漂移层3中所包含的n型杂质的浓度(密度)高。包含主面3A的p+区6被阱区4包围且以与n+区5相邻的方式而分别形成在阱区对4内。p+区6各自含有p型杂质如Al，所述p型杂质的浓度(密度)比各个阱区4中所包含的p型杂质的浓度(密度)高。缓冲层2、漂移层3、阱区4、n+区5和p+区6构成有源层7。
参考图1，IGBT 100还包含：充当栅绝缘膜的栅氧化物膜91；栅极93；发射极接触电极对92；层间绝缘膜94；发射极导线95；和集电极96。
在漂移层3的主面3A上并以与其接触的方式形成栅氧化物膜91，从而从一个n+区5的上表面上的位置延伸到另一个n+区5的上表面上的位置。栅氧化物膜9由例如二氧化硅(SiO2)制成。
在栅氧化物膜91上并以与其接触的方式布置栅极93，从而从一个n+区5上方的位置延伸到另一个n+区5上方的位置。此外，栅极93由导体如具有向其中添加的杂质的多晶硅或Al制成。
以与主面3A接触的方式布置发射极接触电极92，其从n+区对5的各个位置延伸，并达到p+区6上的位置。发射极接触电极92各自由能够与n+区5和p+区6两者欧姆接触的材料如NiSi(硅化镍)制成。
形成层间绝缘膜94以包围在漂移层3的主面3A上方的栅极93，且所述层间绝缘膜94从一个阱区4上方的位置延伸到另一个阱区4上方的位置。层间绝缘膜94由例如作为绝缘体的二氧化硅(SiO2)制成。
发射极导线95包围漂移层3的主面3A上方的层间绝缘膜94，并延伸到发射极接触电极92的上表面上。发射极导线95由导体如Al制成并通过发射极接触电极92电连接至n+区5。
以与碳化硅衬底1的主面接触的方式形成集电极96，所述碳化硅衬底1的主面与形成漂移层3的侧相反。集电极96由能够与碳化硅衬底1欧姆接触的材料如NiSi制成。将集电极96电连接至碳化硅衬底1。
参考图2，在本实施方案中，构成IGBT 100的碳化硅衬底1包含：由单晶碳化硅制成并具有p型导电性的基础层10；和由单晶碳化硅制成、设置在基础层10上并具有p型导电性的SiC层20。基础层10具有超过1×1018cm-3的p型杂质浓度。因此，本实施方案中的IGBT 100为使得可降低导通电阻并同时抑制缺陷产生的垂直型IGBT。应注意，在基础层10与SiC层20之间存在边界，且在该边界处缺陷密度可以是不连续的。此外，所使用的基础层10可由例如单晶碳化硅、多晶碳化硅、无定形碳化硅、碳化硅烧结体或其组合制成。
下面对IGBT 100的运行进行说明。参考图1，当向栅极93供应正电压且所述正电压超过阀值时，在栅极93下方在与栅氧化物膜91接触的阱区4的部分处形成反转层，由此将n+区5和漂移层3相互电连接。因此，将电子从n+区5注入到漂移层3中。因此，通过缓冲层2将空穴从碳化硅衬底1供应至漂移层3。结果，使IGBT 100进入导通状态，由此导致漂移层3中的传导度调制而降低发射极接触电极92与集电极96之间的电阻。在这种状态中，电流流动。另一方面，当向栅极93施加的正电压等于或小于阀值时，不形成反转层。因此，在漂移层3与阱区4之间保持了反向偏压状态。结果，使IGBT 100进入断开状态，结果是没有电流流动。
在IGBT 100中，基础层10可由单晶碳化硅制成。此外，SiC层20优选具有比基础层10更小的微管密度。此外，在IGBT 100中，SiC层20优选具有比基础层10更小的贯通螺旋位错密度。此外，在IGBT100中，SiC层20优选具有比基础层10更小的贯通边缘位错密度。此外，在IGBT 100中，SiC层20优选具有比基础层10更小的基底面位错密度。此外，在IGBT 100中，SiC层20优选具有比基础层10更小的复合位错密度。此外，在IGBT 100中，SiC层20优选具有比基础层10更小的堆叠缺陷密度。此外，在IGBT 100中，SiC层20优选具有比基础层10更小的点缺陷密度。
由此，与基础层10相比，SiC层20具有下降的缺陷密度如微管密度、贯通螺旋位错密度、贯通边缘位错密度、基底面位错密度、复合位错密度、堆叠缺陷密度和点缺陷密度。这种SiC层20使得可在SiC层20上形成高品质有源层7。
此外，在IGBT 100中，SiC层20可具有1×1018cm-3以下的p型杂质浓度。因此，能够更可靠地抑制在SiC层20中产生诸如微管、堆叠缺陷和位错的缺陷。
此外，在IGBT 100中，基础层10由单晶碳化硅制成，且SiC层20的X射线摇摆曲线的半宽度可以小于基础层10的X射线摇摆曲线的半宽度。
因此，将具有预定均一形状和尺寸并具有比较低的结晶度的单晶碳化硅用作碳化硅衬底1的基础层10，同时将具有高结晶度且不具有期望形状等的单晶碳化硅有效地用作SiC层20。结果，能够降低IGBT100的制造成本。
此外，在IGBT 100的碳化硅衬底1中，与基础层10相反的SiC层20的主面20A相对于{0001}面的偏离角优选不小于50°且不大于65°。在利用外延生长和杂质的离子注入来形成有源层7的情况中，这抑制了在有源层7与栅氧化物膜91的界面附近形成界面状态，由此降低了IGBT 100的导通电阻。所述界面附近充当沟道区。
此外，在IGBT 100的碳化硅衬底1中，与基础层10相反的SiC层20的主面20A具有相对于<1-100>方向形成5°以下的角的偏离取向。
所述<1-100>方向是碳化硅衬底中的代表性偏离取向。将由制造衬底的方法中切片工艺的变化而造成的偏离取向的变化调整为5°以下，这使得可以容易地在碳化硅衬底1上形成外延生长层(有源层7)。
此外，在IGBT 100的碳化硅衬底1中，与基础层10相反的SiC层20的主面20A相对于<1-100>方向上的{03-38}面的偏离角不小于-3°且不大于5°。因此，在使用碳化硅衬底1制造IGBT 100的情况中，能够进一步提高沟道迁移率。
此外，在IGBT 100的碳化硅衬底1中，与基础层10相反的SiC层20的主面20A可具有相对于<11-20>方向形成5°以下的角的偏离取向。
<11-20>是碳化硅衬底中的代表性偏离取向，与<1-100>方向一样。将由制造衬底的方法中的切片工艺的变化所造成的偏离取向的变化调整为±5°，这使得可容易地在SiC层20上形成外延生长层(有源层7)。
此处，在构成IGBT 100的碳化硅衬底1中，在基础层10中所包含的杂质可与SiC层20中所包含的杂质不同。以这种方式，能够得到包含根据预期使用目的适当含有杂质的碳化硅衬底1的IGBT 100。
下面参考图3～图6，对用于制造实施方案1中的IGBT 100的一种例示性方法进行描述。参考图3，在制造本实施方案中的IGBT 100的方法中，首先实施准备碳化硅衬底的步骤以作为步骤(S110)。在该步骤(S110)中，参考图4，准备了碳化硅衬底1，其包含：由单晶碳化硅制成并具有p型导电性的基础层10；和由单晶碳化硅制成、设置在基础层10上并具有p型导电性的SiC层20。基础层10具有超过1×1018cm-3的p型杂质浓度。在该步骤(S110)中准备的碳化硅衬底1中，可使用下列基础层10以代替完全由单晶碳化硅形成的基础层10。即，所使用的基础层10包含：由单晶碳化硅制成并包含面对SiC层20的主面10A的单晶层10B、以及由多晶碳化硅、无定形碳化硅或碳化硅烧结体制成的另一个区10C。此外，可使用完全由多晶碳化硅、无定形碳化硅或碳化硅烧结体制成的基础层10来代替完全由单晶碳化硅制成的基础层10。下面将对用于制造碳化硅衬底1的方法进行说明。
然后，作为步骤(S120)，实施外延生长步骤。在该步骤(S120)中，参考图4，利用外延生长在碳化硅衬底1的一个主面上/上方依次形成各自由碳化硅制成并具有n型导电性的缓冲层2和漂移层3。
然后，作为步骤(S130)，实施离子注入步骤。在该步骤(S130)中，参考图4和图5，首先实施离子注入以形成阱区4。具体地，例如将Al(铝)离子引入到漂移层3中，由此形成阱区4。然后，实施离子注入以形成n+区5。具体地，例如将P(磷)离子注入到阱区4中，由此在阱区4内形成n+区5。此外，实施离子注入以形成p+区6。具体地，例如，将Al离子注入到阱区4内，由此在阱区4内形成p+区6。例如，可以使用在漂移层3的主面上形成、由二氧化硅(SiO2)制成并在用于离子注入的期望位置处具有开口的掩模层来注入离子。
然后，作为步骤(S140)，实施活化退火步骤。在该步骤(S140)中，例如，通过在惰性气体气氛如氩中加热至1700℃并持续30分钟来实施热处理。因此，对在上述步骤(S130)中注入的杂质进行活化。
然后，作为步骤(S150)，实施形成氧化物膜的步骤。在该步骤(S150)中，参考图5和图6，例如，通过在氧气氛中加热至1300℃并持续60分钟来实施热处理，由此形成氧化物膜91(栅氧化物膜)。
然后，作为步骤(S160)，实施形成电极的步骤。参考图1，在该步骤(S160)中，例如将CVD法用于形成由在其中添加杂质而使其成为导体的多晶硅制成的栅极93，然后，使用例如CVD法在主面3A上形成由作为绝缘体的SiO2制成的层间绝缘膜94以包围栅极93。然后，例如，利用蒸发法形成镍(Ni)膜并对其进行加热以使其硅化，由此形成发射极接触电极92和集电极96。然后，例如，使用蒸发法，形成由作为导体的Al制成的发射极导线95以包围主面3A上方的层间绝缘膜94并延伸至n+区5和发射极接触电极92的上方和上面的位置。利用上述程序，完成了本实施方案中的IGBT 100。
在步骤(S110)中采用基础层10且所述基础层10包含由单晶碳化硅制成并包含面对SiC层20的主面10A的单晶层10B且包含由多晶碳化硅、无定形碳化硅、或碳化硅烧结体制成的另一个区10C的情况中，可实施除去另一个区10C的步骤。以这种方式，能够得到包含由单晶碳化硅制成的基础层10的IGBT 100(参见图1)。同时，可不实施上述除去区域10C的步骤。在这种情况下，在图1中所示的IGBT 1中在基础层10的与SiC层20相反的主面(即作为图1中的基础层10中的下层)上形成由多晶碳化硅、无定形碳化硅或碳化硅烧结体制成的非单晶层(对应于上述区域10C)。只要其电阻率低，则这种非单晶层不会对IGBT100的特性产生巨大影响。因此，当使用这种制造工艺时，可以在不对其特性产生任何巨大影响的条件下降低IGBT 100的制造成本。
在这种情况下，SiC层20的X射线摇摆曲线的半宽度可优选小于单晶层10B的X射线摇摆曲线的半宽度。照这样，提供了与基础层10的单晶层10B相比，具有这种更小X射线摇摆曲线的半宽度即具有更高结晶度的SiC层20，由此使得可在其上形成高品质有源层7。
此外，SiC层20可优选具有比单晶层10B更小的微管密度。此外，SiC层20可具有比单晶层10B更小的位错密度。此外，SiC层20可具有比单晶层10B更小的贯通螺旋位错密度。此外，SiC层20可具有比单晶层10B更小的贯通边缘位错密度。此外，SiC层20可具有比单晶层10B更小的基础面位错密度。此外，SiC层20可具有比单晶层10B更小的复合位错密度。此外，SiC层20可具有比单晶层10B更小的堆叠缺陷密度。此外，SiC层20可具有比单晶层10B更小的点缺陷密度。
由此，与基础层10的单晶层10B相比，SiC层20具有下降的缺陷密度如微管密度、贯通螺旋位错密度、贯通边缘位错密度、基底面位错密度、复合位错密度、堆叠缺陷密度和点缺陷密度。这使得可得到包含高品质有源层7的IGBT 100。
下面对作为上述步骤(S110)而实施的准备碳化硅衬底的步骤进行描述。参考图7，在制造本实施方案中的碳化硅衬底中，首先，作为步骤(S10)，实施准备衬底的步骤。在该步骤(S10)中，参考图2，准备各自由单晶碳化硅形成并具有p型导电性的基础衬底10和SiC衬底20。
SiC衬底20具有主面20A，所述主面20A将成为会通过这种制造方法获得的碳化硅衬底1的主面。因此，在这种情况下，根据主面20A的期望面取向而选择SiC衬底20的主面20A的面取向。此处，例如，准备具有与{03-38}面对应的主面的SiC衬底20。同时，将具有大于例如1×1018cm-3的p型杂质浓度的衬底用作基础衬底10。此外，将具有小于例如1×1018cm-3的p型杂质浓度的衬底用作SiC衬底20。此处，通过对通过例如在晶体生长期间供应作为杂质的Al的固体材料或气态材料(TMA；三甲基铝)而得到的原料晶体进行切片，能够制造包含p型杂质的基础衬底10和SiC衬底20的每一个，其中通过以例如改进的Lely法为基础的升华和重结晶来实现所述晶体生长。
然后，实施使衬底平滑的步骤以作为步骤(S20)。步骤(S20)不是必要步骤，但是当在步骤(S10)中准备的基础衬底10和/或SiC衬底20的平坦性不足时，能够实施所述步骤(S20)。具体地，例如，对基础衬底10和/或SiC衬底20的主面进行研磨。
同时，可省略步骤(S20)，即，可实施步骤(S30)而不对将相互接触的基础衬底10和SiC衬底20的主面进行研磨。这降低了碳化硅衬底1的制造成本。此外，为了除去在基础衬底10和SiC衬底20的制造时通过切片而形成的表面附近的损伤层，通过例如进行蚀刻以代替步骤(S20)或者在步骤(S20)之后可实施除去损伤层的步骤，然后可实施下述步骤(S30)。
然后，实施堆叠步骤以作为步骤(S30)。在该步骤(S30)中，参考图2，对基础衬底10和SiC衬底20进行相互堆叠以使其主面10A、20B相互接触，由此制造堆叠衬底。
然后，作为步骤(S40)，实施连接步骤。在该步骤(S40)中，通过对堆叠的衬底进行加热以落在例如等于或高于碳化硅的升华温度的温度范围内，将基础衬底10和SiC衬底20相互连接。以这种方式，参考图2，完成了包含基础层10和SiC层20的碳化硅衬底1。此外，通过加热至等于或大于所述升华温度的温度，即使在不实施步骤(S20)且实施步骤(S30)而不对将相互接触的基础衬底10和SiC衬底20的主面进行研磨的情况中，仍能够将基础衬底10和SiC衬底20相互连接。应注意，在该步骤(S40)中，可以在通过对大气进行减压而获得的气氛中对堆叠的衬底进行加热。这降低了碳化硅衬底1的制造成本。
此外，在步骤(S40)中用于堆叠的衬底的加热温度优选为不小于1800℃且不超过2500℃。如果所述加热温度低于1800℃，则对基础衬底10和SiC衬底20进行连接要花费长时间，这导致制造碳化硅衬底1的效率下降。另一方面，如果所述加热温度超过2500℃，则基础衬底10和SiC衬底20的表面变得粗糙，这可能导致在要制造的碳化硅衬底1中产生多种晶体缺陷。为了提高制造效率并同时抑制在碳化硅衬底1中产生缺陷，将在步骤(S40)中用于堆叠的衬底的加热温度设定为不小于1900℃且不大于2100℃。此外，在该步骤(S40)中，可在高于10-1Pa且低于104Pa的压力下对堆叠的衬底进行加热。这可以使用简单的设备而完成上述连接，并可以提供用于在比较短的时间内完成连接的气氛，由此实现碳化硅衬底1的制造成本的下降。此外，在步骤(S40)中在加热时的气氛可以为惰性气体气氛。在气氛为惰性气体气氛的情况中，所述惰性气体气氛优选含有选自氩、氦和氮中的至少一种。
此外，在制造本实施方案中的IGBT 100的方法中，使用由此得到的碳化硅衬底1制造IGBT 100。
实施方案2
下面对本发明的另一个实施方案即实施方案2进行说明。参考图8，实施方案2中的IGBT 100具有与参考图1和图2所述的实施方案1的IGBT 100基本相同的结构并提供了与其基本相同的效果。然而，实施方案2的IGBT 100中的碳化硅衬底1与实施方案1的不同之处在于，SiC层20含有n型杂质并因此具有n型导电性。因此，在本实施方案的IGBT 100的运行中，基础层10发挥了与实施方案1的碳化硅衬底类似的功能，且SiC层20发挥了与实施方案1的漂移层3的一部分类似的功能。换言之，SiC层20充当有源层7的一部分。此外，除了在步骤(S10)中准备的SiC衬底20具有n型导电性之外，以与实施方案1中相同的方式能够制造IGBT 100。
实施方案3
作为实施方案3，下面参考图9～图12对制造构成本发明IGBT的碳化硅衬底的另一种方法进行说明。以与实施方案1中基本相同的方式实施了制造实施方案3中的碳化硅衬底的方法。然而，在形成基础衬底10的工艺方面，制造实施方案3中的碳化硅衬底的方法与实施方案1不同。
参考图9，首先实施准备衬底的步骤以作为在制造实施方案3中的碳化硅衬底的方法的步骤(S10)。在步骤(S10)中，参考图10，与实施方案1中同样地准备SiC衬底20，并准备由碳化硅制成的材料衬底11。材料衬底11可由单晶碳化硅、多晶碳化硅或多孔碳化硅制成，或可以为碳化硅的烧结体。此外，能够使用由碳化硅制成的材料粉末来代替材料衬底11。
此处，能够以下列方式制造由多晶碳化硅制成的材料衬底。首先，在低压CVD(化学气相沉积)法中，供应充当碳源的烃气体(甲烷、丙烷、乙炔等)和各自充当硅源的硅烷气体、四氯化硅等以在加热至约1300℃～1600℃的碳基材料上形成多晶碳化硅。在这种情况下，供应作为杂质的Al的原料(例如TMA)。根据由此得到的多晶碳化硅，得到了上述材料衬底。
此外，通过对含有预定量作为杂质的Al的材料粉末进行烧结，能够制造由碳化硅的烧结体形成的基础衬底。
然后，作为步骤(S50)，实施接近设置(closely arranging)步骤。在该步骤(S50)中，参考图10，通过相互面对面布置的第一加热器81和第二加热器82而分别保持SiC衬底20和材料衬底11。此处，认为SiC衬底20与材料衬底11之间间隔的合适值与用于在下述步骤(S60)中进行加热时得到的升华气体的平均自由行程相关。具体地，能够将SiC衬底20与材料衬底11之间间隔的平均值设定为小于用于在下述步骤(S60)中进行加热时得到的升华气体的平均自由行程。例如，严格地，用于原子和分子的平均自由行程取决于在1Pa压力和2000℃温度下的原子半径和分子半径，但是为约几cm至几十cm。因此，实际上，优选将所述间隔设定为几cm以下。更具体地，以使得其主面11A、20B在其间的间隔不小于1μm且不大于1cm的条件下相互面对的方式，相互接近地设置SiC衬底20和材料衬底11。当将间隔的平均值设定为1cm以下时，在下述步骤(S60)中形成的基础层10的膜厚度分布能够进一步下降。此外，当间隔的平均值为1mm以下时，生长层30的膜厚度的分布能够进一步下降。同时，在间隔的平均值为1μm以上时，能够确保用于升华碳化硅的足够空间。应注意，这种升华气体是通过对固体碳化硅进行升华而形成的气体，且包含例如Si、Si2C和SiC2。
然后，作为步骤(S60)，实施升华步骤。在该步骤(S60)中，通过第一加热器81将SiC衬底20加热至预定衬底温度。此外，通过第二加热器82将材料衬底11加热至预定材料温度。在这种情况下，对材料衬底11进行加热以达到材料温度，由此使得SiC从材料衬底11的表面升华。另一方面，将衬底温度设定为低于材料温度。具体地，例如将衬底温度设定为比材料温度低不小于1℃且不大于100℃。所述衬底温度优选为1800℃以上且2500℃以下。因此，如图11中所示，以气体形式从材料衬底11升华的SiC到达SiC衬底20的表面并因此在其上凝固，由此形成基础层10。在保持这种状态的同时，如图12中所示，使得构成材料衬底11的所有SiC升华并转移到SiC衬底20的表面上。因此，完成步骤(S60)，由此完成图2中所示的碳化硅衬底1。
实施方案4
下面对本发明的还另一个实施方案即实施方案4进行说明。实施方案4中的IGBT具有与实施方案1中基本相同的结构。然而，在制造方法方面，实施方案4中的IGBT与实施方案1不同。
具体地，在作为用于制造实施方案4中的IGBT的方法中的步骤(S110)而实施的准备碳化硅衬底的步骤中，准备了结构与实施方案1中不同的碳化硅衬底。参考图13，在实施方案4中准备的碳化硅衬底1中，当以平面图观察时多个SiC层20并排设置。换言之，沿基础层10的主面10A设置多个SiC层20。更具体地，以使得相邻的SiC层20相互接触的方式，在基础层10上以矩阵的形式设置多个SiC层20。因此，本实施方案的碳化硅衬底1能够作为具有高品质SiC层20和大直径的衬底来应用。利用这种碳化硅衬底1使得可有效地实施IGBT的制造工艺。此外，参考图13，相邻的SiC层20各自具有基本垂直于SiC层20的主面20A的端面20C。以这种方式，能够容易地制造本实施方案的碳化硅衬底1。此处，例如，当端面20C与主面20A形成不小于85°且不大于95°的角时，能够确定，端面20C与主面20A基本上相互垂直。应注意，以与实施方案1或实施方案3中相似的方式按如下能够制造实施方案4中的碳化硅衬底1。即，在实施方案1的步骤(S30)中，当以平面图进行观察时，将各自具有基本垂直于其主面20A的端面20C的多个SiC衬底20并排设置(参见图2)。或者，在实施方案3的步骤(S50)中，在第一加热器81上并排设置并保持各自具有基本垂直于其主面20A的端面20C的多个SiC衬底20(参见图10)。
此外，在制造本实施方案中的IGBT 100的方法中，使用由此得到的碳化硅衬底1制造IGBT 100。此处，通过在图13中所示的碳化硅衬底1的SiC层20上形成有源层7等，制造了在平面图中观察时并排设置的多个IGBT 100。在这种情况下，以使得不跨过相邻的SiC层20之间的边界区域延伸的方式制造了各个IGBT 100。
实施方案5
下面对本发明的还另一个实施方案即实施方案5进行说明。实施方案5中的IGBT 100具有与实施方案1中的IGBT 100基本相同的结构并提供了与其基本相同的效果。然而，在碳化硅衬底1的结构方面，实施方案5中的IGBT 100与实施方案1中不同。
即，参考图14，在实施方案5中的碳化硅衬底1中，将无定形SiC层40布置在基础层10与SiC层20之间以作为由无定形SiC制成的中间层。然后，通过这种无定形SiC层40将基础层10与SiC层20相互连接。由此存在的无定形SiC层40有助于制造其中布置了SiC层20并同时防止基础层10中的缺陷向其传播的碳化硅衬底。
下面对制造实施方案5中的碳化硅衬底1的方法进行说明。参考图5，在制造实施方案5中的碳化硅衬底1的方法中，以与实施方案1中相同的方式实施准备衬底的步骤以作为步骤(S10)，从而准备基础衬底10和SiC衬底20。
然后，实施形成Si层的步骤以作为步骤(S11)。在该步骤(S11)中，例如在步骤(S10)中准备的基础衬底10的一个主面上形成具有约100nm厚度的Si层。例如使用溅射法能够形成这种Si层。
然后，实施堆叠步骤以作为步骤(S30)。在该步骤(S30)中，在步骤(S11)中形成的Si层上放置在步骤(S10)中准备的SiC衬底20。以这种方式，得到了如下堆叠衬底，其中在基础衬底10上方设置SiC衬底20，同时在其间插入Si层。
然后，作为步骤(S70)，实施加热步骤。在该步骤(S70)中，例如在氢气和丙烷气体的混合气体气氛中在1×103Pa的压力下于约1500℃下对步骤(S30)中制造的堆叠衬底加热3小时。因此，向Si层供应主要从基础衬底10和SiC衬底20扩散的碳，由此形成如图14中所示的无定形SiC层40。以这种方式，能够制造其中布置SiC层20并同时防止基础层10中的缺陷向其传播的碳化硅衬底1。
实施方案6
下面对本发明的还另一个实施方案即实施方案6进行说明。实施方案6中的IGBT 100具有与实施方案1中的IGBT 100基本相同的结构并提供了与其基本相同的效果。然而，在碳化硅衬底1的结构方面，实施方案6中的IGBT 100与实施方案1中不同。
具体地，参考图16，实施方案6中的碳化硅衬底1与实施方案1的碳化硅衬底1的不同之处在于，在基础层10与SiC层20之间形成欧姆接触层50。欧姆接触层50充当中间层并通过对金属层的至少一部分进行切片而形成。然后，通过这种欧姆接触层50将基础层10和SiC层20相互连接。由此存在的欧姆接触层50有助于制造其中布置了SiC层20并同时防止基础层10中的缺陷向其传播的碳化硅衬底1。
下面对制造实施方案6中的碳化硅衬底1的方法进行说明。参考图17，在制造实施方案6中的碳化硅衬底1的方法中，以与实施方案1中相同的方式实施准备衬底的步骤以作为步骤(S10)，从而准备基础衬底10和SiC衬底20。
然后，实施形成金属膜的步骤以作为步骤(S12)。在该步骤(S12)中，通过例如在步骤(S10)中准备的基础衬底10的一个主面上沉积金属而形成金属膜。这种金属膜含有例如通过加热而形成硅化物的金属，具体地为镍、钼、钛、铝和钨中的至少一种。
然后，实施堆叠步骤以作为步骤(S30)。在该步骤(S30)中，在步骤(S12)中形成的金属膜上放置在步骤(S10)中准备的SiC衬底20。以这种方式，得到了如下堆叠衬底，其中在基础衬底10的上方设置SiC衬底20，同时在其间插入金属膜。
然后，作为步骤(S70)，实施加热步骤。在该步骤(S70)中，例如在惰性气体气氛如氩中在约1000℃下对步骤(S30)中制造的堆叠衬底进行加热。以这种方式，对金属膜的至少一部分(与基础衬底10接触的区域和与SiC衬底20接触的区域)进行切片，由此形成欧姆接触层50，其与基础层10和SiC层20形成欧姆接触。因此，能够容易地制造其中布置SiC层20并同时防止基础层10中的缺陷向其传播的碳化硅衬底1。
实施方案7
下面对本发明的还另一个实施方案即实施方案7进行说明。实施方案7中的IGBT 100具有与实施方案1中的IGBT 100基本相同的结构并提供了与其基本相同的效果。然而，在碳化硅衬底1的结构方面，实施方案7中的IGBT 100与实施方案1中不同。
具体地，参考图18，实施方案7中的碳化硅衬底1与实施方案1中的不同之处在于，在基础层10与SiC层20之间形成碳层60以作为中间层。然后，通过这种碳层60将基础层10和SiC层20相互连接。由此存在的碳层60有助于制造其中布置了SiC层20并同时防止基础层10中的缺陷向其传播的碳化硅衬底1。
下面对制造实施方案7中的碳化硅衬底1的方法进行说明。参考图19，以与实施方案1中相同的方式实施步骤(S10)，然后根据需要以与实施方案1中相同的方式实施步骤(S20)。
然后，作为步骤(S25)，实施施用胶粘剂的步骤。在该步骤(S25)中，参考图20，例如向基础衬底10的主面施用碳胶粘剂，由此形成前体层61。所述碳胶粘剂能够由例如树脂、石墨粒子和溶剂形成。此处，可使用的例示性树脂为通过加热而形成为非石墨化碳的树脂如酚醛树脂。可使用的例示性溶剂为苯酚、甲醛、乙醇等。此外，优选以不小于10mg/cm2且不大于40mg/cm2的量，更优选不小于20mg/cm2且不大于30mg/cm2的量施用碳胶粘剂。此外，所施用的碳胶粘剂优选具有不超过100μm、更优选不超过50μm的厚度。
然后，实施堆叠步骤以作为步骤(S30)。在该步骤(S30)中，参考图20，在基础衬底10的主面上并以与其接触的方式形成的前体层61上并以与所述前体层61接触的方式放置SiC衬底20，由此制造堆叠衬底。
然后，作为步骤(S80)，实施预焙烧步骤。在该步骤(S80)中，对堆叠衬底进行加热，由此从构成前体层61的碳胶粘剂中除去溶剂组分。具体地，例如当在其厚度方向上对堆叠衬底施加负荷时，对堆叠衬底逐渐加热以落在超过溶剂组分的沸点的温度范围内。优选地，在使用夹具等将基础衬底10和SiC衬底20相互压靠在一起的条件下实施这种加热。此外，通过尽可能地实施预焙烧(加热)，对胶粘剂进行脱气以提高胶粘强度。
然后，作为步骤(S90)，实施烧成步骤。在该步骤(S90)中，将具有在步骤(S80)中受热并因此预焙烧的前体层61的堆叠衬底加热至高温，优选不小于900℃且不高于1100℃的温度如1000℃并持续优选不小于10分钟且不超过10小时如1小时，由此对前体层61进行烧成。在烧成时所使用的气氛能够为惰性气体气氛如氩。所述气氛的压力能够为例如大气压。以这种方式，将前体层61形成为由碳制成的碳层60。结果，参考图18，得到了实施方案7的碳化硅衬底1，其中通过碳层60将基础衬底(基础层10)和SiC衬底(SiC层)20相互连接。
应注意，在碳化硅衬底1中，构成SiC层20的碳化硅的晶体结构优选为六方晶系，更优选4H-SiC。此外，基础层10和SiC层20(以及在设置多个SiC层20的情况中的相邻SiC层20)优选由具有相同晶体结构的碳化硅单晶制成。以这种方式，通过将相同晶体结构的碳化硅单晶用于基础层10和SiC层20，其间的物理性质如热膨胀系数变得相同，由此在制造碳化硅衬底1和使用碳化硅衬底1制造IGBT的工艺中防止了碳化硅衬底1的翘曲、基础层10和SiC层20的分离、或多个SiC层20的分离。
此外，分别构成SiC层20和基础层10(以及在设置多个SiC层20的情况中的相邻SiC层20)的碳化硅单晶优选具有形成小于1°的角、更优选小于0.1°的角的c轴。此外，优选的是，其各种碳化硅单晶的c面在所述面中不会相互旋转。
此外，用于制造IGBT的碳化硅衬底1的基础层(基础衬底)10优选具有2英寸以上、更优选6英寸以上的直径。此外，碳化硅衬底1优选具有不小于200μm且不大于1000μm、更优选不小于300μm且不大于700μm的厚度。此外，SiC层20优选具有50mΩcm以下、更优选20mΩcm以下的电阻率。
实施例
实施例1
下面对实施例1进行描述。进行计算以对降低构成本发明IGBT的各种碳化硅衬底的电阻的效果进行评价。具体地，计算如下内容：与上述实施方案1对应的碳化硅衬底1的衬底电阻(基础层10和SiC层20各自电阻的总和)，所述碳化硅衬底1包含具有200μm厚度并具有1×1020cm-3的p型杂质密度的基础层10和具有200μm的厚度并具有1×1018cm-3的p型杂质密度的SiC层20(实施例A)；和与上述实施方案2对应的基础层10的电阻(衬底电阻)，所述基础层10具有400μm的厚度并具有1×1020cm-3的p型杂质密度(实施例B)。为了比较，还计算了与构成常规IGBT的碳化硅衬底相对应的碳化硅衬底的电阻(衬底电阻)，所述碳化硅衬底具有400μm的厚度并具有1×1018cm-3的p型杂质密度(比较例A)。以下列方式进行了计算。
在p型4H-SiC中，在杂质浓度(密度)和迁移率之间确立了图21中所示的关系。此外，通过下式能够确定各衬底的电阻R。将计算结果示于表1中。
[式1]
Figure BDA0000107569630000271
表1
Figure BDA0000107569630000272
如表1中所示，与常规方式的比较例A相比，与实施方案1相对应的实施例A的衬底电阻可以下降约36％。此外，与常规方式的比较例A相比，与实施方案2相对应的实施例B的衬底电阻可以下降约77％。由此确认，与常规方式相比，根据本发明的IGBT，能够大大降低其衬底电阻。
实施例2
下面对实施例2进行说明。进行计算以对降低本发明的IGBT中的集电极(背面电极)与碳化硅衬底之间的接触电阻的效果进行评价。此处，为了降低电极与碳化硅衬底之间的接触电阻并获得其间的欧姆接触，预期了下列两种方法，其中所述电极为金属且所述碳化硅衬底为p型半导体：
(1)使用具有大功函Φ的金属以降低肖特基(Schottky)势垒；和
(2)提高半导体中的杂质密度以获得小的损耗层宽度，由此获得薄的肖特基势垒。
然而，实际上，难以使用方法(1)。使用方法(2)以提高隧道电流，由此获得欧姆接触是有效的。下面对关于电极和基础层之间的接触电阻的计算结果进行说明，假定本发明的IGBT使用包含具有高杂质浓度的基础层的碳化硅衬底。
关于接触电阻Rc，确立了下式：
[式2]
Rc＝(dJ/dV)-1Ω·cm2
Rc∝exp(Φb/Nd 1/2)
Rc＝exp[(4m1/2εs×Φbn)/(Nd 1/2×h)]
Rc∝exp(Φbn/Nd 1/2)
即，接触电阻Rc与Φbn/Nd 1/2成指数依赖关系。通过提高杂质浓度(杂质密度)Nd，能够降低接触电阻Rc。具体地，计算了如下内容：在与本发明的IGBT对应的一种方式中，衬底(基础层)与电极之间的接触电阻，所述衬底(基础层)具有1×1020cm-3的p型杂质浓度(实施例C)；在与常规IGBT中对应的一种方式中，衬底与电极之间的接触电阻，所述衬底具有1×1018cm-3的p型杂质浓度(比较例B)。应注意，各电极能够由金属如Al(铝)制成。将计算结果示于表2中。
表2
Figure BDA0000107569630000281
参考表2，与常规IGBT相对应的比较例B中的接触电阻相比，与本发明IGBT相对应的实施例C中的接触电阻下降了约70％。由此，根据本发明的IGBT，能够明显降低衬底与电极(背面电极)之间的接触电阻。一般地，为了降低接触电阻，通常在形成电极之后实施热处理，但根据本发明的IGBT，可省略所述热处理或者能够大大降低通常为约1000℃的热处理温度。
本文中所公开的实施方案和实施例在任何方面都是例示性和非限制性的。本发明的范围由权利要求书的项限定而不是由上述实施方案限定，且本发明的范围旨在包含在与权利要求书的项等价的范围和含义内的所有变化。
工业实用性
本发明的IGBT可有利地适用于需要使得可降低导通电阻的垂直型IGBT。
附图标记
1：碳化硅衬底；2：缓冲层；3：漂移层；3A：主面；4：阱区；5：n+区；6：p+区；7：有源层；10：基础层(基础衬底)；10A：主面；10B：单晶层；11：材料衬底；11A：主面；20：SiC层(SiC衬底)；20A、20B：主面；20C：端面；40：无定形SiC层；50：欧姆接触层；60：碳层；61：前体层；81：第一加热器；82：第二加热器；91：氧化物膜(栅氧化物膜)；92：发射极接触电极；93：栅极；94：层间绝缘膜；95：发射极导线；96：集电极；100：IGBT。

Claims (15)

1.一种绝缘栅双极晶体管(100)，其包含：
碳化硅衬底(1)；
由单晶碳化硅制成的、布置在所述碳化硅衬底(1)的一个主面上并具有n型导电性的漂移层(3)；
具有p型导电性并以包含与所述碳化硅衬底(1)相反的所述漂移层(3)的第一主面(3A)的方式布置的阱区(4)；
具有n型导电性并以包含所述阱区(4)内的所述第一主面(3A)的方式布置的发射区(5)；
以与所述发射区(5)接触的方式布置在所述第一主面(3A)上的发射电极(92)；
由绝缘体形成并以与所述阱区(4)接触的方式布置在所述第一主面(3A)上的绝缘膜(91)；
布置在所述绝缘膜(91)上的栅极(93)；以及
布置在所述碳化硅衬底(1)的另一个主面上的集电极(96)，
其中所述碳化硅衬底(1)包含：
由碳化硅制成并具有p型导电性的基础层(10)；和
由单晶碳化硅制成并布置在所述基础层(10)上的SiC层(20)，
所述基础层(10)具有超过1×1018cm-3的p型杂质浓度。
2.如权利要求1所述的绝缘栅双极晶体管(100)，其中所述基础层(10)含有铝作为在其中引入的杂质。
3.如权利要求1所述的绝缘栅双极晶体管(100)，其中所述SiC层(20)具有p型导电性，并具有不超过1×1018cm-3的杂质浓度。
4.如权利要求1所述的绝缘栅双极晶体管(100)，其中所述SiC层(20)具有与所述基础层(10)相反且相对于{0001}面的偏离角不小于50°且不大于65°的主面(20A)。
5.如权利要求4所述的绝缘栅双极晶体管(100)，其中与所述基础层(10)相反的所述SiC层(20)的所述主面(20A)的偏离取向相对于<1-100>方向形成不大于5°的角。
6.如权利要求5所述的绝缘栅双极晶体管(100)，其中与所述基础层(10)相反的所述SiC层(20)的所述主面(20A)相对于<1-100>方向上的{03-38}面的偏离角不小于-3°且不大于5°。
7.如权利要求4所述的绝缘栅双极晶体管(100)，其中与所述基础层(10)相反的所述SiC层(20)的所述主面(20A)的偏离取向相对于<11-20>方向形成不大于5°的角。
8.如权利要求1所述的绝缘栅双极晶体管(100)，其中：
所述碳化硅衬底(1)还包含布置在所述基础层(10)与所述SiC层(20)之间并由导体或半导体制成的中间层(40、50、60)，以及
所述中间层(40、50、60)将所述基础层(10)与所述SiC层(20)相互连接。
9.如权利要求8所述的绝缘栅双极晶体管(100)，其中所述中间层(50)由金属制成。
10.如权利要求8所述的绝缘栅双极晶体管(100)，其中所述中间层由碳(60)制成。
11.如权利要求8所述的绝缘栅双极晶体管(100)，其中所述中间层由无定形碳化硅(40)制成。
12.如权利要求1所述的绝缘栅双极晶体管(100)，其中：
所述基础层(10)由单晶碳化硅制成；以及
所述SiC层(20)的X射线摇摆曲线的半宽度比所述基础层(10)的X射线摇摆曲线的半宽度小。
13.如权利要求1所述的绝缘栅双极晶体管(100)，其中：
所述基础层(10)由单晶碳化硅制成；以及
所述SiC层(20)的微管密度比所述基础层(10)的微管密度低。
14.如权利要求1所述的绝缘栅双极晶体管(100)，其中：
所述基础层(10)由单晶碳化硅制成；以及
所述SiC层(20)的位错密度比所述基础层(10)的位错密度低。
15.如权利要求1所述的绝缘栅双极晶体管(100)，其中所述基础层(10)包含由单晶碳化硅制成并包含面对所述SiC层(20)的主面(10A)的单晶层(10B)。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855206A (zh) * 2014-02-18 2014-06-11 宁波达新半导体有限公司 绝缘栅双极晶体管及其制造方法
CN104916707A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置及其制造方法
CN105074886A (zh) * 2013-03-08 2015-11-18 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN109478569A (zh) * 2016-07-21 2019-03-15 三菱电机株式会社 碳化硅半导体装置以及碳化硅半导体装置的制造方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG183740A1 (en) * 2009-02-20 2012-09-27 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
WO2010131573A1 (ja) 2009-05-11 2010-11-18 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ
KR20120090764A (ko) * 2009-11-13 2012-08-17 스미토모덴키고교가부시키가이샤 반도체 기판의 제조 방법
US8435866B2 (en) * 2010-02-05 2013-05-07 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide substrate
JP2011246315A (ja) * 2010-05-28 2011-12-08 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
JP5447206B2 (ja) * 2010-06-15 2014-03-19 住友電気工業株式会社 炭化珪素単結晶の製造方法および炭化珪素基板
DE112011105073T5 (de) * 2011-03-22 2013-12-24 Sumitomo Electric Industries, Ltd. Siliziumkarbidsubstrat
JP2012201543A (ja) * 2011-03-25 2012-10-22 Sumitomo Electric Ind Ltd 炭化珪素基板
JP2013018693A (ja) * 2011-06-16 2013-01-31 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
JP6011340B2 (ja) 2011-08-05 2016-10-19 住友電気工業株式会社 基板、半導体装置およびこれらの製造方法
WO2013073216A1 (ja) * 2011-11-14 2013-05-23 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
KR101984698B1 (ko) * 2012-01-11 2019-05-31 삼성전자주식회사 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
JP6119100B2 (ja) * 2012-02-01 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置
TWI456737B (zh) * 2012-03-05 2014-10-11 Richtek Technology Corp 垂直式半導體元件及其製造方法
CN103325747A (zh) * 2012-03-19 2013-09-25 立锜科技股份有限公司 垂直式半导体元件及其制造方法
JP5884585B2 (ja) * 2012-03-21 2016-03-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9466552B2 (en) * 2012-03-30 2016-10-11 Richtek Technology Corporation Vertical semiconductor device having a non-conductive substrate and a gallium nitride layer
KR101386119B1 (ko) * 2012-07-26 2014-04-21 한국전기연구원 ＳｉＣ ＭＯＳＦＥＴ의 오믹 접합 형성방법
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP6119564B2 (ja) 2013-11-08 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6356428B2 (ja) * 2014-02-17 2018-07-11 株式会社東芝 半導体装置およびその製造方法
JP6180978B2 (ja) * 2014-03-20 2017-08-16 株式会社東芝 半導体装置およびその製造方法
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
US10229830B2 (en) * 2014-10-14 2019-03-12 Mitsubishi Electric Corporation Method of manufacturing silicon carbide epitaxial wafer
CN104465721B (zh) * 2014-12-05 2019-05-14 国家电网公司 一种碳化硅外延材料及其制备方法
JP2017059600A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
WO2017090285A1 (ja) * 2015-11-24 2017-06-01 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN105679647B (zh) * 2015-12-31 2018-06-29 清华大学 具有原子级平整表面的衬底的制备方法
JP6703915B2 (ja) * 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
KR101866869B1 (ko) 2016-08-18 2018-06-14 주식회사 티씨케이 SiC 소재 및 SiC 복합 소재
WO2018142668A1 (ja) * 2017-01-31 2018-08-09 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
DE112017006965T5 (de) * 2017-01-31 2019-10-17 Sumitomo Electric Industries, Ltd. Epitaktisches Siliziumcarbidsubstrat und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung
JP6883745B2 (ja) * 2017-03-24 2021-06-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
CN110419111B (zh) * 2018-01-16 2023-08-15 艾鲍尔半导体 自对准且稳健的绝缘栅双极晶体管器件
CN111602250B (zh) * 2018-02-07 2023-08-11 艾鲍尔半导体 具有用于场截止和反向传导的三维背侧结构的igbt器件
KR102649978B1 (ko) 2018-05-03 2024-03-22 엘지전자 주식회사 정수기의 제어 방법
EP3666935B1 (en) * 2018-10-16 2024-05-22 Sicc Co., Ltd. High-purity silicon carbide single crystal substrate and preparation method therefor
JP7143769B2 (ja) * 2019-01-10 2022-09-29 三菱電機株式会社 炭化珪素半導体基板の製造方法及び炭化珪素半導体装置の製造方法
JP7410478B2 (ja) * 2019-07-11 2024-01-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN113711335A (zh) * 2019-11-14 2021-11-26 华为数字能源技术有限公司 半导体衬底及其制造方法、半导体器件
CN113981537A (zh) * 2020-07-27 2022-01-28 环球晶圆股份有限公司 碳化硅晶种及其制造方法、碳化硅晶体的制造方法
TWI831512B (zh) * 2022-12-09 2024-02-01 鴻揚半導體股份有限公司 半導體裝置和其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107041A1 (en) * 2001-12-11 2003-06-12 Nissan Motor Co., Ltd. Silicon carbide semiconductor device and its manufacturing method
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
US20040171204A1 (en) * 2001-03-15 2004-09-02 Slater David B. Low temperature formation of backside ohmic contacts for vertical devices
WO2006114999A1 (ja) * 2005-04-18 2006-11-02 Kyoto University 化合物半導体装置及び化合物半導体製造方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637276B2 (ja) * 1988-01-18 1994-05-18 株式会社豊田自動織機製作所 上下移動機構付プッシャー装置
JP2846986B2 (ja) 1991-10-30 1999-01-13 三菱マテリアル株式会社 半導体ウェーハの製造方法
JPH0748198A (ja) * 1993-08-05 1995-02-21 Sumitomo Electric Ind Ltd ダイヤモンドの合成法
JPH10223835A (ja) * 1997-02-05 1998-08-21 Hitachi Ltd 半導体装置とその製造方法
JP2961522B2 (ja) * 1997-06-11 1999-10-12 日本ピラー工業株式会社 半導体電子素子用基板およびその製造方法
CN1231003A (zh) * 1997-06-27 1999-10-06 日本皮拉工业株式会社 单晶SiC及其制造方法
JP3254559B2 (ja) * 1997-07-04 2002-02-12 日本ピラー工業株式会社 単結晶ＳｉＣおよびその製造方法
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
JP2939615B2 (ja) * 1998-02-04 1999-08-25 日本ピラー工業株式会社 単結晶ＳｉＣ及びその製造方法
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
JP2002015619A (ja) 2000-06-29 2002-01-18 Kyocera Corp 導電性材及びそれを用いた耐プラズマ部材及び半導体製造用装置
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
JP4802380B2 (ja) * 2001-03-19 2011-10-26 株式会社デンソー 半導体基板の製造方法
DE10247017B4 (de) * 2001-10-12 2009-06-10 Denso Corp., Kariya-shi SiC-Einkristall, Verfahren zur Herstellung eines SiC-Einkristalls, SiC-Wafer mit einem Epitaxiefilm und Verfahren zur Herstellung eines SiC-Wafers, der einen Epitaxiefilm aufweist
FR2834123B1 (fr) * 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US8080826B1 (en) * 2002-02-14 2011-12-20 Rf Micro Devices, Inc. High performance active and passive structures based on silicon material bonded to silicon carbide
US20040144301A1 (en) * 2003-01-24 2004-07-29 Neudeck Philip G. Method for growth of bulk crystals by vapor phase epitaxy
EP1522611B1 (en) * 2003-01-28 2012-03-07 Sumitomo Electric Industries, Ltd. Diamond composite substrate
JP4730097B2 (ja) 2003-06-13 2011-07-20 住友電気工業株式会社 電界効果トランジスタ
JP4238357B2 (ja) 2003-08-19 2009-03-18 独立行政法人産業技術総合研究所 炭化珪素エピタキシャルウエハ、同ウエハの製造方法及び同ウエハ上に作製された半導体装置
JP4219800B2 (ja) 2003-12-22 2009-02-04 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法
CN100533663C (zh) * 2004-03-18 2009-08-26 克里公司 减少堆垛层错成核位置的光刻方法和具有减少的堆垛层错位置的结构
JP4874527B2 (ja) 2004-04-01 2012-02-15 トヨタ自動車株式会社 炭化珪素半導体基板及びその製造方法
JP4442366B2 (ja) 2004-08-27 2010-03-31 住友電気工業株式会社 エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
JP4733485B2 (ja) * 2004-09-24 2011-07-27 昭和電工株式会社 炭化珪素単結晶成長用種結晶の製造方法、炭化珪素単結晶成長用種結晶、炭化珪素単結晶の製造方法、および炭化珪素単結晶
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
JP2006228961A (ja) * 2005-02-17 2006-08-31 Toyota Central Res & Dev Lab Inc 半導体装置
JP4775102B2 (ja) * 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
JP2008004726A (ja) * 2006-06-22 2008-01-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP4916247B2 (ja) * 2006-08-08 2012-04-11 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
CN100438083C (zh) * 2006-12-23 2008-11-26 厦门大学 δ掺杂4H-SiC PIN结构紫外光电探测器及其制备方法
JP4748067B2 (ja) 2007-01-15 2011-08-17 株式会社デンソー 炭化珪素単結晶の製造方法および製造装置
JP2008226997A (ja) * 2007-03-09 2008-09-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2008235776A (ja) 2007-03-23 2008-10-02 Sumco Corp 貼り合わせウェーハの製造方法
US7772098B2 (en) 2007-03-29 2010-08-10 Panasonic Corporation Method for manufacturing semiconductor device
WO2008120469A1 (ja) * 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
FR2914488B1 (fr) * 2007-03-30 2010-08-27 Soitec Silicon On Insulator Substrat chauffage dope
JP2008280207A (ja) 2007-05-10 2008-11-20 Matsushita Electric Ind Co Ltd ＳｉＣ単結晶基板の製造方法
JP2009117533A (ja) 2007-11-05 2009-05-28 Shin Etsu Chem Co Ltd 炭化珪素基板の製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5504597B2 (ja) * 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP2010184833A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
JPWO2010131571A1 (ja) 2009-05-11 2012-11-01 住友電気工業株式会社 半導体装置
WO2010131573A1 (ja) 2009-05-11 2010-11-18 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ
EP2482307A1 (en) 2009-09-24 2012-08-01 Sumitomo Electric Industries, Ltd. Silicon carbide ingot, silicon carbide substrate, methods for manufacturing the ingot and the substrate, crucible, and semiconductor substrate
US20110221039A1 (en) * 2010-03-12 2011-09-15 Sinmat, Inc. Defect capping for reduced defect density epitaxial articles
JP2011233638A (ja) * 2010-04-26 2011-11-17 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
JP2011243848A (ja) * 2010-05-20 2011-12-01 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
JP2011256053A (ja) * 2010-06-04 2011-12-22 Sumitomo Electric Ind Ltd 複合基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734461B1 (en) * 1999-09-07 2004-05-11 Sixon Inc. SiC wafer, SiC semiconductor device, and production method of SiC wafer
US20040171204A1 (en) * 2001-03-15 2004-09-02 Slater David B. Low temperature formation of backside ohmic contacts for vertical devices
US20030107041A1 (en) * 2001-12-11 2003-06-12 Nissan Motor Co., Ltd. Silicon carbide semiconductor device and its manufacturing method
WO2006114999A1 (ja) * 2005-04-18 2006-11-02 Kyoto University 化合物半導体装置及び化合物半導体製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105074886A (zh) * 2013-03-08 2015-11-18 住友电气工业株式会社 碳化硅半导体器件及其制造方法
US9728607B2 (en) 2013-03-08 2017-08-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
CN103855206A (zh) * 2014-02-18 2014-06-11 宁波达新半导体有限公司 绝缘栅双极晶体管及其制造方法
CN104916707A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置及其制造方法
CN109478569A (zh) * 2016-07-21 2019-03-15 三菱电机株式会社 碳化硅半导体装置以及碳化硅半导体装置的制造方法

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TW201104861A (en) 2011-02-01
CN102160143A (zh) 2011-08-17
EP2432002A1 (en) 2012-03-21
JP5477380B2 (ja) 2014-04-23
CN102160143B (zh) 2013-05-29
US8168515B2 (en) 2012-05-01
EP2432001A4 (en) 2012-11-21
KR20120024526A (ko) 2012-03-14
EP2432022A1 (en) 2012-03-21
CA2761430A1 (en) 2010-11-18
CA2761246A1 (en) 2010-11-18

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