CN102741973A - 碳化硅衬底 - Google Patents

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Abstract

公开了一种碳化硅衬底(1)，其即使在由除了碳化硅之外的材料制成的不同类型材料层的情况下也实现抑制翘曲，该碳化硅衬底(1)包括：由碳化硅制成的基础层(10)；以及当在平面视图中看时并排地布置在基础层(10)上并且每个均由单晶碳化硅制成的多个SiC层(20)。间隙(60)形成在相邻的SiC层(20)的端表面(20B)之间。

Description

碳化硅衬底
技术领域
本发明涉及一种碳化硅衬底，更具体地涉及一种实现抑制在制造半导体器件的工艺中发生的翘曲的碳化硅衬底。
背景技术
近年来，为了实现高击穿电压、低损耗以及半导体器件在高温环境下的利用，已经开始采用碳化硅(SiC)作为用于半导体器件的材料。碳化硅是宽带隙半导体，其带隙大于传统上广泛用作用于半导体器件的材料的硅的带隙。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、减小的导通电阻等等。此外，因此有利的是，采用碳化硅作为其材料的半导体器件的特性甚至在高温环境下也比采用硅作为其材料的半导体器件的特性劣化更少。
采用碳化硅作为其材料的这样的半导体器件能够通过在碳化硅衬底上形成有源层、电极等等来制作。制造这样的半导体器件的工艺包括利用步进机等等的曝光步骤。在该曝光步骤中，如果碳化硅衬底有翘曲，则通过诸如真空吸盘的方法来减少翘曲以防止曝光失败。
然而，当碳化硅衬底的翘曲较大时，不能够使用诸如上述真空吸盘的固定方法来充分地减少翘曲。因此，不利的是，发生曝光失败。为了解决该问题，已经进行了研究以减少碳化硅衬底的翘曲。已经提出了各种减少翘曲的方法(例如，参见美国专利申请公开No.2006/0225645(专利文献1))。
引用列表
专利文献
PTL 1：美国专利申请公开No.2006/0225645
发明内容
技术问题
根据上述专利文献1，将碳化硅衬底的翘曲等等减少到低水平。然而，制造半导体器件的工艺包括在碳化硅衬底上形成由除了碳化硅之外的材料制成的层(以下称为“不同类型材料层”)的步骤。不利的是，当在碳化硅衬底上形成这样的不同类型材料层时，包括专利文献1的碳化硅衬底的传统的碳化硅衬底将会有大的翘曲。
鉴于此，本发明的目的在于提供一种即使当在碳化硅衬底上形成不同类型材料层时也实现抑制翘曲的碳化硅衬底。
解决问题的技术方案
根据本发明的碳化硅衬底包括：基础层，其由碳化硅制成；以及多个SiC层，其当在平面视图中看时并排地(side by side)布置在基础层上并且每个SiC层由单晶碳化硅制成。间隙形成在相邻的SiC层之间。
本发明人已经研究了用于当在衬底上形成不同类型材料层时减少碳化硅衬底的翘曲的方法。因此，本发明人已经发现：在由单晶碳化硅制成并且并排地布置在由碳化硅制成的基础层上的多个SiC层上，即使形成不同类型材料层时也能够减少翘曲。具体地，能够通过在SiC层之间形成间隙以提供缓冲效果来减少翘曲。因此，根据本发明的碳化硅衬底，即使当在该碳化硅衬底上形成不同类型材料层时也能够抑制翘曲。
在碳化硅衬底中，间隙可以具有等于或者小于1mm的宽度。在制造半导体器件的工艺中，需要在完成半导体器件之前利用某种材料填充间隙。如果间隙具有超过1mm的宽度，则变得难以在制造半导体器件的工艺中填充该间隙。因此，间隙优选地等于或者小于1mm。
在碳化硅衬底中，间隙能够具有等于或小于碳化硅衬底的厚度的2/3的深度。如果间隙的深度超过衬底的厚度的2/3，则基础层的硬度变得不足，这使得难以处理碳化硅衬底。因此，优选的是，间隙的深度等于或者小于碳化硅衬底的厚度的2/3。
在碳化硅衬底中，可以形成多个间隙。因此，间隙提供了更大的缓冲效果，从而更可靠地抑制翘曲。
在碳化硅衬底中，多个间隙可以包括延伸而没有彼此交叉的至少一对间隙。在该情况中，该一对间隙之间的间隔优选地为5mm或更大。
在碳化硅衬底中，有源层、电极等等形成在由单晶碳化硅制成的SiC层上，从而制作了在平面视图中看时并排布置的半导体器件。因此，如果间隙之间的间隔太小，则难以高效地制作半导体器件。为了解决该问题，在间隙之间的间隔被设定为5mm或更大的情况下，能够提供下述碳化硅衬底，利用该碳化硅衬底能够高效地制作半导体器件。
在碳化硅衬底中，多个间隙可以包括彼此交叉的至少一对间隙。因此，能够提供能够在多个方向上减少翘曲的碳化硅衬底。
在碳化硅衬底中，多个间隙可以形成为当在平面视图中看时以格子的形式彼此交叉。以该方式，SiC层能够高效地设置在基础层上。结果，能够提供下述碳化硅衬底，利用该碳化硅衬底能够高效地制作半导体器件。
在碳化硅衬底中，基础层可以具有大于每个SiC层的杂质密度的杂质密度。如上所述，在碳化硅衬底中，有源层等等形成在SiC层上，从而制作半导体器件。因此，即使在由于基础层的杂质密度增加而使得基础层中的缺陷密度等等增加时，也没有直接地影响半导体器件的特性。同时，随着基础层的杂质密度的增加，基础层中的电阻率能够减小。因此，电阻率在碳化硅衬底的厚度方向上减小。结果，能够提供适合于制作垂直型半导体器件的碳化硅衬底，该垂直型半导体器件中电流在碳化硅衬底的厚度方向上流动。
在碳化硅衬底中，基础层可以具有等于或者大于1×1018atm/cm3的杂质密度。因此，电阻率在碳化硅衬底的厚度方向上减小，从而提供了适合于制作垂直型半导体器件的碳化硅衬底。为了进一步减小碳化硅衬底的厚度方向上的电阻率，基础层的杂质密度可以被设定为1×1020atm/cm3或更大。
在碳化硅衬底中，SiC层中的每一个可以具有下述主表面，其与基础层相反并且具有相对于{0001}面不小于50°并且不大于65°的偏离角。
通过在<0001>方向上生长六角晶系的单晶碳化硅，能够高效地制作高质量的单晶。从在<0001>方向上生长的这样的碳化硅单晶，能够高效地获得具有对应于{0001}面的主表面的碳化硅衬底。同时，通过使用具有这样的主表面的碳化硅衬底，其具有相对于{0001}面取向不小于50°并且不大于65°的偏离角，可以制造具有高性能的半导体器件。
具体地，例如，通常在制作MOSFET(金属氧化物半导体场效应晶体管；金属氧化物膜-半导体场效应晶体管)中使用的碳化硅衬底的主表面具有相对于{0001}面取向的大约8°的偏离角。外延生长层形成在该主表面上并且氧化物膜、电极等等形成在该外延生长层上，从而获得MOSFET。在该MOSFET中，沟道区域形成在包括外延生长层和氧化物膜之间的界面的区域中。然而，在具有这样的结构的MOSFET中，由于衬底的主表面具有相对于{0001}面取向的大约8°的偏离角，使得多种界面态形成在外延生长层和氧化物膜之间的界面附近，即形成在其中形成沟道区域的位置。这阻碍了载流子的运动，因此减少了沟道迁移率。
为了解决该问题，在碳化硅衬底中，使SiC层的与基础层相反的主表面具有相对于{0001}面不小于50°并且不大于65°的偏离角，从而减少了界面态的形成。以该方式，能够制作允许减小导通电阻的MOSFET。
在碳化硅衬底中，SiC层中的每一个的与基础层相反的主表面可以具有形成相对于<1-100>方向的5°或更小的角度的偏离取向。
该<1-100>方向是碳化硅衬底中的代表的偏离取向。使由衬底制造工艺的划片工艺中的变化导致的偏离取向的变化为5°或更小，这允许在碳化硅衬底上容易地形成外延生长层。
在碳化硅衬底中，SiC层中的每一个的与基础层相反的主表面可以具有在<1-100>方向上相对于{03-38}面不小于-3°并且不大于5°的偏离角。
因此，在使用该碳化硅衬底制作MOSFET的情况下能够进一步提高沟道迁移率。这里，将偏离角设定为相对于{03-38}面取向不小于-3°并且不大于+5°是基于下述事实：作为研究沟道迁移率和偏离角之间的关系的结果，在该设定范围内获得特别高的沟道迁移率。
此外，“在<1-100>方向上相对于{03-38}面的偏离角”是指通过上述主表面的法线到由<1-100>方向和<0001>方向限定的平面的正交投影与{03-38}面的法线形成的角度。正值的符号对应于正交投影接近与<1-100>方向平行的情况，而负值的符号对应于正交投影接近与<0001>方向平行的情况。
应注意的是，主表面优选地具有基本上{03-38}的面取向，并且主表面更优选地具有{03-38}的面取向。这里，表述“主表面具有基本上{03-38}的面取向”意在涵盖衬底的主表面的面取向包括在偏离角的范围内，从而在考虑衬底的加工精度的情况下能够将面取向基本上视为{03-38}。在该情况下，偏离角的范围例如为相对于{03-38}的±2°的偏离角的范围。因此，能够进一步提高上述沟道迁移率。
在碳化硅衬底中，SiC层中的每一个的与基础层相反的主表面可以具有形成相对于<11-20>方向的5°或更小的角度的偏离取向。
<11-20>是碳化硅衬底中的代表的偏离取向，与<1-100>方向一样。使由于衬底制造工艺的划片工艺中的变化导致的偏离取向的变化为±5°，这允许在SiC衬底上容易地形成外延生长层。
在碳化硅衬底中，SiC层中的每一个的与基础层相反的主表面可以被抛光。这允许在SiC层中的每一个的与基础层相反的主表面上形成高质量外延生长层。结果，例如能够制造包括高质量外延生长层作为有源层的半导体器件。即，通过采用这样的结构，能够获得下述碳化硅衬底，其允许制造包括形成在SiC层上的外延层的高质量半导体器件。
发明的有利效果
如从以上描述能够看到的，根据本发明的碳化硅衬底，能够提供一种即使当在碳化硅衬底上形成不同类型材料层时也实现抑制翘曲的碳化硅衬底。
附图说明
图1是示出碳化硅衬底的结构的示意性横截面图。
图2是示出碳化硅衬底的结构的示意性平面图。
图3是示意性地示出用于制造碳化硅衬底的方法的流程图。
图4是示意性地示出用于制造第二实施例中的碳化硅衬底的方法的流程图。
图5是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图6是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图7是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图8是示出第三实施例中的碳化硅衬底的结构的示意性横截面图。
图9是示意性地示出用于制造第三实施例中的碳化硅衬底的方法的流程图。
图10是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图11是示出第四实施例中的碳化硅衬底的结构的示意性横截面图。
图12是示意性地示出用于制造第四实施例中的碳化硅衬底的方法的流程图。
图13是用于示出用于制造碳化硅衬底的方法的示意性横截面图。
图14是示出垂直型MOSFET的结构的示意性横截面图。
图15是示意性地示出用于制造垂直型MOSFET的方法的流程图。
图16是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
图17是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
图18是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
图19是用于示出用于制造垂直型MOSFET的方法的示意性横截面图。
图20是用于示出翘曲(SORI)的定义的示意图。
具体实施方式
以下参考附图描述本发明的实施例。应注意的是，在以下提及的附图中，相同或对应的部分将被给予相同的附图标记并且不进行重复的描述。
(第一实施例)
首先，将参考图1和图2描述本发明的一个实施例，即第一实施例。图1对应于沿着图2中的线I-I截取的横截面图。参考图1和图2，本实施例中的碳化硅衬底1包括：基础层10，其由碳化硅制成；以及多个SiC层20，当在平面视图中看时，其并排布置在基础层10上并且由单晶碳化硅制成。换言之，多个SiC层20被沿着基础层10的主表面10A布置。在相邻SiC层20的端表面20B之间形成间隙60。
在本实施例的碳化硅衬底1中，间隙60因此形成在SiC层20之间。因此，即使当不同类型材料层形成在SiC层20上时，间隙60提供缓冲效果以减少翘曲。结果，碳化硅衬底1变为即使当其上形成不同类型材料层时也实现抑制翘曲的碳化硅衬底。此外，为了获得通过形成间隙60来抑制翘曲的更可靠的效果，参考图2，优选的是，形成间隙60以当在平面视图中看时从碳化硅衬底1的端部跨过碳化硅衬底1延伸到其另一端部。
这里，间隙60具有可以选择为任何值的宽度。然而，通过将间隙60的宽度设定为1mm或更小，能够在间隙60需要在半导体器件的完成之前被填充有某种材料的情况下容易地填充间隙60。此外，间隙60优选地具有等于或者小于100μm的宽度，更优选地，具有等于或者小于10μm的宽度。
此外，间隙60具有可以被选择为任何值的深度。然而，通过将间隙60的深度设定为不大于碳化硅衬底1的厚度的2/3，基础层10能够具有足够的硬度。因此，能够容易地处理碳化硅衬底1。
此外，可以提供一个间隙60，但是优选的是形成多个间隙60。这样形成的间隙60提供更大的缓冲效果，从而更可靠地抑制碳化硅衬底1的翘曲。
此外，在形成多个间隙60的情况下，可以适当地布置间隙60，但是间隙60可以包括延伸而没有彼此交叉的至少一对间隙60。在该情况下，该一对间隙60之间的间隔优选地等于或大于5mm。以该方式，在使用碳化硅衬底1制造半导体器件时，防止了由于间隙60的形成而导致半导体器件的制造效率的降低。
此外，在形成多个间隙60的情况下，多个间隙60优选地包括彼此交叉的至少一对间隙60。因此，能够减少多个方向上的翘曲。在该情况下，使该一对间隙60当在平面视图中看时从碳化硅衬底1的一端跨过碳化硅衬底1延伸到另一端，从而能够更可靠地减少翘曲。
此外，在形成多个间隙60的情况下，多个间隙60优选地形成为当在平面视图中看时以格子的形式彼此交叉，如图1和图2中所示。这允许SiC层20高效地布置在基础层10上，从而提高了使用碳化硅衬底1制作半导体器件的效率。
此外，在碳化硅衬底1中，可以取决于碳化硅衬底1的使用目的等来适当地选择基础层10和SiC层20中的每一个中的杂质密度的值。例如，基础层10可以具有大于SiC层20的杂质密度的杂质密度。以该方式，能够在使用碳化硅衬底1来制作垂直型半导体器件的情况下减少半导体器件的导通电阻，该垂直型半导体器件中电流在碳化硅衬底1的厚度方向上流动。更具体地，基础层10可以具有1×1018atm/cm3或更大的杂质密度，并且可以具有1×1020atm/cm3或更大的杂质密度。
此外，在上述碳化硅衬底1中，SiC层20中的每一个的与基础层10相反的主表面20A可以具有相对于{0001}面不小于50°并且不大于65°的偏离角。通过使用这样的碳化硅衬底1制作MOSFET，能够在沟道区域中减少界面态的形成，从而获得减少了导通电阻的MOSFET。同时，为了有利于制造，SiC层20的主表面20A可以对应于{0001}面。
此外，SiC层20的主表面20A的偏离取向可以形成相对于<1-100>方向的5°或更小的角度。<1-100>方向是碳化硅衬底中的代表的偏离取向。使由衬底制造工艺的划片工艺中的变化导致的偏离取向的变化为5°或更小，这允许在碳化硅衬底1上容易地形成外延生长层。
此外，在碳化硅衬底1中，SiC层20的主表面20A优选地具有在<1-100>方向上相对于{03-38}面不小于-3°并且不大于5°的偏离角。因此，在使用碳化硅衬底1制作MOSFET的情况下，能够进一步提高沟道迁移率。
此外，在碳化硅衬底1中，SiC层20的主表面20A的偏离取向可以形成相对于<11-20>方向的5°或更小的角度。
<11-20>也是碳化硅衬底中的代表的偏离取向。使由衬底制造工艺的划片工艺中的变化导致的偏离取向的变化为±5°，这允许在碳化硅衬底1上容易地形成外延生长层。
此外，在本实施例的碳化硅衬底1中，SiC层20的主表面20A优选地被抛光。这允许在主表面20A上形成高质量外延生长层。结果，可以制造例如包括作为有源层的高质量外延生长层的半导体器件。即，通过采用这样的结构，能够获得下述碳化硅衬底1，其允许制造包括形成在SiC层20上的外延层的高质量半导体器件。
下面描述用于制造上述碳化硅衬底1的示例性方法。参考图3，在用于制造本实施例中的碳化硅衬底的方法中，首先，作为步骤(S10)，执行衬底制备步骤。在该步骤(S10)中，参考图1和图2，制备基础衬底10和SiC衬底20，二者都由单晶碳化硅制成。SiC衬底20中的每一个具有主表面，该主表面将是通过该制造方法将获得的SiC层20的主表面20A(参见图1)。因此，在该情况下，根据主表面20A的期望的面取向来选择SiC衬底20的主表面的面取向。这里，例如，制备每个具有对应于{03-38}面的主表面的SiC衬底20。同时，采用具有大于例如2×1019cm-3的杂质密度的衬底作为基础衬底10。同时，对于SiC衬底20中的每一个，采用杂质密度小于基础衬底10的杂质密度的衬底。
接下来，当需要时执行衬底平滑步骤作为步骤(S20)。在该步骤(S20)中，通过例如抛光来平滑基础衬底10的主表面和SiC衬底20的各主表面(连接表面)。将在下述步骤(S30)中使得主表面彼此接触。该步骤(S20)不是必要步骤，但是如果执行该步骤，则在彼此面对的基础衬底10和SiC衬底20之间提供具有均匀尺寸的间隙。因此，在下述步骤(S40)中，在连接表面处的反应(连接)中提高了均匀性。这允许基础衬底10和SiC衬底20彼此更可靠地连接。
同时，可以省略步骤(S20)，即可以在不抛光将被彼此接触的基础衬底10和SiC衬底20的主表面的情况下执行步骤(S30)。这减少了碳化硅衬底1的制造成本。此外，为了移除在制作基础衬底10和SiC衬底20时由划片形成的表面中的损坏的层，可以通过例如蚀刻以代替步骤(S20)或者在步骤(S20)之后执行蚀刻来执行移除损坏层的步骤，并且然后可以执行下面描述的步骤(S30)。
接下来，执行堆叠步骤作为步骤(S30)。在该步骤(S30)中，将多个SiC衬底20放置在基础衬底10的主表面10A上并且与该主表面10A接触，从而制作堆叠衬底。在该情况下，当在平面视图中看时，多个SiC衬底20被并排布置，并且在相邻SiC衬底20的端表面20B之间形成间隙60，如图1和图2中所示。更具体地，多个SiC衬底20被以矩阵的形式布置在基础层10上，从而在相邻的SiC层20之间形成间隙60。
接下来，执行连接步骤作为步骤(S40)。在步骤(S40)中，通过加热堆叠衬底将基础衬底10和SiC衬底20中的每一个彼此连接。利用以上工艺，能够容易地制造第一实施例的碳化硅衬底1，其包括作为基础层10的基础衬底10并且包括作为SiC层20的连接到基础层10的多个SiC衬底20，其中在相邻的SiC层20之间形成间隙60。
这里，在步骤(S40)中，优选的是，将堆叠衬底加热到落入等于或者高于碳化硅的升华温度的温度的范围内。这允许更可靠地将基础衬底10和SiC衬底20彼此连接。特别地，在堆叠衬底中的基础衬底10和SiC衬底20之间形成100μm或更小的间隙的情况下，能够通过SiC的升华实现均匀的连接。此外，通过加热到等于或大于升华温度的温度，即使在不执行步骤(S20)并且没有抛光将被彼此接触的基础衬底10和SiC衬底20的主表面而执行步骤(S30)的情况下也能够容易地将基础衬底10和SiC衬底20彼此连接。应注意的是，在该步骤(S40)，可以在通过减少大气空气的压力而获得的气氛中对堆叠衬底进行加热。这减少了碳化硅衬底1的制造成本。
此外，步骤(S40)中用于堆叠衬底的加热温度优选地不小于1800℃并且不大于2500℃。如果加热温度低于1800℃，则会花费很长时间来连接基础衬底10和SiC衬底20，这导致制造碳化硅衬底1的效率降低。另一方面，如果加热温度超过2500℃，则基础衬底10和SiC衬底20的表面会变得粗糙，这会导致在将制作的碳化硅衬底1中产生多种晶体缺陷。此外，在步骤(S40)中，加热期间的气氛中的压力被设定为不小于10-5Pa并且不大于106Pa。因此，能够使用简单的装置来实现连接。此外，可以在高于10-1Pa并且低于104Pa的压力下对堆叠衬底进行加热。这能够使用更简单的装置来完成上述连接，并且在相对短时间内提供用于完成连接的气氛，从而实现减少碳化硅衬底1的制造成本。此外，步骤(S40)中进行加热时的气氛可以是惰性气体气氛。在气氛为惰性气体气氛的情况下，惰性气体气氛优选地包含从由氩、氦和氮组成的组选择的至少一种。
此外，本实施例中用于制造碳化硅衬底的上述方法可以进一步包括抛光堆叠衬底中SiC衬底20的主表面的步骤，该主表面对应于SiC衬底20的与基础衬底10相反的主表面20A。因此，制造了碳化硅衬底1，其中SiC层20的与基础层10相反的主表面20A已经被抛光。这里，可以在将基础衬底10和SiC衬底20彼此连接之前或者之后执行抛光的步骤，只要抛光的步骤是在步骤(S10)之后执行的。
(第二实施例)
下面描述本发明的另一实施例，即第二实施例。参考图1，第二实施例中的碳化硅衬底1基本上具有与第一实施例中的碳化硅衬底1相同的结构并且基本上提供了相同的效果。然而，第二实施例中的碳化硅衬底1在制造方法上与第一实施例的碳化硅衬底1不同。
参考图4，在用于制造第二实施例中的碳化硅衬底1的方法中，首先执行衬底制备步骤作为步骤(S10)。在步骤(S10)中，与第一实施例一样制备SiC衬底，并且制备由碳化硅制成的材料衬底。
接下来，参考图4，执行靠近布置步骤作为步骤(S31)。在该步骤(S31)中，参考图5，通过设置为彼此面对的第一加热器81和第二加热器82保持多个SiC衬底20和材料衬底11。在该情况下，SiC衬底20和材料衬底11被布置为使得它们的主表面被设置为彼此靠近并且彼此面对，并且其间的间隔不小于1μm并且不大于1cm，例如为大约1mm。这里，SiC衬底20和材料衬底11之间的间隔的适当的值被认为与在下述步骤(S41)中加热时获得的升华气体的平均自由程相关联。具体地，每个SiC衬底20和材料衬底11之间的间隔的平均值可以被设定为小于在下述步骤(S41)中加热时获得的升华气体的平均自由程。例如，严格地讲，在1Pa的压力和2000℃的温度下，原子和分子的平均自由程取决于原子半径和分子半径，但是近似为几厘米至几十厘米。因此，理想地，间隔被优选地设定为几厘米或更小。更具体地，SiC衬底20和材料衬底11被布置为彼此靠近，从而它们的主表面彼此面对并且其间的间隔不小于1μm并且不大于1cm。在间隔的平均值为1cm或更小时，将在下述步骤(S41)中形成的基础层10的膜厚度的分布能够进一步减小。此外，在间隔的平均值为1mm或更小的情况下，将在下述步骤(S41)中形成的基础层10的膜厚度的分布能够进一步减小。同时，在间隔的平均值为1μm或更大时，能够确保用于碳化硅的升华的充分的间隔。应注意的是，该升华气体是通过固体碳化硅的升华形成的气体，并且包括例如Si、Si2C和SiC2。此外，在SiC衬底20的端表面20B之间，形成预定宽度的间隙60。
接下来，执行升华步骤作为步骤(S41)。在该步骤(S41)中，SiC衬底20中的每一个通过第一加热器81加热到预定衬底温度。此外，材料衬底11通过第二加热器82加热到预定材料温度。在该情况下，材料衬底11被加热以达到材料温度，从而从材料衬底的表面升华SiC(碳化硅)。另一方面，衬底温度被设定为低于材料温度。具体地，例如，衬底温度被设定为比材料温度低不少于1℃并且不超过100℃。衬底温度优选地为1800℃或更大以及2500℃或更小。因此，如图6中所示，以气体形式从材料衬底11升华的SiC到达SiC衬底20的表面并且因此在其上固化，从而形成基础层10。在保持该状态的同时，如图7中所示，所有构成材料衬底11的SiC被升华并且被转移到SiC衬底20的表面上。因此，步骤(S41)完成，从而完成了图1和图2中所示的碳化硅衬底1。
(第三实施例)
下面描述本发明的又一实施例，即第三实施例。参考图8，第三实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本相同的构造并且基本上提供了相同的效果。然而，第三实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1的不同之处在于在基础层10和每个SiC层20之间提供用作中间层的非晶SiC层40。
即，在第三实施例中的碳化硅衬底1中，非晶SiC层40被设置在基础层10和SiC层20之间作为由非晶SiC制成的中间层。然后，通过该非晶SiC层40将基础层10和SiC层20彼此连接。这样存在的非晶SiC层40容易地提供碳化硅衬底1，其中当在平面视图中看时基础层10和并排布置的多个SiC层20彼此堆叠。
以下描述用于制造第三实施例中的碳化硅衬底1的方法。参考图9，在用于制造第三实施例中的碳化硅衬底1的方法中，以与在第一实施例中相同的方式执行碳化硅制备步骤作为步骤(S10)，以制备基础衬底10和多个SiC衬底20。
接下来，执行Si层形成步骤作为步骤(S22)。在该步骤(S22)，参考图10，例如，具有大约100nm的厚度的Si层41形成在于步骤(S10)中制备的基础衬底10的一个主表面10A上。例如，可以使用溅射方法来形成该Si层41。
接下来，执行堆叠步骤作为步骤(S30)。在该步骤(S30)中，当在平面视图中看时，在步骤(S10)中制备的多个SiC衬底20被并排地布置在步骤(S22)中形成的Si层41上，从而在多个SiC衬底20的端表面20B之间存在间隙60。以该方式，获得堆叠衬底，其中多个SiC衬底20被提供在基础衬底10上并且在其间插入有Si层41。
接下来，执行加热步骤作为步骤(S41)。在该步骤(S41)中，例如在氢气和丙烷气的混合气体气氛中、在1×103Pa的压力下、在大约1500℃加热在步骤(S30)中制作的堆叠衬底3个小时。因此，由于主要从基础衬底10和SiC衬底20的扩散使得向Si层41提供碳，由此形成非晶SiC层40，如图8中所示。以该方式，能够容易地制造第三实施例的碳化硅衬底1，其中基础层10通过非晶SiC层连接到SiC层20，当在平面视图中看时，SiC层20被并排地布置并且在端表面20B之间具有间隙60。
(第四实施例)
以下描述本发明的再一实施例，即第四实施例。参考图11，第四实施例中的碳化硅衬底1具有与第一实施例中的碳化硅衬底1基本上相同的构造并且基本上提供相同的效果。然而，第四实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1的不同之处在于在基础层10和每个SiC层20之间形成中间层70。
更具体地，中间层70包含碳以用作导体。这里，这里可使用的中间层70包含例如石墨颗粒和难石墨化碳。优选地，中间层70具有包括石墨颗粒和难石墨化碳的碳复合结构。
换言之，在第四实施例中的碳化硅衬底1中，包含碳并且因此用作导体的中间层70被设置在基础层10和多个SiC层20中的每一个之间，当在平面视图中看时该SiC层20被并排地布置并且相邻的端表面20B形成间隙60。此外，基础层10和SiC层20通过该中间层70彼此连接。这样存在的中间层70有利于制作其中基础层10和SiC层20彼此堆叠的碳化硅衬底1。
下面描述用于制造第四实施例中的碳化硅衬底1的方法。参考图12，在用于制造第四实施例中的碳化硅衬底1的方法中，以与在第一实施例中相同的方式执行步骤(S10)。然后，如果需要，以与第一实施例相同的方式执行步骤(S20)。
接下来，作为步骤(S23)，执行粘合剂施加步骤。在该步骤(S23)中，参考图13，例如，将碳粘合剂施加到基础衬底10的主表面10A，从而形成前体(precursor)层71。碳粘合剂能够由例如树脂、石墨颗粒和溶剂形成。这里，可使用的示例性树脂是通过加热形成为难石墨化碳的树脂，例如酚醛树脂。可使用的示例性溶剂是酚醛、甲醛、乙醇等等。此外，以不小于10mg/cm2并且不大于40mg/cm2的量施加碳粘合剂，更优选的是，以不小于20mg/cm2并且不大于30mg/cm2的量施加碳粘合剂。此外，施加的碳粘合剂优选地具有不大于100μm的厚度，并且更优选地具有不大于50μm的厚度。
接下来，执行堆叠步骤作为步骤(S30)。在该步骤(S30)中，参考图13，多个SiC衬底20以矩阵的形式放置在前体层71上并且与前体层71接触，并且在端表面20B之间形成间隙60，该前体层71形成在基础衬底10的主表面10A并且与主表面10A接触。以该方式，制作了堆叠衬底。
接下来，执行预焙步骤作为步骤(S42)。在该步骤(S42)中，加热堆叠衬底，从而从构成前体层71的碳粘合剂移除溶剂成分。具体地，例如，当将负载在堆叠衬底的厚度方向上施加到堆叠衬底的同时，堆叠衬底被逐渐加热到落入超过溶剂成分沸点的温度范围内。优选地，在使用夹具等等将基础衬底10和SiC衬底彼此压靠的情况下执行该加热。此外，通过尽可能长时间地执行该预焙(加热)，粘合剂被脱气以提高粘合强度。
接下来，执行烧结步骤作为步骤(S43)。在该步骤(S43)中，在步骤(S42)中被加热并且从而被预焙的具有前体层71的堆叠衬底被加热到高温，优选地加热到不小于900℃并且不大于1100℃、例如加热到1000℃，优选地加热不少于10分钟并且不超过10小时、例如加热1小时，从而烧结前体层71。烧结时采用的气氛可以是诸如氩的惰性气体气氛。气氛的压力能够为例如大气压。以该方式，前体层71形成为由是导体的碳制成的中间层70(参见图13和图11)。利用上述工艺，能够容易地制造第四实施例的碳化硅衬底1，其中基础层10通过中间层70连接到SiC层20，当在平面视图中看时该SiC层20被并排地布置为并且在端表面20B之间存在间隙60。
应注意的是，第三和第四实施例已经分别示出了由非晶SiC和碳制成的中间层，但是中间层不限于此。替代地，例如，可以采用由金属制成的中间层。在该情况下，优选地是，采用诸如镍的、能够通过形成硅化物与碳化硅欧姆接触的金属作为该金属。
(第五实施例)
作为第五实施例，下面描述了使用本发明的上述碳化硅衬底制作的一个示例性半导体器件。参考图14，根据本发明的半导体器件101是垂直型DiMOSFET(双注入MOSFET)，并且具有衬底102、缓冲层121、击穿电压保持层122、p区域123、n+区域124、p+区域125、氧化物膜126、源电极111、上部源电极127、栅电极110以及形成在衬底102的背侧表面上的漏电极112。具体地，由碳化硅制成的缓冲层121形成在衬底102的前侧表面上，衬底102由n型电导率的碳化硅制成。采用本发明的碳化硅衬底作为衬底102，其包括在第一至第四实施例中的每一个中描述的碳化硅衬底1。在采用第一至第四实施例中的每一个中的碳化硅衬底1的情况下，缓冲层121形成在碳化硅衬底1的每个SiC层20上。缓冲层121具有n型电导率，并且具有例如0.5μm的厚度。此外，缓冲层121中的具有n型电导率的杂质具有例如5×1017cm-3的浓度。在缓冲层121上形成击穿电压保持层122。击穿电压保持层122由n型电导率的碳化硅制成，并且具有例如10μm的厚度。此外，击穿电压保持层122包括例如5×1015cm-3的浓度的n型电导率的杂质。
击穿电压保持层122具有表面，该表面中其间具有间隔地形成p型电导率的p区域123。在p区域123中的每一个中，n+区域124形成在p区域123的表面层处。此外，在与n+区域124相邻的位置，形成p+区域125。氧化物膜126形成为在一个p区域123中的n+区域124、p区域123、位于两个p区域123之间的击穿电压保持层122的暴露部分、另一p区域123以及该另一p区域123中的n+区域124上延伸。在氧化物膜126上形成栅电极110。此外，源电极111形成在n+区域124和p+区域125上。在源电极111上，形成上部源电极127。此外，漏电极112形成在衬底102的背侧表面上，即形成在与形成有缓冲层121的前侧表面相反的表面上。
本实施例中的半导体器件101采用本发明的碳化硅衬底作为衬底102，诸如采用在第一至第四实施例中的每一个中描述的碳化硅衬底1。这里，如上所述，本发明的碳化硅衬底即使在不同类型材料层形成在碳化硅衬底上时也实现抑制翘曲。因此，半导体器件101的特性是稳定的。
以下参考图15-图19描述用于制造图14中所示的半导体器件101的方法。参考图15，首先，执行衬底制备步骤(S110)。这里制备的是例如由碳化硅制成的并且其主表面对应于(03-38)面的衬底102(参见图16)。制备了本发明的碳化硅衬底作为衬底102，其包括根据在第一至第四实施例中描述的制造方法中的每一个制造的碳化硅衬底1。
可以采用具有n型电导率并且具有0.02Ωcm的衬底电阻的衬底作为衬底102(参见图16)。
接下来，如图15中所示，执行外延层形成步骤(S120)。具体地，在衬底102的前侧表面上形成缓冲层121。缓冲层121形成在用作衬底102的碳化硅衬底1的SiC层20(参见图1、图8、图11)上。形成外延层作为缓冲层121，其例如由n型电导率的碳化硅制成并且具有0.5μm的厚度。缓冲层121具有例如5×1017cm-3的浓度的导电杂质。然后，在缓冲层121上形成击穿电压保持层122，如图16中所示。作为击穿电压保持层122，使用外延生长方法形成n型电导率的由碳化硅制成的层。击穿电压保持层122可以具有例如10μm的厚度。此外，击穿电压保持层122包括例如5×1015cm-3的浓度的n型电导率的杂质。
接下来，如图15中所示，执行注入步骤(S130)。具体地，使用通过光刻和蚀刻形成的氧化物膜作为掩膜将p型电导率的杂质注入到击穿电压保持层122中，从而形成p区域123，如图17中所示。此外，在移除这样使用的氧化物膜之后，通过光刻和蚀刻形成具有新图案的氧化物膜。使用该氧化物膜作为掩膜，将n型电导率的导电杂质注入到预定区域中以形成n+区域124。以类似的方式，注入p型电导率的导电杂质以形成p+区域125。结果，获得图17中所示的结构。
在这样的注入步骤之后，执行激活退火工艺。可以在例如采用氩气作为气氛气体，将加热温度设定在1700℃并且将加热时间设定在30分钟的条件下执行该激活退火工艺。
接下来，如图15中所示，执行栅极绝缘膜形成步骤(S140)。具体地，如图18中所示，形成氧化物膜126以覆盖击穿电压保持层122、p区域123、n+区域124以及p+区域125。作为用于形成氧化物膜126的条件，例如，可以执行干式氧化(热氧化)。可以在加热温度被设定为1200℃并且加热时间设定为30分钟的条件下执行干式氧化。
之后，执行氮退火步骤(S 150)，如图15中所示。具体地，在一氧化氮(NO)的气氛气体中执行退火工艺。用于该退火工艺的温度条件例如为：加热温度为1100℃并且加热时间为120分钟。结果，氮原子被引入到氧化物膜126与布置在氧化物膜126下面的击穿电压保持层122、p区域123、n+区域124以及p+区域125之间的界面附近中。此外，在使用一氧化氮的气氛气体的退火步骤之后，可以使用是惰性气体的氩(Ar)气执行额外的退火。具体地，使用氩气的气氛气体，可以在加热温度被设定为1100℃并且加热时间被设定为60分钟的条件下执行额外的退火。
接下来，如图15中所示，执行电极形成步骤(S160)。具体地，借助光刻方法在氧化物膜126上形成具有图案的抗蚀剂膜。使用抗蚀剂膜作为掩膜，通过蚀刻移除位于n+区域124和p+区域125上面的氧化物膜的部分。之后，诸如金属的导电膜形成在抗蚀剂膜上并且形成在与n+区域124和p+区域125接触的氧化物膜126的开口中。之后，移除抗蚀剂膜，因此移除位于抗蚀剂膜上的导电膜的部分(剥离)。这里，例如可以使用镍(Ni)作为导体。结果，如图19中所示，能够获得源电极111和漏电极112。应注意的是，在该情况下，优选地执行用于合金化的热处理。具体地，使用是惰性气体的氩(Ar)气的气氛气体，在加热温度被设定为950℃并且加热时间设定为2分钟的情况下执行热处理(合金化处理)。
之后，在源电极111上，形成上部源电极127(参见图14)。此外，漏电极112(参见图14)形成在衬底102的背侧表面上。此外，栅电极110(参见图14)形成在氧化物膜126上。以该方式，能够获得图14中所示的半导体器件101。即，通过在碳化硅衬底1的SiC层20上形成外延层和电极来制作半导体器件101。此外，在用于制造本实施例中的半导体器件101的方法中，采用了本发明的碳化硅衬底，该碳化硅衬底即使当在衬底上形成不同类型材料层时也实现抑制翘曲。因此，抑制了例如步骤(S130)中的曝光失败，因此能够以高产率制造半导体器件101。
应注意的是，在第五实施例中，示出了垂直型MOSFET作为能够使用本发明的碳化硅衬底制作的一个示例性半导体器件，但是能够制作的半导体器件不限于此。例如，可以使用本发明的碳化硅衬底制作各种类型的半导体器件，诸如JFET(结型场效应晶体管)、IGBT(绝缘栅双极型晶体管)以及肖特基势垒二极管。此外，第五实施例已经示出了通过在主表面对应于(03-38)面的碳化硅衬底上形成用作有源层的外延层来制作半导体器件的情况。然而，能够用于主表面的晶面不限于此，并且可以采用适合于该使用目的的、包括(0001)面的任何晶面用于主表面。
[示例]
下面描述本发明的示例。为了确认利用本发明的碳化硅衬底抑制翘曲的效果的实验，在本发明的碳化硅衬底上形成不同类型材料层。
具体地，如下地制作本发明的碳化硅衬底。即，根据上述第一实施例中的相同方法，将21个SiC衬底被并排地布置在基础衬底上并且连接到基础衬底。基础衬底的直径为2英寸，厚度为400μm，并且由单晶碳化硅制成。SiC衬底中的每一个由单晶碳化硅制成，具有每边为10mm的正方形平面形状，并且具有400μm的厚度。在该情况下，在相邻SiC衬底的端表面之间形成宽度不小于10μm并且不大于100μm的间隙(示例)。
同时，为了比较，根据相同方法形成具有基础衬底和具有与基础衬底相同的平面形状的SiC衬底、并且因此落在本发明的范围之外的碳化硅衬底(比较示例)。此外，在示例和比较示例中的每一个中的碳化硅衬底的SiC衬底(SiC层)上沉积厚度为3μm的W(钨)膜作为不同类型材料层。测量W膜的形成之前的碳化硅衬底中的每一个的翘曲(SORI)和形成之后的碳化硅衬底中的每一个的翘曲(SORI)。这里，参考图20，翘曲(SORI)的大小由从衬底的主表面90的最小二乘面91到衬底的主表面90的最大点92的距离值与从衬底的主表面90的最小二乘面91到最小点93的距离值之和来定义。因此，翘曲(SORI)的值始终为正值。
[表1]
 W膜的形成之前   W膜的形成之后
  示例  5μm   20μm
  比较示例  20μm   100μm
如表1中所示，与比较示例的衬底相比，示例的衬底在W膜的形成之前抑制了翘曲，并且还抑制了由于W膜的形成而导致的翘曲增加。由此，确认的是，根据本发明的碳化硅衬底，能够提供即使当在衬底上形成不同类型材料层时也实现抑制翘曲的碳化硅衬底。
本发明的碳化硅衬底能够用于制作如以上在第五实施例中描述的半导体器件。换言之，在本发明的半导体器件中，用作有源层的外延层形成在本发明的碳化硅衬底上。更具体地，本发明的半导体器件包括：本发明的碳化硅衬底；形成在碳化硅衬底上的外延层；以及形成在外延层上的电极。
这里公开的实施例和示例在任何方面都是示例性和非限制性的。本发明的范围由权利要求而不是上述实施例来限定，并且意在包括落入与权利要求等价的范围和意义内的任何修改。
工业适用性
本发明的碳化硅衬底特别有利地可应用于实现抑制在制造半导体器件的工艺中的翘曲的碳化硅衬底。
附图标记
1：碳化硅衬底；
10：基础层(基础衬底)；
10A：主表面：
11：材料衬底；
20：SiC层(SiC衬底)；
20A：主表面；
20B：端表面；
40：非晶SiC层；
41：Si层；
60：间隙；
70：中间层；
71：前体层；
81：第一加热器；
82：第二加热器；
101：半导体器件；
102：衬底；
110：栅电极；
111：源电极；
112：漏电极；
121：缓冲层；
122：击穿电压保持层；
123：p区域；
124：n+区域；
125：p+区域；
126：氧化物膜；
127：上部源电极。

Claims (14)

1.一种碳化硅衬底(1)，包括：
基础层(10)，所述基础层由碳化硅制成；以及
多个SiC层(20)，所述多个SiC层(20)当在平面视图中看时并排地布置在所述基础层(10)上并且每个SiC层(20)均由单晶碳化硅制成，
间隙(60)形成在相邻的SiC层(20)之间。
2.根据权利要求1所述的碳化硅衬底(1)，其中所述间隙(60)具有等于或者小于1mm的宽度。
3.根据权利要求1所述的碳化硅衬底(1)，其中所述间隙(60)具有等于或者小于所述碳化硅衬底(1)的厚度的2/3的深度。
4.根据权利要求1所述的碳化硅衬底(1)，其中形成多个所述间隙(60)。
5.根据权利要求4所述的碳化硅衬底，其中：
所述多个间隙(60)包括延伸而没有彼此交叉的至少一对间隙(60)，以及
所述一对间隙(60)之间的间隔为5mm或更大。
6.根据权利要求4所述的碳化硅衬底(1)，其中所述多个间隙(60)包括彼此交叉的至少一对间隙(60)。
7.根据权利要求6所述的碳化硅衬底(1)，其中所述多个间隙(60)形成为当在平面视图中看时以格子的形式彼此交叉。
8.根据权利要求1所述的碳化硅衬底(1)，其中所述基础层(10)具有大于所述SiC层(20)中的每一个的杂质密度的杂质密度。
9.根据权利要求1所述的碳化硅衬底(1)，其中所述基础层(10)具有等于或大于1×1018atm/cm3的杂质密度。
10.根据权利要求1所述的碳化硅衬底(1)，其中所述SiC层(20)中的每一个具有主表面(20A)，所述主表面(20A)与所述基础层(10)相反并且具有相对于{0001}面不小于50°并且不大于65°的偏离角。
11.根据权利要求10所述的碳化硅衬底(1)，其中所述SiC层(20)中的每一个的与所述基础层(10)相反的所述主表面(20A)具有形成相对于<1-100>方向的5°或更小的角度的偏离取向。
12.根据权利要求11所述的碳化硅衬底(1)，其中所述SiC层(20)中的每一个的与所述基础层(10)相反的所述主表面(20A)具有在<1-100>方向上相对于{03-38}面不小于-3°并且不大于5°的偏离角。
13.根据权利要求10所述的碳化硅衬底(1)，其中所述SiC层(20)中的每一个的与所述基础层(10)相反的所述主表面(20A)具有形成相对于<11-20>方向的5°或更小的角度的偏离取向。
14.根据权利要求1所述的碳化硅衬底(1)，其中所述SiC层(20)中的每一个的与所述基础层(10)相反的所述主表面(20A)被抛光。
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