KR20120112376A - 탄화규소 기판 - Google Patents

탄화규소 기판 Download PDF

Info

Publication number
KR20120112376A
KR20120112376A KR1020127007592A KR20127007592A KR20120112376A KR 20120112376 A KR20120112376 A KR 20120112376A KR 1020127007592 A KR1020127007592 A KR 1020127007592A KR 20127007592 A KR20127007592 A KR 20127007592A KR 20120112376 A KR20120112376 A KR 20120112376A
Authority
KR
South Korea
Prior art keywords
silicon carbide
substrate
layer
carbide substrate
sic
Prior art date
Application number
KR1020127007592A
Other languages
English (en)
Inventor
히로키 이노우에
신 하라다
마코토 사사키
다로 니시구치
교코 오키타
야스오 나미카와
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20120112376A publication Critical patent/KR20120112376A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Abstract

탄화규소 이외의 재료로 이루어지는 이종 재료층이 형성된 경우라도 휘어짐을 억제할 수 있는 탄화규소 기판(1)은 탄화규소로 이루어지는 베이스층(10)과, 평면적으로 봤을 때 베이스층(10) 상에 나란히 배치된 단결정 탄화규소로 이루어지는 복수의 SiC층(20)을 구비한다. 그리고, 인접해 있는 SiC층(20)의 단부면(20B)들 사이에는, 간극(60)이 형성된다.

Description

탄화규소 기판{SILICON CARBIDE SUBSTRATE}
본 발명은 탄화규소 기판에 관한 것이며, 보다 특정적으로는, 반도체 장치의 제조 프로세스에서의 휘어짐 발생을 억제할 수 있는 탄화규소 기판에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소(SiC)의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 광범위하게 사용되고 있는 규소에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는 규소를 재료로서 채용한 반도체 장치에 비해, 고온 환경 하에서 사용된 경우의 특성 저하가 작다고 하는 이점도 갖고 있다.
탄화규소를 재료로서 채용한 반도체 장치는 탄화규소 기판 상에 활성층, 전극 등을 형성함으로써 제작될 수 있다. 이러한 반도체 장치의 제조 프로세스에는, 스테퍼 등을 이용한 노광 공정이 포함된다. 그리고, 노광 공정에서는, 탄화규소 기판에 휘어짐이 있는 경우, 진공 척 등의 방법으로 휘어짐을 저감시켜, 노광 불량의 발생이 억제되고 있다.
그러나, 탄화규소 기판의 휘어짐이 큰 경우, 상기 진공 척 등의 고정 방법으로는 휘어짐을 충분히 억제할 수 없어, 노광 불량이 생긴다고 하는 문제가 있다. 이것에 대하여, 탄화규소 기판의 휘어짐의 저감에 대한 검토가 이루어져 있고, 그 대책에 대한 제안도 있다[예컨대 미국 특허 출원 공개 제2006/0225645호 명세서(특허문헌 1) 참조].
미국 특허 출원 공개 제2006/0225645호 명세서
상기 특허문헌 1에는, 탄화규소 기판의 휘어짐 등이 낮은 레벨로 저감된다고 기재되어 있다. 그러나, 반도체 장치의 제조 프로세스에서는, 탄화규소 기판 상에 탄화규소 이외의 재료로 이루어지는 층[이하, 이종(異種) 재료층이라고 함]이 형성되는 공정이 포함된다. 그리고, 상기 특허문헌 1의 탄화규소 기판을 비롯해서, 종래의 탄화규소 기판에서는, 이종 재료층이 탄화규소 기판 상에 형성된 경우, 휘어짐이 커진다고 하는 문제가 있었다.
그래서, 본 발명의 목적은 이종 재료층이 탄화규소 기판 상에 형성된 경우라도, 휘어짐을 억제할 수 있는 탄화규소 기판을 제공하는 것이다.
본 발명에 따른 탄화규소 기판은 탄화규소로 이루어지는 베이스층과, 평면적으로 봤을 때 베이스층 상에 나란히 배치된 단결정 탄화규소로 이루어지는 복수의 SiC층을 구비한다. 그리고, 인접해 있는 SiC층들 사이에는 간극이 형성된다.
본 발명자들은 탄화규소 기판에 있어서, 기판 상에 이종 재료층이 형성된 경우에서의 기판 휘어짐을 저감하는 방책에 대해서 검토하였다. 그 결과, 탄화규소로 이루어지는 베이스층 상에 단결정 탄화규소로 이루어지는 복수의 SiC 층을 나란히 배치하고, SiC층들 사이에 간극을 형성해 둠으로써, 상기 SiC층 상에 이종 재료층을 형성한 경우라도, 그 간극에 의한 완충 효과로 휘어짐을 저감할 수 있는 것을 발견하였다. 따라서, 본 발명의 탄화규소 기판에 의하면, 이종 재료층이 탄화규소 기판 상에 형성된 경우라도, 휘어짐을 억제할 수 있다.
상기 탄화규소 기판에서는, 상기 간극의 폭을 1 ㎜ 이하로 할 수 있다. 반도체 장치의 제조 프로세스에서는, 그 반도체 장치의 완성까지 상기 간극이 어떤 재료로 충전되어야 하는 경우가 있다. 그리고, 상기 간극의 폭이 1 ㎜를 초과하면, 반도체 장치의 제조 프로세스에서 간극을 충전하는 것이 어려워진다. 이 때문에 상기 간극은 1 ㎜ 이하인 것이 바람직하다.
상기 탄화규소 기판에서는, 상기 간극의 깊이를 탄화규소 기판의 두께의 2/3 이하로 할 수 있다. 간극의 깊이가 기판 두께의 2/3를 초과하면, 베이스층의 강도가 부족하여 탄화규소 기판의 취급이 어려워진다. 이 때문에, 상기 간극의 깊이는 탄화규소 기판 두께의 2/3 이하로 하는 것이 바람직하다.
상기 탄화규소 기판에서는, 복수의 상기 간극이 형성되어 있어도 좋다. 이것에 의해, 간극에 의한 완충 효과가 커져, 한층 더 확실하게 휘어짐을 억제할 수 있다.
상기 탄화규소 기판에 있어서, 상기 복수의 간극은 서로 교차하지 않고 연장되는 적어도 한 쌍의 간극을 포함하여도 좋다. 이 경우, 그 한 쌍의 간극들 사이의 간격은 5 ㎜ 이상인 것이 바람직하다.
상기 탄화규소 기판에서는, 단결정 탄화규소로 이루어지는 SiC층 상에 활성층이나 전극 등이 형성되고, 평면적으로 봤을 때 반도체 장치가 나란히 제작된다. 이 때문에, 상기 간극의 간격이 작은 경우, 반도체 장치를 효율적으로 제작하는 것이 곤란해진다. 이것에 대하여, 상기 간극의 간격을 5 ㎜ 이상으로 함으로써, 반도체 장치를 효율적으로 제작할 수 있는 탄화규소 기판을 제공할 수 있다.
상기 탄화규소 기판에 있어서, 상기 복수의 간극은 서로 교차하는 적어도 한 쌍의 간극을 포함하여도 좋다. 이것에 의해, 복수 방향의 휘어짐을 저감할 수 있는 탄화규소 기판을 제공할 수 있다.
상기 탄화규소 기판에 있어서, 상기 복수의 간극은 평면적으로 봤을 때 격자형으로 교차하도록 형성되어도 좋다. 이것에 의해, 베이스층 상에 SiC층을 효율적으로 배치하는 것이 가능하다. 그 결과, 반도체 장치를 효율적으로 제작할 수 있는 탄화규소 기판을 제공할 수 있다.
상기 탄화규소 기판에서는, 상기 베이스층의 불순물 밀도가 SiC층의 불순물 밀도보다 높아도 좋다. 전술한 바와 같이, 상기 탄화규소 기판에서는 SiC층 상에 활성층 등이 형성되어 반도체 장치가 제작된다. 이 때문에, 베이스층의 불순물 밀도를 높게 하여 베이스층의 결함 밀도 등이 커져도, 반도체 장치의 특성에는 직접 영향을 미치지 않는다. 한편, 베이스층의 불순물 밀도를 높게 함으로써, 베이스층의 저항률을 저감할 수 있다. 이 때문에, 탄화규소 기판의 두께 방향에서의 저항률이 억제된다. 그 결과, 탄화규소 기판의 두께 방향으로 전류가 흐르는 종형의 반도체 장치의 제작에 적합한 탄화규소 기판을 제공할 수 있다.
상기 탄화규소 기판에서는, 상기 베이스층의 불순물 밀도를 1×1018 atm/㎤ 이상으로 할 수 있다. 이것에 의해, 탄화규소 기판의 두께 방향에서의 저항률을 억제하고, 종형의 반도체 장치의 제작에 적합한 탄화규소 기판을 제공할 수 있다. 또한 탄화규소 기판의 두께 방향에서의 저항률을 한층 더 억제하는 관점에서, 상기 베이스층의 불순물 밀도를 1×1020 atm/㎤ 이상으로 하여도 좋다.
상기 탄화규소 기판에 있어서, SiC층의 베이스층과는 반대측의 주면은 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하이어도 좋다.
육방정의 단결정 탄화규소를 <0001> 방향으로 성장시킴으로써, 고품질의 단결정을 효율적으로 제작할 수 있다. 그리고, <0001> 방향으로 성장한 탄화규소 단결정으로부터는, {0001}면을 주면으로 하는 탄화규소 기판을 효율적으로 채취할 수 있다. 한편, 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하인 주면을 갖는 탄화규소 기판을 이용함으로써, 고성능의 반도체 장치를 제조할 수 있는 경우가 있다.
구체적으로는, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor; 금속-산화막-반도체 전계 효과 트랜지스터)의 제작에 이용되는 탄화규소 기판은 면방위 {0001}에 대한 오프각이 8˚ 정도인 주면을 갖고 있는 것이 일반적이다. 그리고, 그 주면 상에 에피택셜 성장층이 형성되고, 그 에피택셜 성장층 상에 산화막, 전극 등이 형성되어, MOSFET가 얻어진다. 이 MOSFET에서는, 에피택셜 성장층과 산화막의 계면을 포함하는 영역에 채널 영역이 형성된다. 그러나, 이러한 구조를 갖는 MOSFET에서는, 면방위 {0001}에 대한 기판 주면의 오프각이 8˚ 정도인 것에 기인하여, 채널 영역이 형성되는 에피택셜 성장층과 산화막의 계면 부근에서 많은 계면 준위가 형성되어 캐리어의 주행을 방해하므로, 채널 이동도가 저하된다.
이것에 대하여, 탄화규소 기판에서, SiC층의 베이스층과는 반대측의 주면에 있어서, {0001}면에 대한 오프각을 50˚ 이상 65˚ 이하로 함으로써 상기 계면 준위의 형성이 저감되어, 온 저항이 저감된 MOSFET를 제작할 수 있다.
상기 탄화규소 기판에서는, 상기 SiC층의 베이스층과는 반대측의 주면의 오프 방위와 <1-100> 방향이 이루는 각이 5˚ 이하이어도 좋다.
<1-100> 방향은 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 5˚ 이하로 함으로써, 탄화규소 기판 상에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화규소 기판에 있어서, 상기 SiC층의 베이스층과는 반대측의 주면은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하이어도 좋다.
이것에 의해, 탄화규소 기판을 이용하여 MOSFET를 제작한 경우에서의 채널 이동도를 한층 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3˚ 이상 + 5˚ 이하로 한 것은, 채널 이동도와 그 오프각의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도가 얻어진 것에 기초한다.
또한, 「<1-100> 방향에서의 {03-38}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향이 형성하는 평면에의 상기 주면의 법선의 정사영과, {03-38}면의 법선이 이루는 각도이며, 그 부호에 있어서, 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우는 플러스이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우는 마이너스이다.
또한, 상기 주면의 면방위는 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 주면의 면방위는 {03-38}인 것이 더 바람직하다. 여기서, 주면의 면방위가 실질적으로 {03-38}이라는 것은, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위를 {03-38}로 간주할 수 있는 오프각의 범위에 기판 주면의 면방위가 포함되는 것을 의미하고, 이 경우의 오프각의 범위로서는 예컨대 {03-38}에 대하여 오프각이 ±2˚인 범위이다. 이것에 의해, 전술한 채널 이동도를 한층 더 향상시킬 수 있다.
상기 탄화규소 기판에서는, 상기 SiC층의 베이스층과는 반대측의 주면의 오프 방위와 <11-20> 방향이 이루는 각이 5˚ 이하이어도 좋다.
<11-20>은 상기 <1-100> 방향과 마찬가지로, 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5˚로 함으로써, SiC 기판 상에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화규소 기판에서는, SiC층의, 베이스층과는 반대측의 주면은 연마되어도 좋다. 이것에 의해, SiC층의 베이스층과는 반대측의 주면 상에 고품질의 에피택셜 성장층을 형성할 수 있다. 그 결과, 고품질의 상기 에피택셜 성장층을 예컨대 활성층으로서 포함하는 반도체 장치를 제조할 수 있다. 즉, 이러한 구조를 채용함으로써, SiC층 상에 형성된 에피택셜층을 포함하는 고품질의 반도체 장치를 제조하는 것이 가능한 탄화규소 기판을 얻을 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 탄화규소 기판에 의하면, 이종 재료층이 탄화규소 기판 상에 형성된 경우라도, 휘어짐을 억제할 수 있는 탄화규소 기판을 제공할 수 있다.
도 1은 탄화규소 기판의 구조를 도시하는 개략 단면도이다.
도 2는 탄화규소 기판의 구조를 도시하는 개략 평면도이다.
도 3은 탄화규소 기판의 제조 방법의 개략을 도시하는 흐름도이다.
도 4는 제2 실시형태에서의 탄화규소 기판의 제조 방법의 개략을 도시하는 흐름도이다.
도 5는 탄화규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 탄화규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 탄화규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 제3 실시형태에서의 탄화규소 기판의 구조를 도시하는 개략 단면도이다.
도 9는 제3 실시형태에서의 탄화규소 기판의 제조 방법의 개략을 도시하는 흐름도이다.
도 10은 탄화규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11은 제4 실시형태에서의 탄화규소 기판의 구조를 도시하는 개략 단면도이다.
도 12는 제4 실시형태에서의 탄화규소 기판의 제조 방법의 개략을 도시하는 흐름도이다.
도 13은 탄화규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 14는 종형 MOSFET의 구조를 도시하는 개략 단면도이다.
도 15는 종형 MOSFET의 제조 방법의 개략을 도시하는 흐름도이다.
도 16은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 17은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 18은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 19는 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 20은 휘어짐(SORI)의 정의를 설명하기 위한 개략도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(제1 실시형태)
먼저, 도 1 및 도 2를 참조하여, 본 발명의 일 실시형태인 제1 실시형태에 대해서 설명한다. 또한, 도 1은 도 2의 선분 I-I를 따라 취한 단면도에 상당한다. 도 1 및 도 2를 참조하면, 본 실시형태에서의 탄화규소 기판(1)은 탄화규소로 이루어지는 베이스층(10)과, 평면적으로 봤을 때 베이스층(10) 상에 나란히 배치된 단결정 탄화규소로 이루어지는 복수의 SiC층(20)을 구비한다. 즉, SiC층(20)은 베이스층(10)의 주면(10A)을 따라 복수개 나란히 배치된다. 그리고, 인접해 있는 SiC층(20)의 단부면(20B)들 사이에는 간극(60)이 형성된다.
본 실시형태에서의 탄화규소 기판(1)에서는, SiC층(20)들 사이에 간극(60)이 형성되어 있다. 이 때문에, 그 SiC층(20) 상에 이종 재료층을 형성한 경우라도, 간극(60)에 의한 완충 효과에 의해 휘어짐이 저감된다. 그 결과, 탄화규소 기판(1)은 이종 재료층이 형성된 경우라도 휘어짐을 억제할 수 있는 탄화규소 기판이 된다. 또한, 간극(60)의 형성에 의한 휘어짐의 억제 효과를 한층 더 확실하게 하기 위해서는, 도 2를 참조해서, 그 간극(60)은 평면적으로 봤을 때, 탄화규소 기판(1)을 단부(端部)로부터 다른 단부까지 횡단하도록 형성되는 것이 바람직하다.
여기서, 상기 간극(60)의 폭은 임의의 값을 선택할 수 있다. 그러나, 간극(60)의 폭을 1 ㎜ 이하로 함으로써, 반도체 장치의 완성 시에 간극(60)이 어떤 재료로 충전되어야 하는 경우, 간극(60)의 충전이 용이해진다. 또한, 간극(60)의 폭은 100 ㎛ 이하로 하는 것이 바람직하고, 10 ㎛ 이하로 하는 것이 보다 바람직하다.
또한, 간극(60)의 깊이에 대해서도 임의의 값을 선택할 수 있다. 그러나, 간극(60)의 깊이를 탄화규소 기판(1)의 두께의 2/3 이하로 함으로써, 충분한 베이스층(10)의 강도가 확보되어 탄화규소 기판(1)의 취급이 용이해진다.
또한, 상기 간극(60)은 하나라도 좋지만, 복수의 간극(60)이 형성되는 것이 바람직하다. 이것에 의해, 간극(60)에 의한 완충 효과가 커져, 한층 더 확실하게 탄화규소 기판(1)의 휘어짐을 억제할 수 있다.
또한, 복수의 간극(60)이 형성되는 경우, 간극(60)은 임의로 배치될 수 있지만, 서로 교차하지 않고 연장되는 적어도 한 쌍의 간극(60)을 포함하여도 좋다. 이 때, 한 쌍의 간극(60)들 사이의 간격은 5 ㎜ 이상인 것이 바람직하다. 이것에 의해, 탄화규소 기판(1)을 이용한 반도체 장치의 제조에 있어서, 간극(60)의 형성에 기인한 반도체 장치 제조의 효율 저하가 억제된다.
또한, 복수의 간극(60)이 형성되는 경우, 상기 복수의 간극(60)은, 서로 교차하는 적어도 한 쌍의 간극(60)을 포함하는 것이 바람직하다. 이것에 의해, 복수의 방향의 휘어짐을 저감할 수 있다. 이 때, 그 한 쌍의 간극(60)은 평면적으로 봤을 때, 탄화규소 기판(1)을 단부로부터 다른 단부까지 직선적으로 횡단하도록 구성함으로써 한층 더 확실하게 휘어짐을 저감할 수 있다.
또한, 복수의 간극(60)이 형성되는 경우, 그 복수의 간극(60)은 도 1 및 도 2에 도시하는 바와 같이, 평면적으로 봤을 때 격자형으로 교차하도록 형성되는 것이 바람직하다. 이것에 의해, 베이스층(10) 상에 SiC층(20)을 효율적으로 배치하는 것이 가능하여, 탄화규소 기판(1)을 이용한 반도체 장치의 제작 효율이 향상한다.
또한, 탄화규소 기판(1)에서 베이스층(10) 및 SiC층(20)의 불순물 밀도의 값은 탄화규소 기판(1)의 용도 등에 따라 적절히 선택될 수 있다. 예컨대, 베이스층(10)의 불순물 밀도는 SiC층(20)의 불순물 밀도보다 크게 할 수 있다. 이것에 의해, 탄화규소 기판(1)을 이용하여 탄화규소 기판(1)의 두께 방향으로 전류가 흐르는 종형의 반도체 장치가 제작되는 경우, 반도체 장치의 온 저항을 저감할 수 있다. 보다 구체적으로는, 상기 베이스층(10)의 불순물 밀도는 1×1018 atm/㎤ 이상으로 할 수 있고, 1×1020 atm/㎤ 이상으로 하여도 좋다.
또한, 상기 탄화규소 기판(1)에서는, SiC층(20)의 베이스층(10)과는 반대측의 주면(20A)은 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하이어도 좋다. 이러한 탄화규소 기판(1)을 이용하여 MOSFET를 제작함으로써, 채널 영역에서의 계면 준위의 형성이 저감되어, 온 저항이 저감된 MOSFET를 얻을 수 있다. 한편, 제조의 용이성을 고려하여, SiC층(20)의 주면(20A)은 {0001}면이어도 좋다.
또한, SiC층(20)의 주면(20A)의 오프 방위와 <1-100> 방향이 이루는 각은 5˚ 이하이어도 좋다. <1-100> 방향은 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 5˚ 이하로 함으로써, 탄화규소 기판(1) 상에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
또한, 상기 탄화규소 기판(1)에 있어서, SiC층(20)의 주면(20A)은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하인 것이 바람직하다. 이것에 의해, 탄화규소 기판(1)을 이용하여 MOSFET를 제작한 경우에서의 채널 이동도를 한층 더 향상시킬 수 있다.
또한, 상기 탄화규소 기판(1)에서는, SiC층(20)의 주면(20A)의 오프 방위와 <11-20> 방향이 이루는 각이 5˚ 이하이어도 좋다.
<11-20>도 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5˚로 함으로써, 탄화규소 기판(1) 상에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
또한, 본 실시형태의 탄화규소 기판(1)에서는, SiC층(20)의 주면(20A)이 연마되어 있는 것이 바람직하다. 이것에 의해, 주면(20A) 상에 고품질의 에피택셜 성장층을 형성하는 것이 가능하다. 그 결과, 고품질의 상기 에피택셜 성장층을 예컨대 활성층으로서 포함하는 반도체 장치를 제조할 수 있다. 즉, 이러한 구조를 채용함으로써, SiC층(20) 상에 형성된 에피택셜층을 포함하는 고품질의 반도체 장치를 제조하는 것이 가능한 탄화규소 기판(1)을 얻을 수 있다.
다음에, 상기 탄화규소 기판(1)의 제조 방법의 일례에 대해서 설명한다. 도 3을 참조하면, 본 실시형태에서의 탄화규소 기판의 제조 방법에서는, 먼저, 공정(S10)으로서 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 도 1 및 도 2를 참조하면, 예컨대 단결정 탄화규소로 이루어지는 베이스 기판(10) 및 SiC 기판(20)이 준비된다. 이 때, SiC 기판(20)의 주면은 이 제조 방법에 의해 얻어지는 SiC층(20)의 주면(20A)이 되기 때문에(도 1 참조), 원하는 주면(20A)의 면방위에 맞춰, SiC 기판(20)의 주면의 면방위를 선택한다. 여기서는, 예컨대 주면이 {03-38}면인 SiC 기판(20)이 준비된다. 또한, 베이스 기판(10)에는, 예컨대 불순물 밀도가 2×1019 ㎝-3보다 높은 기판이 채용된다. 한편, SiC 기판(20)에는, 불순물 밀도가 베이스 기판(10)보다 낮은 기판이 채용된다.
다음에, 필요에 따라 공정(S20)으로서 기판 평탄화 공정이 실시된다. 이 공정(S20)에서는, 후술하는 공정(S30)에서 서로 접촉해야 하는 베이스 기판(10) 및 SiC 기판(20)의 주면(접합면)이 예컨대 연마에 의해 평탄화된다. 이 공정(S20)은 필수 공정은 아니지만, 이것을 실시해 둠으로써, 서로 대향하는 베이스 기판(10)과 SiC 기판(20) 사이의 간극의 크기가 균일해지기 때문에, 후술하는 공정(S40)에서 접합면 내에서의 반응(접합)의 균일성이 향상한다. 그 결과, 베이스 기판(10)과 SiC 기판(20)을 보다 확실하게 접합할 수 있다.
한편, 공정(S20)을 생략하여, 서로 접촉해야 하는 베이스 기판(10) 및 SiC 기판(20)의 주면을 연마하지 않고 공정(S30)이 실시되어도 좋다. 이것에 의해, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 베이스 기판(10) 및 SiC 기판(20) 제작시 슬라이스 등에 의해 형성된 표면 부근의 손상층을 제거하는 관점에서, 예컨대 에칭으로 그 손상층을 제거하는 공정이 상기 공정(S20) 대신에, 또는 상기 공정(S20) 다음에 실시한 후에, 후술하는 공정(S30)이 실시되어도 좋다.
다음에, 공정(S30)으로서, 적층 공정이 실시된다. 이 공정(S30)에서는, 베이스 기판(10)의 주면(10A) 상에 접촉하도록 복수의 SiC 기판(20)이 배치되어, 적층 기판이 제작된다. 이 때, SiC 기판(20)은 도 1 및 도 2에 도시하는 바와 같이, 인접해 있는 SiC 기판(20)의 단부면(20B)들 사이에 간극(60)이 형성되도록, 평면적으로 봤을 때 복수개 나란히 배치된다. 보다 구체적으로는, 복수의 SiC 기판(20)은 베이스 기판(10) 상에서 인접해 있는 SiC층(20)들 사이에 간극(60)이 형성되도록, 매트릭스형으로 배치된다.
다음에, 공정(S40)으로서, 접합 공정이 실시된다. 이 공정(S40)에서는, 상기 적층 기판이 가열됨으로써, 베이스 기판(10)과 SiC 기판(20)이 접합된다. 이상의 프로세스에 의해, 베이스 기판(10)을 베이스층(10)으로서 구비하고, 베이스층(10)에 접합된 복수의 SiC 기판(20)을 SiC층(20)으로서 구비하며, 인접해 있는 SiC층(20)들 사이에는 간극(60)이 형성된 제1 실시형태에서의 탄화규소 기판(1)을 용이하게 제조할 수 있다.
여기서, 상기 공정(S40)에서는, 탄화규소의 승화 온도 이상의 온도역에서 상기 적층 기판이 가열되는 것이 바람직하다. 이것에 의해, 베이스 기판(10)과 SiC 기판(20)을 보다 확실하게 접합할 수 있다. 특히, 적층 기판에서의 베이스 기판(10)과 SiC 기판(20) 사이에 형성되는 간극을 100 ㎛ 이하로 함으로써, SiC의 승화에 의한 균질한 접합을 달성할 수 있다. 또한, 승화 온도 이상으로 가열함으로써, 공정(S20)을 생략하고, 서로 접촉해야 하는 베이스 기판(10) 및 SiC 기판(20)의 주면을 연마하지 않고 공정(S30)이 실시된 경우라도, 베이스 기판(10)과 SiC 기판(20)을 용이하게 접합할 수 있다. 또한, 이 공정(S40)에서는, 대기 분위기를 감압함으로써 얻어진 분위기 속에서 상기 적층 기판이 가열되어도 좋다. 이것에 의해, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다.
또한, 공정(S40)에서의 적층 기판의 가열 온도는 1800℃ 이상 2500℃ 이하인 것이 바람직하다. 가열 온도가 1800℃보다 낮은 경우, 베이스 기판(10)과 SiC 기판(20)의 접합에 장시간을 요하여, 탄화규소 기판(1)의 제조 효율이 저하한다. 한편, 가열 온도가 2500℃를 초과하면, 베이스 기판(10) 및 SiC 기판(20)의 표면이 거칠어져, 제작되는 탄화규소 기판(1)에서의 결정 결함 발생이 많아질 우려가 있다. 또한, 공정(S40)에서의 가열 시의 분위기의 압력을 10-5 Pa 이상 106 Pa 이하로 함으로써, 간소한 장치로 상기 접합을 실시할 수 있다. 또한, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 상기 적층 기판이 가열되어도 좋다. 이것에 의해, 한층 더 간소한 장치로 상기 접합을 실시하는 것이 가능하고 비교적 단시간에 접합을 실시하기 위한 분위기를 얻는 것이 가능해져, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 공정(S40)에서의 가열 시의 분위기는 불활성 가스 분위기여도 좋다. 그리고, 그 분위기에 불활성 가스 분위기를 채용하는 경우, 그 분위기는 아르곤, 헬륨 및 질소를 포함하는 군에서 선택되는 하나 이상을 포함하는 불활성 가스 분위기인 것이 바람직하다.
또한, 본 실시형태에서의 탄화규소 기판(1)의 제조 방법에서는, 적층 기판에서의 SiC 기판(20)의 베이스 기판(10)과는 반대측의 주면(20A)에 대응하는 SiC 기판(20)의 주면을 연마하는 공정을 더 포함하여도 좋다. 이것에 의해, SiC층(20)의 베이스층(10)과는 반대측의 주면(20A)이 연마된 탄화규소 기판(1)을 제조할 수 있다. 여기서, 그 연마를 행하는 공정은 공정(S10) 후라면 베이스 기판(10)과 SiC 기판(20)의 접합 전에 실시되어도 좋고, 접합 후에 실시되어도 좋다.
(제2 실시형태)
다음에, 본 발명의 다른 실시형태인 제2 실시형태에 대해서 설명한다. 도 1을 참조하면, 제2 실시형태에서의 탄화규소 기판(1)은 제1 실시형태에서의 탄화규소 기판(1)과 기본적으로는 같은 구조를 가지며, 동일한 효과를 나타낸다. 그러나, 제2 실시형태에서의 탄화규소 기판(1)은 그 제조 방법에 있어서 제1 실시형태의 경우와 상이하다.
도 4를 참조하면, 제2 실시형태에서의 탄화규소 기판(1)의 제조 방법에서는, 먼저, 공정(S10)으로서 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 제1 실시형태의 경우와 마찬가지로 SiC 기판이 준비되고, 탄화규소로 이루어지는 원료 기판이 준비된다.
다음에, 도 4를 참조하면, 공정(S31)으로서 근접 배치 공정이 실시된다. 이 공정(S31)에서는, 도 5를 참조하면, 서로 대향하도록 배치된 제1 히터(81) 및 제2 히터(82)에 의해, 각각 복수의 SiC 기판(20) 및 원료 기판(11)이 유지된다. 이 때, SiC 기판(20)과 원료 기판(11)은 1 ㎛ 이상 1 ㎝ 이하의 간격, 예컨대 1 ㎜ 정도의 간격을 두고 서로 그 주면이 대향하도록 근접 배치된다. 여기서, SiC 기판(20)과 원료 기판(11)의 간격의 적정한 값은 후술하는 공정(S41)에서의 가열 시의 승화 가스의 평균 자유 행정에 관계되는 것으로 생각된다. 구체적으로는, SiC 기판(20)과 원료 기판(11)의 간격의 평균값은 후술하는 공정(S41)에서의 가열시의 승화 가스의 평균 자유 행정보다 작아지게 설정될 수 있다. 예컨대, 압력 1 Pa, 온도 2000℃ 하에서는, 원자, 분자의 평균 자유 행정은 엄밀하게는 원자 반경, 분자 반경에 의존하지만, 대략 수 ㎝?수십 ㎝ 정도이며, 따라서 현실적으로는 상기 간격을 수 ㎝ 이하로 하는 것이 바람직하다. 보다 구체적으로는, SiC 기판(20)과 원료 기판(11)은 1 ㎛ 이상 1 ㎝ 이하의 간격을 두고 서로 그 주면이 대향하도록 근접 배치된다. 상기 간격의 평균값이 1 ㎝ 이하가 됨으로써, 후술하는 공정(S41)에서 형성되는 베이스층(10)의 막 두께 분포를 작게 할 수 있다. 또한, 상기 간격의 평균값이 1 ㎜ 이하가 됨으로써, 후술하는 공정(S41)에서 형성되는 베이스층(10)의 막 두께 분포를 한층 더 작게 할 수 있다. 또한, 상기 간격의 평균값이 1 ㎛ 이상이 됨으로써, 탄화규소가 승화하는 공간을 충분히 확보할 수 있다. 또한, 상기 승화 가스는 고체 탄화 규소가 승화함으로써 형성되는 가스로서, 예컨대 Si, Si2C 및 SiC2를 포함한다. 또한, SiC 기판(20)의 단부면(20B)들 사이에는, 정해진 폭의 간극(60)이 형성된다.
다음에, 공정(S41)으로서 승화 공정이 실시된다. 이 공정(S41)에서는, 제1 히터(81)에 의해 SiC 기판(20)이 정해진 기판 온도까지 가열된다. 또한, 제2 히터(82)에 의해 원료 기판(11)이 정해진 원료 온도까지 가열된다. 이 때, 원료 기판(11)이 원료 온도까지 가열됨으로써, 원료 기판의 표면으로부터 SiC(탄화규소)가 승화한다. 한편, 기판 온도는 원료 온도보다 낮게 설정된다. 구체적으로는, 예컨대 기판 온도는 원료 온도보다 1℃ 이상 100℃ 이하 정도 낮게 설정된다. 기판 온도는, 예컨대 1800℃ 이상 2500℃ 이하이다. 이것에 의해, 도 6에 도시하는 바와 같이, 원료 기판(11)으로부터 승화하여 기체가 된 SiC는 SiC 기판(20)의 표면에 도달하여 고체가 되어, 베이스층(10)을 형성한다. 그리고, 이 상태를 유지함으로써, 도 7에 도시하는 바와 같이 원료 기판(11)을 구성하는 SiC가 전부 승화하여 SiC 기판(20)의 표면 상에 이동한다. 이것에 의해, 공정(S41)이 완료되고, 도 1 및 도 2에 도시하는 탄화규소 기판(1)이 완성된다.
(제3 실시형태)
다음에, 본 발명의 또 다른 실시형태인 제3 실시형태에 대해서 설명한다. 도 8을 참조하면, 제3 실시형태에서의 탄화규소 기판(1)은 기본적으로는 제1 실시형태에서의 탄화규소 기판(1)과 같은 구성을 가지며, 같은 효과를 나타낸다. 그러나, 제3 실시형태에서의 탄화규소 기판(1)은 베이스층(10)과 SiC층(20) 사이에 중간층으로서의 비정질 SiC층(40)이 형성되는 점에서, 제1 실시형태의 경우와 상이하다.
즉, 제3 실시형태에서의 탄화규소 기판(1)에서는, 베이스층(10)과 SiC층(20) 사이에, 비정질 SiC로 이루어진 중간층으로서의 비정질 SiC층(40)이 배치된다. 그리고, 베이스층(10)과 SiC층(20)은 이 비정질 SiC층(40)에 의해 접속된다. 이 비정질 SiC층(40)의 존재에 의해, 베이스층(10)과, 평면적으로 봤을 때 나란히 배치된 복수의 SiC층(20)이 적층된 탄화규소 기판(1)을 용이하게 제공할 수 있다.
다음에, 제3 실시형태에서의 탄화규소 기판(1)의 제조 방법에 대해서 설명한다. 도 9를 참조하면, 제3 실시형태에서의 탄화규소 기판(1)의 제조 방법에서는, 먼저, 공정(S10)으로서 기판 준비 공정이 제1 실시형태의 경우와 마찬가지로 실시되어, 베이스 기판(10)과 복수의 SiC 기판(20)이 준비된다.
다음에, 공정(S22)으로서 Si층 형성 공정이 실시된다. 이 공정(S22)에서는, 도 10을 참조하면, 공정(S10)에서 준비된 베이스 기판(10)의 한쪽 주면(10A) 상에, 예컨대 두께 100 ㎚ 정도의 Si층(41)이 형성된다. 이 Si층(41)의 형성은, 예컨대 스퍼터링법에 의해 실시할 수 있다.
다음에, 공정(S30)으로서 적층 공정이 실시된다. 이 공정(S30)에서는, 공정(S22)에서 형성된 Si층(41) 상에, 공정(S10)에서 준비된 복수의 SiC 기판(20)의 단부면(20B)이 서로 간극(60)을 갖도록 평면적으로 봤을 때 나란히 배치된다. 이것에 의해, 베이스 기판(10) 상에 Si층(41)을 사이에 두고 복수의 SiC 기판(20)이 적층된 적층 기판이 얻어진다.
다음에, 공정(S41)으로서 가열 공정이 실시된다. 이 공정(S41)에서는, 공정(S30)에서 제작된 적층 기판이, 예컨대 압력 1×103 Pa의 수소 가스와 프로판 가스의 혼합 가스 분위기 속에서, 1500℃ 정도로 가열되어, 3시간 정도 유지된다. 이것에 의해, 상기 Si층(41)에, 주로 베이스 기판(10) 및 SiC 기판(20)으로부터의 확산에 의해 탄소가 공급되어, 도 8에 도시하는 바와 같이 비정질 SiC층(40)이 형성된다. 이것에 의해, 베이스층(10)과, 평면적으로 봤을 때 단부면(20B)들 사이에 간극(60)을 갖도록 나란히 배치된 SiC층(20)을 비정질 SiC층(40)에 의해 접속한, 제3 실시형태에서의 탄화규소 기판(1)을 용이하게 제조할 수 있다.
(제4 실시형태)
다음에, 본 발명의 또 다른 실시형태인 제4 실시형태에 대해서 설명한다. 도 11을 참조하면, 제4 실시형태에서의 탄화규소 기판(1)은 기본적으로는 제1 실시형태에서의 탄화규소 기판(1)과 같은 구성을 가지며, 같은 효과를 나타낸다. 그러나, 제4 실시형태에서의 탄화규소 기판(1)은 베이스층(10)과 SiC층(20) 사이에 중간층(70)이 형성되는 점에서, 제1 실시형태의 경우와 상이하다.
보다 구체적으로는, 중간층(70)은 탄소를 포함하여 도전체가 된다. 여기서, 이 중간층(70)으로는, 예컨대 흑연 입자와 난흑연화 탄소를 포함하는 것을 채용할 수 있다. 또한, 중간층(70)은 흑연 입자 및 난흑연화 탄소를 포함하는 탄소의 복합 구조를 갖는 것이 바람직하다.
즉, 제4 실시형태에서의 탄화규소 기판(1)에서는, 베이스층(10)과, 평면적으로 봤을 때 인접해 있는 단부면(20B)들이 간극(60)을 형성하도록 나란히 배치된 복수의 SiC층(20) 사이에, 탄소를 포함하여 도전체가 되는 중간층(70)이 배치된다. 그리고, 베이스층(10)과 SiC층(20)은 이 중간층(70)에 의해 접속된다. 이 중간층(70)의 존재에 의해, 베이스층(10)과 SiC층(20)이 적층된 탄화규소 기판(1)을 용이하게 제작할 수 있다.
다음에, 제4 실시형태에서의 탄화규소 기판(1)의 제조 방법에 대해서 설명한다. 도 12를 참조하면, 제4 실시형태에서의 탄화규소 기판(1)의 제조 방법에서는, 먼저, 공정(S10)이 제1 실시형태의 경우와 마찬가지로 실시되고, 필요에 따라 공정(S20)이 제1 실시형태의 경우와 같이 실시된다.
다음에, 공정(S23)으로서 접착제 도포 공정이 실시된다. 이 공정(S23)에서는, 도 13을 참조하면, 예컨대 베이스 기판(10)의 주면(10A) 상에 카본 접착제가 도포됨으로써, 전구체층(71)이 형성된다. 카본 접착제로서, 예컨대 수지와, 흑연 미립자와, 용제로 이루어진 것을 채용할 수 있다. 여기서, 수지로서는, 가열됨으로써 난흑연화 탄소가 되는 수지, 예컨대 페놀수지 등을 채용할 수 있다. 또한, 용제로서는, 예컨대 페놀, 포름알데히드, 에탄올 등을 채용할 수 있다. 또한, 카본 접착제의 도포량은 10 ㎎/㎠ 이상 40 ㎎/㎠ 이하로 하는 것이 바람직하고, 20 ㎎/㎠ 이상 30 ㎎/㎠ 이하로 하는 것이 보다 바람직하다. 또한, 도포되는 카본 접착제의 두께는 100 ㎛ 이하로 하는 것이 바람직하고, 50 ㎛ 이하로 하는 것이 보다 바람직하다.
다음에, 공정(S30)으로서, 적층 공정이 실시된다. 이 공정(S30)에서는, 도 13을 참조하면, 베이스 기판(10)의 주면(10A) 상에 접촉하여 형성된 전구체층(71) 상에 접촉하도록, 복수의 SiC 기판(20)이 단부면(20B)들 사이에 간극(60)을 갖도록 매트릭스형으로 배치되어, 적층 기판이 제작된다.
다음에, 공정(S42)으로서, 프리베이킹 공정이 실시된다. 이 공정(S42)에서는, 상기 적층 기판이 가열됨으로써, 전구체층(71)을 구성하는 카본 접착제로부터 용제 성분이 제거된다. 구체적으로는, 예컨대 상기 적층 기판에 대하여 두께 방향으로 하중을 부하하면서, 적층 기판을 용제 성분의 비점을 초과하는 온도역까지 서서히 가열한다. 이 가열은, 클램프 등을 이용하여 베이스 기판(10)과 SiC 기판(20)이 압착되면서 실시되는 것이 바람직하다. 또한, 될 수 있는 한 시간을 들여 프리베이킹(가열)이 실시됨으로써, 접착제로부터의 탈가스가 진행하여, 접착 강도를 향상시킬 수 있다.
다음에, 공정(S43)으로서, 소성 공정이 실시된다. 이 공정(S43)에서는, 공정(S42)에서 가열되어 전구체층(71)이 프리베이킹된 적층 기판이 고온, 바람직하게는 900℃ 이상 1100℃ 이하, 예컨대 1000℃로 가열되고, 바람직하게는 10분 이상 10 시간 이하, 예컨대 1 시간 유지됨으로써 전구체층(71)이 소성된다. 소성 시의 분위기로서는, 아르곤 등의 불활성 가스 분위기가 채용되고, 분위기의 압력은 예컨대 대기압으로 할 수 있다. 이것에 의해, 전구체층(71)이 도전체인 탄소를 포함하는 중간층(70)이 된다(도 13 및 도 11 참조). 이상의 프로세스에 의해, 베이스층(10)과, 평면적으로 봤을 때 인접해 있는 단부면(20B)들이 간극(60)을 형성하도록 나란히 배치된 SiC층(20)이 중간층(70)에 의해 접속된 제4 실시형태에서의 탄화규소 기판(1)을 용이하게 제조할 수 있다.
또한, 상기 제3 실시형태 및 제4 실시형태에서는, 중간층으로서 비정질 SiC로 이루어진 것이나 탄소를 포함하는 것을 예시했지만, 중간층은 이것에 한정되지 않고, 예컨대 이들 대신에 금속으로 이루어진 중간층을 채용할 수도 있다. 이 경우, 그 금속으로서는 실리사이드를 형성함으로써 탄화규소와 오믹 콘택트 가능한 금속, 예컨대 니켈 등이 채용되는 것이 바람직하다.
(제5 실시형태)
다음에, 상기 본 발명의 탄화규소 기판을 이용하여 제작되는 반도체 장치의 일례를 제5 실시형태로서 설명한다. 도 14를 참조하면, 본 발명에 의한 반도체 장치(101)는 종형 DiMOSFET(Double Implanted MOSFET)로서, 기판(102), 버퍼층(121), 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125), 산화막(126), 소스 전극(111) 및 상부 소스 전극(127), 게이트 전극(110) 및 기판(102)의 이면측에 형성된 드레인 전극(112)을 구비한다. 구체적으로는, 도전형이 n형인 탄화규소로 이루어지는 기판(102) 표면 상에, 탄화규소로 이루어지는 버퍼층(121)이 형성되어 있다. 기판(102)으로서는, 상기 제1 실시형태?제4 실시형태에서 설명한 탄화규소 기판(1)을 포함하는 본 발명의 탄화규소 기판이 채용된다. 그리고, 상기 제1 실시형태?제4 실시형태의 탄화규소 기판(1)이 채용되는 경우, 버퍼층(121)은 탄화규소 기판(1)의 SiC층(20) 상에 형성된다. 버퍼층(121)은 도전형이 n형이며, 그 두께는 예컨대 0.5 ㎛이다. 또한, 버퍼층(121)에서의 n형의 도전성 불순물의 농도는 예컨대 5×1017 ㎝-3로 할 수 있다. 이 버퍼층(121) 상에는 내압 유지층(122)이 형성된다. 이 내압 유지층(122)은 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께는 10 ㎛이다. 또한, 내압 유지층(122)에서의 n형의 도전성 불순물의 농도로서는, 예컨대 5×1015 ㎝-3의 값을 이용할 수 있다.
이 내압 유지층(122)의 표면에는, 도전형이 p형인 p 영역(123)이 서로 간격을 두고 형성된다. p 영역(123)의 내부에는, p 영역(123)의 표면층에 n+ 영역(124)이 형성된다. 또한, 이 n+ 영역(124)에 인접하는 위치에는, p+ 영역(125)이 형성된다. 한쪽 p 영역(123)에서의 n+ 영역(124) 상으로부터, p 영역(123), 2개의 p 영역(123) 사이에서 노출되는 내압 유지층(122), 다른쪽 p 영역(123) 및 상기 다른쪽 p 영역(123)에서의 n+ 영역(124) 상에까지 연장되도록, 산화막(126)이 형성된다. 산화막(126) 상에는 게이트 전극(110)이 형성된다. 또한, n+ 영역(124) 및 p+ 영역(125) 상에는 소스 전극(111)이 형성된다. 이 소스 전극(111) 상에는 상부 소스 전극(127)이 형성된다. 그리고, 기판(102)에서, 버퍼층(121)이 형성된 측의 표면과는 반대측 면인 이면에 드레인 전극(112)이 형성된다.
본 실시형태에서의 반도체 장치(101)에서는, 기판(102)으로서 상기 제1 실시형태?제4 실시형태에서 설명한 탄화규소 기판(1) 등의 본 발명의 탄화규소 기판이 채용된다. 여기서, 전술한 바와 같이, 본 발명의 탄화규소 기판은 이종 재료층이 탄화규소 기판 상에 형성된 경우라도, 휘어짐을 억제할 수 있는 탄화규소 기판이 된다. 이 때문에, 반도체 장치(101)는 특성이 안정된 반도체 장치가 된다.
다음에, 도 15?도 19를 참조하여, 도 14에 도시한 반도체 장치(101)의 제조 방법을 설명한다. 도 15를 참조하면, 먼저, 기판 준비 공정(S110)을 실시한다. 여기서는, 예컨대 (03-38)면이 주면이 된 탄화규소로 이루어지는 기판(102)(도 16 참조)을 준비한다. 이 기판(102)으로서는, 상기 제1 실시형태?제4 실시형태에서 설명한 제조 방법에 의해 제조된 탄화규소 기판(1)을 포함하는 상기 본 발명의 탄화규소 기판이 준비된다.
또한, 이 기판(102)(도 16 참조)으로서는, 예컨대 도전형이 n형이며, 기판 저항이 0.02 Ω㎝인 기판을 이용하여도 좋다.
다음에, 도 15에 도시하는 바와 같이, 에피택셜층 형성 공정(S120)을 실시한다. 구체적으로는, 기판(102)의 표면 상에 버퍼층(121)을 형성한다. 이 버퍼층(121)은 기판(102)으로서 채용되는 탄화규소 기판(1)의 SiC층(20) 상에 형성된다(도 1, 도 8, 도 11 참조). 버퍼층(121)으로서는, 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께가 0.5 ㎛인 에피택셜층을 형성한다. 버퍼층(121)에서의 도전형 불순물의 농도는, 예컨대 5×1017 ㎝-3의 값을 이용할 수 있다. 그리고, 이 버퍼층(121) 상에, 도 16에 도시하는 바와 같이 내압 유지층(122)을 형성한다. 이 내압 유지층(122)으로서는, 도전형이 n형인 탄화규소로 이루어지는 층을 에피택셜 성장법으로 형성한다. 이 내압 유지층(122)의 두께로서는, 예컨대 10 ㎛의 값을 이용할 수 있다. 또한, 이 내압 유지층(122)에서의 n형 도전성 불순물의 농도로서는, 예컨대 5×1015 ㎝-3의 값을 이용할 수 있다.
다음에, 도 15에 도시하는 바와 같이 주입 공정(S130)을 실시한다. 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성한 산화막을 마스크로서 이용하고, 도전형이 p형인 불순물을 내압 유지층(122)에 주입함으로써, 도 17에 도시하는 바와 같이 p영역(123)을 형성한다. 또한, 이용한 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을, 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 그 산화막을 마스크로 하여, n형의 도전성 불순물을 정해진 영역에 주입함으로써, n+ 영역(124)을 형성한다. 또한, 같은 방법에 의해, 도전형이 p형인 도전성 불순물을 주입함으로써, p+ 영역(125)을 형성한다. 그 결과, 도 17에 도시하는 바와 같은 구조를 얻는다.
이러한 주입 공정 후, 활성화 어닐링 처리를 행한다. 이 활성화 어닐링 처리로서는, 예컨대 아르곤 가스를 분위기 가스로서 이용하고, 가열 온도 1700℃, 가열 시간 30분의 조건을 이용할 수 있다.
다음에, 도 15에 도시하는 바와 같이 게이트 절연막 형성 공정(S140)을 실시한다. 구체적으로는, 도 18에 도시하는 바와 같이, 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 위를 덮도록 산화막(126)을 형성한다. 이 산화막(126)을 형성하기 위한 조건으로서는, 예컨대 드라이 산화(열산화)를 행하여도 좋다. 이 드라이 산화의 조건으로서는, 가열 온도 1200℃, 가열 시간 30분의 조건을 이용할 수 있다.
그 후, 도 15에 도시하는 바와 같이 질소 어닐링 공정(S150)을 실시한다. 구체적으로는, 분위기 가스를 일산화질소(NO)로 하여, 어닐링 처리를 행한다. 어닐링 처리의 온도 조건으로서는, 예컨대 가열 온도를 1100℃, 가열 시간을 120분으로 한다. 이 결과, 산화막(126)과 하층의 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 사이의 계면 근방에 질소 원자가 도입된다. 또한, 이 일산화질소를 분위기 가스로서 이용한 어닐링 공정 후, 불활성 가스인 아르곤(Ar)가스를 이용한 어닐링을 더 행하여도 좋다. 구체적으로는, 아르곤 가스를 분위기 가스로서 이용하고, 가열 온도 1100℃, 가열 시간 60분의 조건을 이용하여도 좋다.
다음에, 도 15에 도시하는 바와 같이 전극 형성 공정(S160)을 실시한다. 구체적으로는, 산화막(126) 상에 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성한다. 그 레지스트막을 마스크로서 이용하여, n+ 영역(124) 및 p+ 영역(125) 상에 위치하는 산화막 부분을 에칭에 의해 제거한다. 이 후, 레지스트막 위 그리고 그 산화막(126)에 형성된 개구부 내부에서 n+ 영역(124) 및 p+ 영역(125)과 접촉하도록, 금속 등의 도전체막을 형성한다. 그 후, 레지스트막을 제거함으로써, 그 레지스트막 상에 위치해 있던 도전체막을 제거(리프트 오프)한다. 여기서, 도전체로서는, 예컨대 니켈(Ni)을 이용할 수 있다. 이 결과, 도 19에 도시하는 바와 같이, 소스 전극(111) 및 드레인 전극(112)을 얻을 수 있다. 또한, 여기서 얼로이화를 위한 열처리를 행하는 것이 바람직하다. 구체적으로는, 예컨대 분위기 가스로서 불활성 가스인 아르곤(Ar) 가스를 이용하고, 가열 온도 950℃, 가열 시간 2분의 열처리(얼로이화 처리)를 행한다.
그 후, 소스 전극(111) 상에 상부 소스 전극(127)(도 14 참조)을 형성한다. 또한, 기판(102)의 이면 상에 드레인 전극(112)(도 14 참조)을 형성한다. 또한, 산화막(126) 상에 게이트 전극(110)(도 14 참조)을 형성한다. 이와 같이 하여, 도 14에 도시하는 반도체 장치(101)를 얻을 수 있다. 즉, 반도체 장치(101)는 탄화규소 기판(1)의 SiC층(20) 상에 에피택셜층 및 전극을 형성함으로써 제작된다. 그리고, 본 실시형태에서의 반도체 장치(101)의 제조 방법에서는, 이종 재료층이 기판 상에 형성된 경우라도 휘어짐을 억제할 수 있는 본 발명의 탄화규소 기판이 이용되기 때문에, 예컨대 공정(S130)에서의 노광 불량 발생이 억제되어, 높은 수율로 반도체 장치(101)를 제조할 수 있다.
또한, 상기 제5 실시형태에서는, 본 발명의 탄화규소 기판을 이용하여 제작 가능한 반도체 장치의 일례로서, 종형 MOSFET에 관해서 설명했지만, 제작 가능한 반도체 장치는 이것에 한정되지 않는다. 예컨대 JFET(Junction Field Effect Transistor; 접합형 전계 효과 트랜지스터), IGBT(Insulated Gate Bipolar Transistor; 절연 게이트 바이폴러 트랜지스터), 쇼트키 배리어 다이오드 등, 여러 가지 반도체 장치가 본 발명의 탄화규소 기판을 이용하여 제작 가능하다. 또한, 상기 제5 실시형태에서는, (03-38)면을 주면으로 하는 탄화규소 기판 상에 동작층으로서 기능하는 에피택셜층을 형성하여 반도체 장치가 제작되는 경우에 대해서 설명했지만, 상기 주면으로서 채용 가능한 결정면은 이것에 한정되지 않고, (0001)면을 포함하는 용도에 따른 임의의 결정면을 상기 주면으로서 채용할 수 있다.
[실시예]
이하, 본 발명의 실시예에 대해서 설명한다. 본 발명의 탄화규소 기판 상에 이종 재료층을 형성하고, 본 발명의 탄화규소 기판에 의한 휘어짐의 억제 효과에 대해서 확인하는 실험을 하였다.
구체적으로는, 상기 제1 실시형태와 같은 방법으로 직경 2인치, 두께 400 ㎛의 단결정 탄화 규소로 이루어진 베이스 기판 상에, 단결정 탄화규소로 이루어지며 평면 형상으로서 한 변이 10 ㎜인 정방형 형상을 가지며, 두께 400 ㎛의 SiC 기판 21장을 나란히 접합하여 본 발명의 탄화규소 기판을 제작하였다. 이 때, 인접해 있는 SiC 기판의 단부면들 사이에는, 폭 10 ㎛ 이상 100 ㎛ 이하의 간극을 형성하였다(실시예).
한편, 비교를 위해, 베이스 기판과 동일한 평면 형상의 SiC 기판을 접합한 본 발명의 범위 외의 탄화규소 기판에 대해서도 같은 방법으로 제작하였다(비교예). 그리고, 실시예 및 비교예의 탄화규소 기판의 SiC 기판(SiC층) 상에 이종 재료층으로서 두께 3 ㎛의 W(텅스텐)막을 퇴적시켰다. 그리고, W막의 형성 전후에서의 탄화규소 기판의 휘어짐(SORI)의 크기를 측정하였다. 여기서, 휘어짐(SORI)의 크기는 도 20을 참조하면, 기판 주면(90)의 최소 제곱면(91)으로부터 기판 주면(90)의 최고점(92)까지의 거리와 최저점(93)까지의 거리의 합계값으로 정의된다. 따라서, 휘어짐(SORI)의 값은 항상 플러스 값이 된다.
Figure pct00001
표 1에 나타내는 바와 같이, 실시예의 기판은 비교예의 기판에 비해 W막 형성 전의 휘어짐의 크기가 억제되고, W막 형성에 의한 휘어짐의 증대도 억제되었다. 이것으로부터, 본 발명의 탄화규소 기판에 의하면, 이종 재료층이 기판 상에 형성된 경우라도, 휘어짐을 억제할 수 있는 탄화규소 기판을 제공할 수 있는 것이 확인되었다.
상기 제5 실시형태에서 설명한 바와 같이, 본 발명의 탄화규소 기판을 이용하여 반도체 장치를 제작할 수 있다. 즉, 본 발명의 반도체 장치는 상기 본 발명의 탄화규소 기판 상에 활성층으로서의 에피택셜층이 형성되어 있다. 보다 구체적으로는, 본 발명의 반도체 장치는 상기 본 발명의 탄화규소 기판과, 그 탄화규소 기판 상에 형성된 에피택셜 성장층과, 그 에피택셜층 상에 형성된 전극을 구비한다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에서 나타내며, 특허청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
[산업상 이용가능성]
본 발명의 탄화규소 기판은 반도체 장치의 제조 프로세스에서의 휘어짐 발생을 억제하는 것이 요구되는 탄화규소 기판에, 특히 유리하게 적용될 수 있다.
1: 탄화규소 기판 10: 베이스층(베이스 기판)
10A: 주면 11: 원료 기판
20: SiC층(SiC 기판) 20A: 주면
20B: 단부면 40: 비정질 SiC층
41: Si층 60: 간극
70: 중간층 71: 전구체층
81: 제1 히터 82: 제2 히터
101: 반도체 장치 102: 기판
110: 게이트 전극 111: 소스 전극
112: 드레인 전극 121: 버퍼층
122: 내압 유지층 123: p 영역
124: n+ 영역 125: p+ 영역
126: 산화막 127: 상부 소스 전극

Claims (14)

  1. 탄화규소로 이루어지는 베이스층(10)과,
    평면적으로 봤을 때 상기 베이스층(10) 상에 나란히 배치된 단결정 탄화 규소로 이루어진 복수의 SiC층(20)
    을 구비하고,
    인접해 있는 상기 SiC층(20)들 사이에는 간극(60)이 형성되는 것인 탄화규소 기판(1).
  2. 제1항에 있어서, 상기 간극(60)의 폭은 1 ㎜ 이하인 것인 탄화규소 기판(1).
  3. 제1항에 있어서, 상기 간극(60)의 깊이는 상기 탄화규소 기판(1)의 두께의 2/3 이하인 것인 탄화규소 기판(1).
  4. 제1항에 있어서, 복수의 상기 간극(60)이 형성되는 것인 탄화규소 기판(1).
  5. 제4항에 있어서, 상기 복수의 간극(60)은 서로 교차하지 않고 연장되는 적어도 한 쌍의 간극(60)을 포함하고,
    상기 한 쌍의 간극(60)들 사이의 간격은 5 ㎜ 이상인 것인 탄화규소 기판(1).
  6. 제4항에 있어서, 상기 복수의 간극(60)은 서로 교차하는 적어도 한 쌍의 간극(60)을 포함하는 것인 탄화규소 기판(1).
  7. 제6항에 있어서, 상기 복수의 간극(60)은 평면적으로 봤을 때 격자형으로 교차하도록 형성되는 것인 탄화규소 기판(1).
  8. 제1항에 있어서, 상기 베이스층(10)의 불순물 밀도는 상기 SiC층(20)의 불순물 밀도보다 높은 것인 탄화규소 기판(1).
  9. 제1항에 있어서, 상기 베이스층(10)의 불순물 밀도는 1×1018 atm/㎤ 이상인 것인 탄화규소 기판(1).
  10. 제1항에 있어서, 상기 SiC층(20)의 상기 베이스층(10)과는 반대측의 주면(20A)은 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 것인 탄화규소 기판(1).
  11. 제10항에 있어서, 상기 SiC층(20)의 상기 베이스층(10)과는 반대측의 주면(20A)의 오프 방위와 <1-100> 방향이 이루는 각은 5˚ 이하인 것인 탄화규소 기판(1).
  12. 제11항에 있어서, 상기 SiC층(20)의 상기 베이스층(10)과는 반대측의 주면(20A)은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하인 것인 탄화규소 기판(1).
  13. 제10항에 있어서, 상기 SiC층(20)의 상기 베이스층(10)과는 반대측의 주면(20A)의 오프 방위와 <11-20> 방향이 이루는 각은 5˚ 이하인 것인 탄화규소 기판(1).
  14. 제1항에 있어서, 상기 SiC층(20)의 상기 베이스층(10)과는 반대측의 주면(20A)은 연마되어 있는 것인 탄화규소 기판(1).
KR1020127007592A 2009-12-25 2010-09-28 탄화규소 기판 KR20120112376A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-295212 2009-12-25
JP2009295212 2009-12-25

Publications (1)

Publication Number Publication Date
KR20120112376A true KR20120112376A (ko) 2012-10-11

Family

ID=44195343

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127007592A KR20120112376A (ko) 2009-12-25 2010-09-28 탄화규소 기판

Country Status (8)

Country Link
US (1) US20120161157A1 (ko)
EP (1) EP2518757A1 (ko)
JP (1) JPWO2011077797A1 (ko)
KR (1) KR20120112376A (ko)
CN (1) CN102741973A (ko)
CA (1) CA2776403A1 (ko)
TW (1) TW201131756A (ko)
WO (1) WO2011077797A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2759074A1 (en) * 2010-02-05 2011-08-11 Taro Nishiguchi Method for manufacturing silicon carbide substrate
JP2012089639A (ja) * 2010-10-19 2012-05-10 Sumitomo Electric Ind Ltd 単結晶炭化珪素基板を有する複合基板
JP2013089937A (ja) * 2011-10-24 2013-05-13 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法および炭化珪素基板
JP5501539B1 (ja) * 2012-09-13 2014-05-21 パナソニック株式会社 半導体装置
US10062749B2 (en) * 2013-06-18 2018-08-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
KR102631767B1 (ko) * 2019-08-22 2024-02-01 주식회사 효산 디스플레이 제조용 기판 및 이의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
EP1243674B1 (en) * 1999-09-06 2005-06-08 Sixon Inc. SiC SINGLE CRYSTAL AND METHOD FOR GROWING THE SAME
DE60033829T2 (de) * 1999-09-07 2007-10-11 Sixon Inc. SiC-HALBLEITERSCHEIBE, SiC-HALBLEITERBAUELEMENT SOWIE HERSTELLUNGSVERFAHREN FÜR EINE SiC-HALBLEITERSCHEIBE
US7422634B2 (en) 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
JP2007180273A (ja) * 2005-12-28 2007-07-12 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
US7981709B2 (en) * 2007-04-05 2011-07-19 Sumitomo Electric Industries, Ltd. Semiconductor device and method for fabricating the same
JP2009081352A (ja) * 2007-09-27 2009-04-16 Seiko Epson Corp 半導体基板の製造方法及び半導体基板

Also Published As

Publication number Publication date
TW201131756A (en) 2011-09-16
CA2776403A1 (en) 2011-06-30
CN102741973A (zh) 2012-10-17
US20120161157A1 (en) 2012-06-28
WO2011077797A1 (ja) 2011-06-30
EP2518757A1 (en) 2012-10-31
JPWO2011077797A1 (ja) 2013-05-02

Similar Documents

Publication Publication Date Title
JP5344037B2 (ja) 炭化珪素基板および半導体装置
WO2011046020A1 (ja) 炭化珪素基板の製造方法、炭化珪素基板および半導体装置
WO2011155234A1 (ja) 炭化珪素基板、エピタキシャル層付き基板、半導体装置および炭化珪素基板の製造方法
KR20120023817A (ko) 탄화규소 기판의 제조 방법 및 탄화규소 기판
KR20120022964A (ko) 탄화규소 기판의 제조 방법 및 탄화규소 기판
JP2011243770A (ja) 炭化珪素基板、半導体装置、炭化珪素基板の製造方法
KR20120112376A (ko) 탄화규소 기판
KR20130006442A (ko) 반도체 장치 및 그 제조 방법
KR20120023016A (ko) 반도체 장치
KR20120108912A (ko) 탄화규소 기판
JPWO2011092893A1 (ja) 炭化珪素基板の製造方法
KR20120038508A (ko) 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치
JP2011071204A (ja) 半導体基板の製造方法
WO2011086734A1 (ja) 炭化珪素基板の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid