KR20120038508A - 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치 - Google Patents

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다케요시 마스다
게이지 와다
히로키 이노우에
다로 니시구치
교코 오키타
야스오 나미카와
다쿠 호리이
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스미토모덴키고교가부시키가이샤
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Abstract

제조 비용의 저감을 실현할 수 있는 탄화 규소 기판의 제조 방법은 베이스 기판(10)과 SiC 기판(20)을 준비하는 공정과, 베이스 기판(10)과 SiC 기판(20)을 중첩시킴으로써 적층 기판을 제작하는 공정과, 적층 기판을 가열함으로써 접합 기판(3)을 제작하는 공정과, 베이스 기판(10)의 온도가 SiC 기판(20)의 온도보다 높아지도록 접합 기판(3)을 가열함으로써, 접합 계면(15)에 형성된 보이드(30)를 접합 기판(3)의 두께 방향으로 이동시키는 공정과, 베이스 기판(10)에 있어서 SiC 기판(20)과 반대측의 주면(10B)을 포함하는 영역을 제거함으로써 보이드(30)를 제거하는 공정을 포함한다.

Description

탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치{PROCESS FOR PRODUCING SILICON CARBIDE SUBSTRATE, PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE, SILICON CARBIDE SUBSTRATE, AND SEMICONDUCTOR DEVICE}
본 발명은 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치에 관한 것으로, 보다 특정적으로는 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경 하에서의 사용 등을 가능하게 하기 위해서, 반도체 장치를 구성하는 재료로서 탄화 규소의 채용이 진행되고 있다. 탄화 규소는 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소와 비교해서, 밴드갭이 큰 광대역 갭 반도체이다. 그 때문에, 반도체 장치를 구성하는 재료로서 탄화 규소를 채용함으로써, 반도체 장치의 고내압화, 온저항의 저감 등을 달성할 수 있다. 또한, 탄화 규소를 재료로서 채용한 반도체 장치는 규소를 재료로서 채용한 반도체 장치와 비교해서, 고온 환경 하에서 사용된 경우의 특성 저하가 작다고 하는 이점도 갖고 있다.
이러한 상황 하에서, 반도체 장치의 제조에 이용되는 탄화 규소 결정 및 탄화 규소 기판의 제조 방법에 관해서는 여러 가지 검토가 이루어지고, 다양한 아이디어가 제안되어 있다[예를 들면, 일본 특허 공개 2002-280531호 공보(특허 문헌 1) 참조].
일본 특허 공개 2002-280531호 공보
그러나, 탄화 규소는 상압에서 액상을 갖지 않는다. 또한, 결정 성장 온도가 2000℃ 이상으로 매우 높고, 성장 조건의 제어나 그 안정화가 곤란하다. 그 때문에, 탄화 규소 단결정은 고품질을 유지하면서 대구경화하는 것이 곤란하여, 대구경의 고품질 탄화 규소 기판을 얻는 것은 용이하지 않다. 그리고, 대구경의 탄화 규소 기판의 제작이 곤란한 것에 기인하여, 탄화 규소 기판의 제조 비용이 상승할 뿐만 아니라, 이 탄화 규소 기판을 이용하여 반도체 장치를 제조할 경우에는, 1 배치(batch)당 생산 개수가 작아져, 반도체 장치의 제조 비용이 높아진다고 하는 문제가 있었다. 그럼에도, 제조 비용이 높은 탄화 규소 단결정을 기판으로서 유효하게 이용함으로써, 반도체 장치의 제조 비용을 저감할 수 있는 것으로 생각된다.
그래서, 본 발명의 목적은 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치를 제공하는 것이다.
본 발명에 따른 탄화 규소 기판의 제조 방법은, 탄화 규소로 이루어지는 베이스 기판과 단결정 탄화 규소로 이루어지는 SiC 기판을 준비하는 공정과, 베이스 기판과 SiC 기판을 서로의 주면끼리 접촉하도록 중첩시킴으로써 적층 기판을 제작하는 공정과, 적층 기판을 가열함으로써 베이스 기판과 SiC 기판을 접합하여 접합 기판을 제작하는 공정과, 베이스 기판과 SiC 기판 사이에 온도차가 형성되도록 접합 기판을 가열함으로써 접합 기판을 제작하는 공정에서 베이스 기판과 SiC 기판의 계면에 형성된 보이드를 접합 기판의 두께 방향으로 이동시키는 공정과, 베이스 기판 및 SiC 기판 내의 보이드를 이동시키는 공정에서, 보다 고온으로 가열되는 한쪽 기판에 있어서 다른쪽 기판과 반대측의 주면을 포함하는 영역을 제거함으로써, 보이드를 제거하는 공정을 포함한다.
전술한 바와 같이 고품질의 탄화 규소 단결정은 대구경화가 곤란하다. 한편, 탄화 규소 기판을 이용한 반도체 장치의 제조 프로세스에 있어서 효율적으로 제조하기 위해서는, 정해진 형상 및 크기로 통일된 기판이 필요하다. 그 때문에, 고품질의 탄화 규소 단결정(예를 들면 결함 밀도가 작은 탄화 규소 단결정)을 얻을 수 있었던 경우라도, 절단 등으로 인해 정해진 형상 등으로 가공할 수 없는 영역은 유효하게 이용되지 않을 가능성이 있다.
이에 반해, 본 발명의 탄화 규소 기판의 제조 방법에서는, 베이스 기판 위에 단결정 탄화 규소로 이루어지는 SiC 기판이 적재되어 제작된 적층 기판이 가열됨으로써 접합되어, 탄화 규소 기판이 제조된다. 그 때문에, 예를 들면 결함 밀도가 크고, 저품질의 탄화 규소 결정으로 이루어지는 베이스 기판을 상기 정해진 형상 및 크기로 가공하고, 그 베이스 기판 위에 고품질이지만 원하는 형상 등이 실현되어 있지 않은 탄화 규소 단결정을 SiC 기판으로서 적재하여, 가열함으로써 탄화 규소 기판을 제조할 수 있다. 이와 같이 하여 얻어진 탄화 규소 기판은 전체적으로 정해진 형상 및 크기로 통일되어 있기 때문에, 반도체 장치의 제조 효율화에 기여할 수 있다. 또한, 이러한 탄화 규소 기판의 고품질 SiC 기판 위에, 예를 들면 에피택셜 성장층을 형성하여 반도체 장치를 제조하는 것이 가능하기 때문에, 탄화 규소 단결정을 유효하게 이용할 수 있다. 그 결과, 본 발명의 탄화 규소 기판의 제조 방법에 따르면, 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판을 제조할 수 있다.
또한, SiC 기판과 베이스 기판을 접합하여 접합 기판을 제작하면, SiC 기판이나 베이스 기판의 휘어짐 등으로 기인하여, 베이스 기판과 SiC 기판의 계면에 보이드가 형성될 우려가 있다. 이러한 보이드가 존재하는 접합 기판을 그대로 탄화 규소 기판으로서 반도체 장치의 제조에 사용한 경우, 보이드가 저항 성분으로서 작용하여 기판의 저항율을 상승시킨다. 그 때문에, 제조되는 반도체 장치의 온 저항이 상승한다고 하는 문제가 발생할 수 있다. 또한, 이러한 보이드가 존재하는 접합 기판을 그대로 탄화 규소 기판으로서 사용하면, 이 보이드의 존재로 인해 기판의 강도가 저하하여, 취급 시에 균열 등이 발생하기 쉬워진다고 하는 문제도 있다.
이에 반해, 본 발명의 탄화 규소 기판의 제조 방법은 SiC 기판과 베이스 기판을 접합하여 접합 기판을 형성한 후, 보이드를 접합 기판의 두께 방향으로 이동시키는 공정과, 보이드를 제거하는 공정을 더 포함한다. 이에 따라, 탄화 규소 기판 내의 보이드가 감소하여, 보이드의 존재에 따른 상기 문제의 발생이 억제된다. 여기서, 상기 보이드의 제거는, 예를 들면 연마에 의해 실시할 수 있다. 또한, 상기 접합 기판을 제작하는 공정과 보이드를 이동시키는 공정은 각각 별개의 공정으로서 실시될 수도 있지만, 단일 공정으로서 동시에 실시되리 수도 있다. 구체적으로는, 예를 들면 적층 기판을 제작하는 공정 후, 베이스 기판과 SiC 기판 사이에 온도차가 형성되도록 적층 기판을 가열함으로써 베이스 기판과 SiC 기판을 접합하면서 보이드를 이동시킬 수도 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 보이드를 이동시키는 공정에서는, 베이스 기판의 온도가 SiC 기판의 온도보다 높아지도록 접합 기판이 가열되고, 보이드를 제거하는 공정에서는, 베이스 기판에 있어서 SiC 기판과 반대측의 주면을 포함하는 영역이 제거됨으로써 보이드가 제거될 수 있다.
베이스 기판의 온도가 SiC 기판의 온도보다 높아지도록 접합 기판을 가열하면, 상기 보이드는 베이스 기판측으로 이동한다. 그리고, 베이스 기판에 있어서 SiC 기판과 반대측의 주면을 포함하는 영역과 함께 보이드를 제거함으로써, SiC 기판을 소비하지 않고 보이드를 제거할 수 있다. 그 때문에, 예를 들면 고품질인 단결정 탄화 규소로 이루어지는 SiC 기판을 채용한 경우에, 이 SiC 기판을 쓸모없게 하는 일없이 보이드를 제거할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 보이드를 이동시키는 공정에서, 베이스 기판에 있어서 SiC 기판과 반대측의 주면은 1500℃ 이상 3000℃ 이하의 온도 범위로 가열될 수도 있다.
가열 온도를 1500℃ 이상으로 함으로써 보이드의 이동을 효율적으로 달성할 수 있다. 한편, 가열 온도를 3000℃ 이하로 함으로써 SiC 기판에서의 에칭 등의 손상 발생을 억제할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정 전에, 적층 기판을 제작하는 공정에서 서로 접촉될 베이스 기판 및 SiC 기판의 주면을 평탄화하는 공정을 더 포함할 수도 있다. 베이스 기판과 SiC 기판의 접합면이 될 면을 미리 평탄화해 둠으로써, 베이스 기판과 SiC 기판을 보다 확실하게 접합할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정은 적층 기판을 제작하는 공정 전에, 적층 기판을 제작하는 공정에서 서로 접촉될 베이스 기판 및 SiC 기판의 주면을 연마하지 않고 실시될 수도 있다. 이에 따라, 탄화 규소 기판의 제조 비용을 저감할 수 있다. 여기서, 적층 기판을 제작하는 공정에서 서로 접촉될 베이스 기판 및 SiC 기판의 주면은 전술한 바와 같이 연마되지 않더라도 좋다. 그러나, 기판 제작 시에 슬라이스 등에 의해 형성된 표면 부근의 손상층을 제거하는 관점에서, 예를 들면 에칭에 의해서 그 손상층이 제거되는 공정이 실시된 후에 상기 적층 기판을 제작하는 공정이 실시되는 것이 바람직하다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서 SiC 기판은 베이스 기판 위에 평면적으로 봤을 때 복수개 나란히 적재되더라도 좋다. 다른 관점에서 설명하면, SiC 기판은 베이스 기판의 주면을 따라서 복수개 나란히 적재되더라도 좋다.
전술한 바와 같이, 고품질의 탄화 규소 단결정은 대구경화가 곤란하다. 이것에 대하여, 고품질의 탄화 규소 단결정으로부터 채취된 복수의 SiC 기판을 평면적으로 복수개 나란히 배치한 후에, 베이스 기판과 SiC 기판을 접합함으로써 고품질 SiC층을 갖는 대구경 기판으로서 취급하는 것이 가능한 탄화 규소 기판을 얻을 수 있다. 그리고, 이 탄화 규소 기판을 이용함으로써 반도체 장치의 제조 프로세스를 효율화할 수 있다. 또, 반도체 장치의 제조 프로세스를 효율화하기 위해서는, 상기 복수의 SiC 기판 중 상호 인접한 SiC 기판은 서로 접촉하여 배치되는 것이 바람직하다. 보다 구체적으로는, 예를 들면 상기 복수의 SiC 기판은 평면적으로 봤을 때 매트릭스 형태로 전면(全面)에 배치되는 것이 바람직하다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서 베이스 기판과 반대측인 SiC 기판의 주면은 {0001}면에 대한 오프각이 50° 이상 65° 이하이어도 좋다.
육방정(六方晶)의 단결정 탄화 규소를 <0001> 방향으로 성장시킴으로써, 고품질의 단결정을 효율적으로 제작할 수 있다. 그리고, <0001> 방향으로 성장시킨 탄화 규소 단결정으로부터는, {0001}면을 주면으로 하는 탄화 규소 기판을 효율적으로 채취할 수 있다. 한편, 면방위 {0001}에 대한 오프각이 50° 이상 65° 이하인 주면을 갖는 탄화 규소 기판을 이용함으로써, 고성능 반도체 장치를 제조할 수 있는 경우가 있다.
구체적으로는, 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor; 산화막 전계 효과 트랜지스터)의 제작에 이용되는 탄화 규소 기판은 면방위 {0001}에 대한 오프각이 8° 정도 이하인 주면을 갖는 것이 일반적이다. 그리고, 이 주면 위에 에피택셜 성장층이 형성되고, 이 에피택셜 성장층 상에 산화막, 전극 등이 형성되어 MOSFET를 얻을 수 있다. 이 MOSFET에서는, 에피택셜 성장층과 산화막의 계면을 포함하는 영역에 채널 영역이 형성된다. 그러나, 이러한 구조를 갖는 MOSFET에서는 {0001}면에 대한 기판 주면의 오프각이 8° 정도 이하인 것에 기인하여, 채널 영역이 형성되는 에피택셜 성장층과 산화막의 계면 부근에 다수의 계면 준위가 형성되어, 캐리어의 주행을 방해함으로써 채널 이동도가 저하한다.
이것에 대하여, 상기 적층 기판을 제작하는 공정에서, 베이스 기판과 반대측인 SiC 기판의 주면에 있어서, {0001}면에 대한 오프각을 50° 이상 65° 이하로 함으로써, 제조되는 탄화 규소 기판의 주면은 {0001}면에 대한 오프각이 50° 이상 65° 이하가 된다. 그 때문에, 상기 계면 준위의 형성이 저감되고, 온 저항이 저감된 MOSFET 등을 제작할 수 있는 탄화 규소 기판을 제조할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서, 베이스 기판과 반대측인 SiC 기판의 주면의 오프 방위와 <1-100> 방향이 이루는 각은 5° 이하이더라도 좋다.
<1-100> 방향은 탄화 규소 기판에 있어서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 5° 이하로 함으로써, 탄화 규소 기판 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서 베이스 기판과 반대측인 SiC 기판의 주면은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3° 이상 5° 이하이더라도 좋다.
이에 따라, 탄화 규소 기판을 이용하여 MOSFET를 제작한 경우의 채널 이동도를 보다 한층 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3°이상 +5° 이하로 한 것은, 채널 이동도와 그 오프각과의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도를 얻을 수 있었던 것에 기초하고 있다.
또한, 「<1-100> 방향에서의 {03-38}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향이 형성하는 평면에의 상기 주면의 법선의 정사영과, {03-38}면의 법선이 이루는 각도이며, 그 부호에 있어서 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우는 바람직하며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우는 바람직하지 않다.
또, 상기 주면의 면방위는 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 주면의 면방위는 {03-38}인 것이 보다 바람직하다. 여기서, 주면의 면방위가 실질적으로 {03-38}이라는 것은, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위가 {03-38}이라고 간주할 수 있는 오프각의 범위에 기판 주면의 면방위가 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위는 예를 들면 {03-38}에 대하여 오프각의 ±2°의 범위이다. 이에 따라, 전술한 채널 이동도를 더 한층 향상시킬 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서 베이스 기판과 반대측의 SiC 기판의 주면의 오프 방위와 <11-20> 방향이 이루는 각은 5° 이하이더라도 좋다.
<11-20> 방향은 상기 <1-100> 방향과 마찬가지로, 탄화 규소 기판에 있어서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5°로 함으로써, SiC 기판 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 베이스 기판과 SiC 기판을 접합하는 공정에서는 대기 분위기를 감압함으로써 얻어진 분위기 속에서 적층 기판이 가열되더라도 좋다. 이에 따라, 탄화 규소 기판의 제조 비용을 저감할 수 있다.
상기 탄화 규소 기판의 제조 방법에 있어서, 베이스 기판과 SiC 기판을 접합하는 공정에서는 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 적층 기판이 가열되더라도 좋다.
이에 따라, 간소한 장치에 의해 상기 접합을 실시하는 것이 가능해지고 비교적 단시간에 접합을 실시하기 위한 분위기를 얻는 것이 가능해진다. 그 결과, 탄화 규소 기판의 제조 비용을 저감할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 탄화 규소 기판을 준비하는 공정과, 탄화 규소 기판 위에 에피택셜 성장층을 형성하는 공정과, 에피택셜 성장층 위에 전극을 형성하는 공정을 포함한다. 그리고, 탄화 규소 기판을 준비하는 공정에서는, 상기 본 발명의 탄화 규소 기판의 제조 방법에 의해 탄화 규소 기판이 제조된다.
본 발명의 반도체 장치의 제조 방법에 따르면, 상기 본 발명의 탄화 규소 기판의 제조 방법에 의해 제조된 탄화 규소 기판을 이용하여 반도체 장치가 제조되기 때문에, 반도체 장치의 제조 비용을 저감할 수 있다.
본 발명에 따른 탄화 규소 기판은 상기 본 발명의 탄화 규소 기판의 제조 방법에 의해 제조된다. 이에 따라, 본 발명의 탄화 규소 기판은 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판이다.
본 발명에 따른 반도체 장치는 상기 본 발명의 반도체 장치의 제조 방법에 의해 제조된다. 이에 따라, 본 발명의 반도체 장치는 제조 비용이 저감된 반도체 장치이다.
이상의 설명으로부터 분명한 바와 같이, 본 발명의 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치에 따르면, 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치를 제공할 수 있다.
도 1은 실시형태 1에 있어서의 탄화 규소 기판의 제조 방법의 개략을 도시하는 흐름도이다.
도 2는 실시형태 1에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 3은 실시형태 1에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 도 3의 보이드 주변을 확대하여 도시하는 개략 부분 단면도이다.
도 5는 실시형태 1에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 실시형태 1에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 실시형태 1에 있어서의 탄화 규소 기판의 구조를 도시하는 개략 단면도이다.
도 8은 실시형태 2에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 실시형태 2에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 실시형태 2에 있어서의 탄화 규소 기판의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11은 실시형태 2에 있어서의 탄화 규소 기판의 구조를 도시하는 개략 단면도이다.
도 12는 종형 MOSFET의 구조를 도시하는 개략 단면도이다.
도 13은 종형 MOSFET의 제조 방법의 개략을 도시하는 흐름도이다.
도 14는 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 15는 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 16은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 17은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또, 이하의 도면에 있어서 동일 또는 상응하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
우선, 도 1?도 7을 참조하여, 본 발명의 일 실시형태인 실시형태 1에 관해서 설명한다. 도 1을 참조하면, 본 실시형태에 있어서의 탄화 규소 기판의 제조 방법에서는, 먼저 공정 (S10)으로서 기판 준비 공정이 실시된다. 이 공정 (S10)에서는 도 2를 참조하여, 예를 들면 탄화 규소로 이루어지는 베이스 기판(10) 및 단결정 탄화 규소로 이루어지는 SiC 기판(20)이 준비된다. 이때, SiC 기판(20)의 주면(20A)은 이 제조 방법에 의해 얻어지는 SiC층(20)의 주면(20A)이 되기 때문에(후술하는 도 7 참조), 원하는 주면(20A)의 면방위에 따라, SiC 기판(20)의 주면(20A)의 면방위를 선택한다.
또한, 베이스 기판(10)에는, 예를 들면 불순물 농도가 2×1019 ㎝-3보다 높은 기판이 채용된다. 그리고, SiC 기판(20)에는 불순물 농도가 5×1018 ㎝-3보다 높고 2×1019 ㎝-3보다 낮은 기판을 채용할 수 있다. 이에 따라, 저항율이 작은 베이스층(10)을 형성하면서, 디바이스 프로세스에서의 열처리가 실시된 경우라도, 적어도 SiC층(20)에서 적층 결함의 발생을 억제할 수 있다. 또한, 베이스 기판(10)으로서는, 단결정 탄화 규소, 다결정 탄화 규소, 비정질 탄화 규소, 탄화 규소 소결체 등으로 이루어지는 기판을 채용할 수 있다.
다음에, 공정 (S20)으로서 기판 평탄화 공정이 실시된다. 이 공정 (S20)에서는, 후술하는 공정 (S30)에서 서로 접촉될 베이스 기판(10)의 주면(10A) 및 SiC 기판(20)의 주면(20B)(접합면)이, 예를 들면 연마에 의해 평탄화된다. 또, 이 공정 (S20)은 필수적인 공정은 아니지만, 이것을 실시해 둠으로써, 서로 대향하는 베이스 기판(10)과 SiC 기판(20) 사이의 간극의 크기가 균일해지기 때문에, 후술하는 공정 (S40)에 있어서 접합면 내에서의 반응(접합)의 균일성이 향상된다. 그 결과, 베이스 기판(10)과 SiC 기판(20)을 보다 확실하게 접합할 수 있다. 또한, 한층 더 확실하게 베이스 기판(10)과 SiC 기판을 접합하기 위해서는, 상기 접합면의 면 거칠기(Ra)는 100 ㎚ 미만인 것이 바람직하고, 50 ㎚ 미만인 것이 바람직하다. 또한, 접합면의 면 거칠기(Ra)를 10 ㎚ 미만으로 함으로써, 보다 확실한 접합을 달성할 수 있다.
한편, 공정 (S20)을 생략하고, 서로 접촉될 베이스 기판(10) 및 SiC 기판(20)의 주면을 연마하지 않고 공정 (S30)이 실시될 수도 있다. 이에 따라, 탄화 규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 베이스 기판(10) 및 SiC 기판(20)의 제작 시에 슬라이스 등에 의해 형성된 표면 부근의 손상층을 제거하는 관점에서, 예를 들면 에칭에 의해서 그 손상층이 제거되는 공정이 상기 공정 (S20) 대신에, 또는 상기 공정 (S20) 뒤에 실시된 후에, 후술하는 공정 (S30)이 실시될 수도 있다.
다음에, 공정 (S30)으로서 적층 공정이 실시된다. 이 공정 (S30)에서는 도 1을 참조하면, 베이스 기판(10)의 주면(10A) 위에 접촉하도록 SiC 기판(20)이 적재되어, 적층 기판이 제작된다. 여기서, 이 공정 (S30)에서는 베이스 기판(10)과 반대측인 SiC 기판(20)의 주면(20A)은 {0001}면에 대한 오프각이 50° 이상 65° 이하이더라도 좋다. 이에 따라, SiC층(20)의 주면(20A)에 있어서 {0001}면에 대한 오프각이 50° 이상 65° 이하인 탄화 규소 기판(1)을 용이하게 제조할 수 있다. 또한, 공정 (S30)에서는, 상기 주면(20A)의 오프 방위와 <1-100> 방향이 이루는 각은 5° 이하이더라도 좋다. 이에 따라, 제작되는 탄화 규소 기판(1) 위[주면(20A) 위]에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다. 또한, 공정 (S30)에서 주면(20A)은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3° 이상 5° 이하라도 좋다. 이에 따라, 제조되는 탄화 규소 기판(1)을 이용하여 MOSFET 등을 제작한 경우의 채널 이동도를 더 한층 향상시킬 수 있다.
한편, 공정 (S30)에서는 주면(20A)의 오프 방위와 <11-20> 방향이 이루는 각은 5° 이하이더라도 좋다. 이에 따라, 제작되는 탄화 규소 기판(1) 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
다음에, 공정 (S40)으로서 접합 공정이 실시된다. 이 공정 (S40)에서는 상기 적층 기판(2)이, 예를 들면 베이스 기판(10)을 구성하는 탄화 규소의 승화 온도 이상의 온도 범위로 가열됨으로써, 베이스 기판(10)과 SiC 기판(20)이 접합된다. 이에 따라, 도 3을 참조하여 접합 기판(3)을 얻을 수 있다. 여기서, 공정 (S10)에서 준비되는 베이스 기판(10) 및 SiC 기판(20)으로서, 휘어짐 등의 변형이 없는 완전한 평면 형상을 갖는 기판을 준비하는 것은 곤란하다. 그 때문에, 공정 (S30)에서 제작되는 적층 기판(2)에서는, 베이스 기판(10)과 SiC 기판(20)이 전면(全面)에 걸쳐 완전히 밀착한 상태가 아니라, 접촉된 영역과 접촉되지 않은 영역이 존재하는 경우가 많다. 그 결과, 공정 (S30)에서는, 베이스 기판(10)과 SiC 기판(20)의 접합 계면(15) 부근에 보이드(30)가 형성된다.
다음에, 공정 (S50)으로서 보이드 이동 공정이 실시된다. 이 공정 (S50)에서는, 베이스 기판(10)과 SiC 기판(20) 사이에 온도차가 형성되도록 접합 기판(3)이 가열된다. 구체적으로는, 예를 들면 베이스 기판(10)의 온도가 SiC 기판(20)의 온도보다 높아지도록 상기 접합 기판(3)이 가열된다.
이때, 도 4를 참조하여, 보이드(30)의 내부에서는 온도가 높은 측인 베이스 기판(10)의 내벽(30A)을 따른 영역을 구성하는 탄화 규소가 승화하여, 화살표 α를 따라서 이동한 후, 온도가 낮은 측인 SiC 기판(20)측의 내벽(30B)에 도달하여 고화된다. 이에 따라, 도 5에 도시한 바와 같이 보이드(30)가 베이스 기판(10)측으로 이동한다. 그리고, 이 상태를 유지함으로써 도 6에 도시한 바와 같이 보이드(30)가 베이스 기판(10)에 있어서 SiC 기판(20)과 반대측의 주면(10B) 가까이까지 이동한다.
여기서, 공정 (S50)에서는 베이스 기판(10) 및 SiC 기판(20) 중 어느 한쪽이 고온이 되도록 가열하면 되지만, 본 실시형태에서는 보이드(30)가 SiC 기판(20)의 품질이나 수율에 주는 영향을 억제하는 관점에서, 보이드(30)를 베이스 기판(10)측으로 이동시킬 목적으로, 베이스 기판(10)측의 온도가 SiC 기판(20)측의 온도보다 높아지도록 접합 기판(3)이 가열된다. 또한, 이 접합 기판(3)의 가열은, 예를 들면 흑연으로 이루어지는, 또는 흑연으로 이루어져 표면이 탄탈카바이드로 코팅된 도가니 내, 또는 서셉터 위에서 실시될 수 있다. 이때, 분위기의 압력이 낮을수록 보이드(30)의 이동 속도가 커진다. 그 때문에, 생산 효율 향상의 관점에서는, 분위기의 압력을 작게 하는 것이 바람직하고, 구체적으로는 대기압 미만으로 하는 것이 바람직하다. 또한, 가열 시의 분위기는, 예를 들면 희가스(아르곤 등)나 질소 등을 채용할 수 있다. 또한, 전술한 바와 같이 온도차를 형성한 상태에서 적층 기판(2)을 가열함으로써, 공정 (S40)과 공정 (S50)을 동시에 실시하더라도 좋다.
다음에, 공정 (S60)으로서 보이드 제거 공정이 실시된다. 이 공정 (S60)에서는, 베이스 기판(10) 및 SiC 기판(20) 중, 공정 (S50)에서 보다 고온으로 가열된 한쪽 기판에 있어서 다른쪽 기판과 반대측의 주면을 포함하는 영역이 제거됨으로써, 보이드(30)가 제거된다. 구체적으로는, 예를 들면 본 실시형태에서는, 도 6을 참조하여, 베이스 기판(10)에 있어서 SiC 기판(20)과 반대측의 주면(10B)을 포함하는 영역(10C)이 제거됨으로써 보이드(30)가 제거된다. 이상의 순서에 따라, 도 7에 도시하는 본 실시형태에 있어서의 탄화 규소 기판(1)이 완성된다.
여기서, 상기 프로세스에 따르면, 탄화 규소 기판(1)은 베이스 기판(10)의 형상 등의 선택에 의해 원하는 형상 및 크기로 할 수 있기 때문에, 반도체 장치의 제조 효율화에 기여할 수 있다. 또한, 이러한 프로세스로 제조되는 탄화 규소 기판(1)에서는, 종래 원하는 형상 등으로 가공할 수 없기 때문에 이용되지 않았던 고품질 탄화 규소 단결정으로 이루어지는 SiC 기판(20)을 이용하여 반도체 장치를 제조하는 것이 가능하므로, 탄화 규소 단결정을 유효하게 이용할 수 있다. 그 결과, 본 실시형태에 있어서의 탄화 규소 기판(1)의 제조 방법에 따르면, 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 가능하게 하는 탄화 규소 기판(1)을 제조할 수 있다.
또한, 상기 프로세스에 따르면, 베이스 기판(10)과 SiC 기판(20)의 접합 계면(15) 부근에 형성된 보이드(30)를 공정 (S50)에서 이동시킨 후, 공정 (S60)에서 제거한다. 그 때문에, 탄화 규소 기판(1) 내의 보이드(30)가 감소하여, 보이드(30)의 존재에 따른 기판의 저항율 상승, 기판의 강도 저하 등이 억제된다.
여기서, 상기 공정 (S50)에서는, 베이스 기판(10)에 있어서 SiC 기판(20)과 반대측의 주면(10B)은 1500℃ 이상 3000℃ 이하의 온도 범위로 가열되는 것이 바람직하다. 가열 온도를 1500℃ 이상으로 함으로써 보이드(30)의 이동 속도가 빨라지고, 보이드(30)의 이동을 효율적으로 달성할 수 있다. 한편, 가열 온도를 3000℃ 이하로 함으로써, SiC 기판(20)에서의 에칭 등의 손상 발생을 억제할 수 있다.
또, 상기 탄화 규소 기판의 제조 방법에서는, 적층 기판에 있어서 베이스 기판(10)과 반대측인 SiC 기판(20)의 주면(20A)에 대응하는 SiC 기판(20)의 주면을 연마하는 공정을 더 포함할 수도 있다. 이에 따라, SiC층(20)[SiC 기판(20)]에 있어서 베이스 기판(10)과 반대측의 주면(20A) 위에 고품질 에피택셜 성장층을 형성할 수 있다. 그 결과, 고품질의 그 에피택셜 성장층을 예를 들면 활성층으로서 포함하는 반도체 장치를 제조할 수 있다. 즉, 이러한 공정을 채용함으로써, 상기 SiC층(20) 위에 형성된 에피택셜층을 포함하는 고품질의 반도체 장치를 제조하는 것이 가능한 탄화 규소 기판(1)을 얻을 수 있다. 여기서, 그 SiC 기판(20)의 주면(20A)의 연마는 베이스 기판(10)과 SiC 기판(20)의 접합 후에 실시될 수도 있고, 상기 적층 기판(2)에 있어서 베이스 기판(10)과 반대측의 주면(20A)이 되어야 하는 SiC 기판(20)의 주면을 미리 연마함으로써, 적층 기판(2)을 제작하는 공정 전에 실시될 수도 있다.
도 7을 참조하면, 상기 제조 방법에 의해 얻어지는 탄화 규소 기판(1)은 탄화 규소로 이루어지는 베이스층(10)과, 베이스층(10)과는 다른 단결정 탄화 규소로 이루어지는 SiC층(20)을 구비한다. 여기서, SiC층(20)이 베이스층(10)과는 다른 단결정 탄화 규소로 이루어지는 상태란, 베이스층(10)이 탄화 규소의 다결정, 비정질 등 단결정 이외의 탄화 규소로 이루어지는 경우를 포함하고, 베이스층(10)이 단결정 탄화 규소로 이루어지는 경우로서, SiC층(20)과는 다른 결정으로 이루어지는 경우를 포함한다. 베이스층(10)과 SiC층(20)이 다른 결정으로 이루어진 상태란, 베이스층(10)과 SiC층(20) 사이에 경계가 존재하여, 예를 들면 그 경계의 한쪽 측과 다른쪽 측에서 결함 밀도가 상이한 상태를 의미한다. 이때, 결함 밀도가 그 경계에서 불연속적일 수도 있다.
또한, 상기 본 실시형태의 탄화 규소 기판(1)의 제조 방법에 있어서, 공정 (S40)에서는 대기 분위기를 감압함으로써 얻어진 분위기 속에서 적층 기판이 가열될 수도 있다. 이에 따라, 탄화 규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 공정 (S50)에서는 대기 분위기를 감압함으로써 얻어진 분위기 속에서 접합 기판이 가열될 수도 있다. 이에 따라, 탄화 규소 기판(1)의 제조 비용을 저감할 수 있다.
또한, 상기 본 실시형태의 탄화 규소 기판(1)의 제조 방법에 있어서, 공정 (S40)에서는, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 적층 기판(2)이 가열될 수도 있다. 이에 따라, 간소한 장치로 상기 접합을 실시하는 것이 가능하게 되고 비교적 단시간에 접합을 실시하기 위한 분위기를 얻는 것이 가능해진다. 그 결과, 탄화 규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 공정 (S50)에서는, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 접합 기판(3)이 가열될 수도 있다. 이에 따라, 간소한 장치로 상기 보이드(30)의 이동을 달성하는 것이 가능하게 되고 비교적 단시간에 보이드(30)의 이동을 달성하기 위한 분위기를 얻는 것이 가능해진다. 그 결과, 탄화 규소 기판(1)의 제조 비용을 저감할 수 있다.
여기서, 공정 (S30)에서 제작된 적층 기판에서는, 베이스 기판(10)과 SiC 기판(20) 사이에 형성되는 간극이 100 ㎛ 이하인 것이 바람직하다. 이에 따라, 공정 (S40)에서, 베이스 기판(10)과 SiC 기판(20)의 균일한 접합을 달성할 수 있다.
또한, 공정 (S40)에서의 적층 기판의 가열 온도는 1800℃ 이상 2500℃ 이하인 것이 바람직하다. 가열 온도가 1800℃보다 낮은 경우, 베이스 기판(10)과 SiC 기판(20)의 접합에 장시간이 필요하고, 탄화 규소 기판(1)의 제조 효율이 저하한다. 한편, 가열 온도가 2500℃를 넘으면, 베이스 기판(10) 및 SiC 기판(20)의 표면이 거칠어지고, 제작되는 탄화 규소 기판(1)에서의 결정 결함의 발생이 많아질 우려가 있다. 탄화 규소 기판(1)에 있어서의 결함 발생을 한층 더 억제하면서 제조 효율을 향상시키기 위해서는, 공정 (S40)에서의 적층 기판의 가열 온도가 1900℃ 이상 2100℃ 이하인 것이 바람직하다.
또한, 공정 (S40)에서의 가열 시의 분위기는 불활성 가스 분위기일 수 있다. 그리고, 그 분위기에 불활성 가스 분위기를 채용하는 경우, 아르곤, 헬륨 및 질소를 포함하는 그룹에서 선택되는 적어도 하나를 포함하는 불활성 가스 분위기인 것이 바람직하다.
(실시형태 2)
다음에, 본 발명의 다른 실시형태인 실시형태 2에 관해서 설명한다. 실시형태 2에 있어서의 탄화 규소 기판의 제조 방법은 기본적으로는 실시형태 1의 경우와 마찬가지로 실시된다. 그러나, 실시형태 2에 있어서의 탄화 규소 기판의 제조 방법은 SiC 기판의 배치에 있어서 실시형태 1의 경우와 다르다.
실시형태 2에 있어서의 탄화 규소 기판의 제조 방법에서는, 도 1을 참조하면, 실시형태 1의 경우와 마찬가지로, 먼저 공정 (S10)으로서 기판 준비 공정이 실시된다. 이 공정 (S10)에서는, 베이스 기판(10) 및 SiC 기판(20)이 준비된다. 이때, 본 실시형태에 있어서는 SiC 기판(20)이 복수개 준비된다.
다음에, 공정 (S20)이 필요에 따라서 실시형태 1의 경우와 마찬가지로 실시된다. 그 후, 공정 (S30)으로서 적층 공정이 실시된다. 이 공정 (S30)에서는 도 8을 참조하면, 공정 (S10)에서 준비된 복수의 SiC 기판(20)이 평면적으로 봤을 때 나란히 배치된 상태에서, 베이스 기판(10)의 주면(10A)에 접촉하여 배치된다. 이때, 복수의 SiC 기판(20)은 베이스 기판(10) 위에서 인접하는 SiC 기판(20)들끼리 서로 접촉하도록 매트릭스 형태로 배치되는 것이 바람직하다.
그리고, 실시형태 1의 경우와 마찬가지로, 공정 (S40)으로서 접합 공정이 실시되어 접합 기판(3)을 얻을 수 있다(도 9 참조). 이때, 실시형태 1의 경우와 마찬가지로, 베이스 기판(10)과 SiC 기판(20)의 접합 계면(15) 부근에 보이드(30)가 형성된다. 또한, 본 실시형태에서는 SiC 기판(20)들 간의 접합 계면(25) 부근에도 보이드(31)가 형성된다.
다음에, 실시형태 1의 경우와 마찬가지로, 공정 (S50)으로서 보이드 이동 공정이 실시된다. 이에 따라, 도 10에 도시한 바와 같이, 접합 계면(15) 부근에 형성된 보이드(30)가 베이스 기판(10)에 있어서 SiC 기판(20)과 반대측의 주면(10B) 근방에 도달한다. 또한, SiC 기판(20)들 간의 접합 계면(25) 부근에 형성된 보이드(31)도, 마찬가지로 주면(10B) 근방에 도달한다. 그리고, 실시형태 1의 경우와 마찬가지로 공정 (S60)이 실시됨으로써, 도 11에 도시하는 본 실시형태의 탄화 규소 기판(1)이 완성된다. 이 탄화 규소 기판(1)에 따르면, 복수의 SiC 기판(20)이 이용됨으로써 대구경화가 용이해지기 때문에, 탄화 규소 기판을 이용한 반도체 장치의 제조 비용이 한층 더 저감된다.
또한, 도 8을 참조하면, SiC 기판(20)의 단부면(20C)은 그 SiC 기판(20)의 주면(20A)에 대하여 실질적으로 수직인 것이 바람직하다. 이에 따라, 탄화 규소 기판(1)을 용이하게 제조할 수 있다. 여기서, 예를 들면 상기 단부면(20C)과 주면(20A)이 이루는 각이 85° 이상 95° 이하이면, 상기 단부면(20C)과 주면(20A)은 실질적으로 수직이라고 판단할 수 있다.
(실시형태 3)
다음에, 상기 본 발명의 탄화 규소 기판을 이용하여 제작되는 반도체 장치의 일례를 실시형태 3으로서 설명한다. 도 12를 참조하면, 본 발명에 의한 반도체 장치(101)는 종형 DiMOSFET(Double Implanted MOSFET)로서, 기판(102), 버퍼층(121), 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125), 산화막(126), 소스 전극(111), 상부 소스 전극(127), 게이트 전극(110), 및 기판(102)의 이면측에 형성된 드레인 전극(112)을 구비한다. 구체적으로는, 도전형 n형의 탄화 규소로 이루어지는 기판(102)의 표면 위에 탄화 규소로 이루어지는 버퍼층(121)이 형성되어 있다. 기판(102)으로서는, 상기 실시형태 1 및 2에서 설명한 제조 방법을 포함하는 본 발명의 탄화 규소 기판의 제조 방법으로 제조된 탄화 규소 기판이 채용된다. 그리고, 상기 실시형태 1 및 2의 탄화 규소 기판(1)이 채용되는 경우, 버퍼층(121)은 탄화 규소 기판(1)의 SiC층(20) 위에 형성된다. 버퍼층(121)은 도전형이 n형이며, 그 두께는 예를 들면 0.5 ㎛이다. 또한, 버퍼층(121)에서의 n형의 도전성 불순물의 농도는 예를 들면 5×1017 ㎝-3으로 할 수 있다. 이 버퍼층(121) 상에는 내압 유지층(122)이 형성되어 있다. 이 내압 유지층(122)은 도전형 n형의 탄화 규소로 이루어지고, 예를 들면 그 두께는 10 ㎛이다. 또한, 내압 유지층(122)에서의 n형의 도전성 불순물의 농도로서는, 예를 들면 5×1015 ㎝-3 등의 값을 이용할 수 있다.
이 내압 유지층(122)의 표면에는 도전형이 p형인 p 영역(123)이 서로 간격을 두고 형성되어 있다. p 영역(123)의 내부에서는 p 영역(123)의 표면층에 n+ 영역(124)이 형성되어 있다. 또한, 이 n+ 영역(124)에 인접한 위치에는 p+ 영역(125)이 형성되어 있다. 한쪽 p 영역(123)의 n+ 영역(124) 위에서부터, p 영역(123), 2개의 p 영역(123) 사이에서 노출되는 내압 유지층(122), 다른쪽 p 영역(123) 및 그 다른쪽 p 영역(123)의 n+ 영역(124) 위에까지 연장되도록, 산화막(126)이 형성되어 있다. 산화막(126) 위에는 게이트 전극(110)이 형성되어 있다. 또한, n+ 영역(124) 및 p+ 영역(125) 위에는 소스 전극(111)이 형성되어 있다. 이 소스 전극(111) 위에는 상부 소스 전극(127)이 형성되어 있다. 그리고, 기판(102)에 있어서, 버퍼층(121)이 형성된 측의 표면과 반대측의 면인 이면에 드레인 전극(112)이 형성되어 있다.
본 실시형태의 반도체 장치(101)에서는, 기판(102)으로서 상기 실시형태 1 및 2에서 설명한 제조 방법을 포함하는 본 발명의 탄화 규소 기판의 제조 방법으로 제조된 탄화 규소 기판이 채용된다. 즉, 반도체 장치(101)는 탄화 규소 기판으로서의 기판(102)과, 기판(102) 위에 형성된 에피택셜 성장층으로서의 버퍼층(121) 및 내압 유지층(122)과, 내압 유지층(122) 위에 형성된 소스 전극(111)을 구비한다. 그리고, 그 기판(102)은 본 발명의 탄화 규소 기판의 제조 방법으로 제조된다. 여기서, 전술한 바와 같이, 본 발명의 탄화 규소 기판의 제조 방법으로 제조된 기판은 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화 규소 기판이다. 이에, 반도체 장치(101)는 제조 비용이 저감된 반도체 장치이다.
다음에, 도 13?도 17을 참조하여, 도 12에 도시한 반도체 장치(101)의 제조 방법을 설명한다. 도 13을 참조하여, 먼저 탄화 규소 기판 준비 공정 (S110)을 실시한다. 여기서는, 예를 들면 (03-38)면이 주면으로 된 탄화 규소로 이루어지는 기판(102)(도 14 참조)을 준비한다. 이 기판(102)으로서는, 상기 실시형태 1 및 2에서 설명한 제조 방법으로 제조된 탄화 규소 기판(1)을 포함하는 상기 본 발명의 탄화 규소 기판이 준비된다.
또한, 이 기판(102)(도 14 참조)으로서는, 예를 들면 도전형이 n형이며, 기판 저항이 0.02 Ω㎝인 기판을 이용할 수도 있다.
다음에, 도 13에 나타내는 바와 같이 에피택셜층 형성 공정 (S120)을 실시한다. 구체적으로는 기판(102)의 표면 위에 버퍼층(121)을 형성한다. 이 버퍼층(121)은 기판(102)으로서 채용되는 탄화 규소 기판(1)의 SiC층(20)의 주면(20A) 위(도 7 참조)에 형성된다. 버퍼층(121)으로서는, 도전형 n형의 탄화 규소로 이루어지고, 예를 들면 그 두께가 0.5 ㎛인 에피택셜층을 형성한다. 버퍼층(121)에서의 도전형 불순물의 밀도는 예를 들면 5×1017 ㎝-3 등의 값을 이용할 수 있다. 그리고, 이 버퍼층(121) 위에, 도 14에 도시한 바와 같이 내압 유지층(122)을 형성한다. 이 내압 유지층(122)으로서는, 도전형 n형의 탄화 규소로 이루어지는 층을 에피택셜 성장법으로 형성한다. 이 내압 유지층(122)의 두께로서는, 예를 들면 10 ㎛ 등의 값을 이용할 수 있다. 또한, 이 내압 유지층(122)에서의 n형의 도전성 불순물의 밀도로서는, 예를 들면 5× 1015 ㎝-3 등의 값을 이용할 수 있다.
다음에, 도 13에 나타내는 바와 같이 주입 공정 (S130)을 실시한다. 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성된 산화막을 마스크로서 이용하여, 도전형 p형의 불순물을 내압 유지층(122)에 주입함으로써, 도 15에 도시한 바와 같이 p 영역(123)을 형성한다. 또한, 이용한 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 그 산화막을 마스크로서 이용하여, n형의 도전성 불순물을 정해진 영역에 주입함으로써, n+ 영역(124)을 형성한다. 또한, 같은 수법으로, 도전형 p형의 도전성 불순물을 주입함으로써, p+ 영역(125)을 형성한다. 그 결과, 도 15에 도시한 바와 같은 구조를 얻는다.
이러한 주입 공정 후, 활성화 어닐링 처리를 실시한다. 이 활성화 어닐링 처리로서는, 예를 들면 아르곤 가스를 분위기 가스로서 이용하여, 가열 온도 1700℃, 가열 시간 30분 등의 조건을 이용할 수 있다.
다음에, 도 13에 나타내는 바와 같이 게이트 절연막 형성 공정 (S140)을 실시한다. 구체적으로는, 도 16에 도시한 바와 같이, 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 위를 덮도록 산화막(126)을 형성한다. 이 산화막(126)을 형성하기 위한 조건으로서는, 예를 들면 드라이 산화(열 산화)를 실시할 수도 있다. 이 드라이 산화의 조건으로서는, 가열 온도를 1200℃, 가열 시간을 30분으로 한 조건을 이용할 수 있다.
그 후, 도 13에 나타내는 바와 같이 질소 어닐링 공정 (S150)을 실시한다. 구체적으로는, 분위기 가스를 일산화질소(NO)로 하여 어닐링 처리를 실시한다. 어닐링 처리의 온도 조건으로서는, 예를 들면 가열 온도를 1100℃, 가열 시간을 120분으로 한다. 그 결과, 산화막(126)과 하층의 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 사이의 계면 근방에 질소 원자가 도입된다. 또한, 이 일산화질소를 분위기 가스로서 이용한 어닐링 공정 후, 추가로 불활성 가스인 아르곤(Ar) 가스를 이용한 어닐링을 실시할 수도 있다. 구체적으로는, 아르곤 가스를 분위기 가스로서 이용하여, 가열 온도를 1100℃, 가열 시간을 60분으로 한 조건을 이용할 수 있다.
다음에, 도 13에 나타내는 바와 같이 전극 형성 공정 (S160)을 실시한다. 구체적으로는, 산화막(126) 위에 포토리소그래피법을 이용하여, 패턴을 갖는 레지스트막을 형성한다. 그 레지스트막을 마스크로서 이용하여, n+ 영역(124) 및 p+ 영역(125) 위에 위치하는 산화막의 부분을 에칭에 의해 제거한다. 이후, 레지스트막 위에와, 그 산화막(126)에 형성된 개구부 내부에 n+ 영역(124) 및 p+ 영역(125)과 접촉하도록 금속 등의 도전체막을 형성한다. 그후, 레지스트막을 제거함으로써, 그 레지스트막 위에 위치한 도전체막을 제거(리프트오프)한다. 여기서, 도전체로서는, 예를 들면 니켈(Ni)을 이용할 수 있다. 그 결과, 도 17에 도시한 바와 같이, 소스 전극(111)을 얻을 수 있다. 또, 여기서 얼로이화를 위한 열처리를 실시하는 것이 바람직하다. 구체적으로는, 예를 들면 분위기 가스로서 불활성 가스인 아르곤(Ar) 가스를 이용하여, 가열 온도를 950℃, 가열 시간을 2분으로 해서 열처리(얼로이화 처리)를 실시한다.
그 후, 소스 전극(111) 위에 상부 소스 전극(127)(도 12 참조)을 형성한다. 또한, 산화막(126) 위에 게이트 전극(110)(도 12 참조)을 형성한다. 또한, 드레인 전극(112)을 형성한다(도 12 참조). 이와 같이 하여, 도 12에 도시하는 반도체 장치(101)를 얻을 수 있다.
또, 상기 실시형태 3에서는, 본 발명의 탄화 규소 기판을 이용하여 제작가능한 반도체 장치의 일례로서, 종형 MOSFET에 관해서 설명했지만, 제작 가능한 반도체 장치는 이것에 한정되지 않는다. 예를 들면 JFET(Junction Field Effect Transistor; 접합형 전계 효과 트랜지스터), IGBT(Insulated Gate Bipolar Transistor; 절연 게이트 바이폴라 트랜지스터), 쇼트키 장벽 다이오드 등 여러 가지의 반도체 장치가 본 발명의 탄화 규소 기판을 이용하여 제작 가능하다.
또한, 상기 실시형태 3에서는 (03-38)면을 주면으로 하는 탄화 규소 기판 위에 동작층으로서 기능하는 에피택셜층을 형성하여 반도체 장치를 제작하는 경우에 관해서 설명했지만, 상기 주면으로서 채용 가능한 결정면은 이것에 한정되지 않고, (0001)면을 포함해서 용도에 따른 임의의 결정면을 상기 주면으로서 채용할 수 있다.
또한, 상기 주면[탄화 규소 기판(1)의 SiC 기판(SiC층)(20)의 주면(20A)]으로서, <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3° 이상 +5° 이하인 주면을 채용함으로써, 탄화 규소 기판을 이용하여 MOSFET 등을 제작한 경우의 채널 이동도를 보다 한층 더 향상시킬 수 있다. 여기서, 육방정의 단결정 탄화 규소의 (0001)면은 실리콘면, (000-1)면은 카본면으로 정의된다. 또한, 「<01-10> 방향에서의 (0-33-8)면에 대한 오프각」이란, <000-1> 방향 및 오프 방위의 기준으로서의 <01-10> 방향이 형성하는 평면에의 상기 주면의 법선의 정사영과, (0-33-8)면의 법선이 이루는 각도이며, 그 부호에 있어서 상기 정사영이 <01-10> 방향에 대하여 평행하게 근접하는 경우가 바람직하며, 상기 정사영이 <000-1> 방향에 대하여 평행하게 근접하는 경우는 바람직하지 않다. 그리고, 상기 <01-10> 방향에서의 (0-33-8)면에 대한 오프각이 -3° 이상 +5° 이하인 주면이란, 그 주면이 탄화 규소 결정에 있어서 상기 조건을 만족시키는 카본면측의 면인 것을 의미한다. 또, 본원에 있어서 (0-33-8)면은 결정면을 규정하기 위한 축의 설정으로 인해 표현이 상이한 등가의 카본면측의 면을 포함하고, 실리콘면측의 면을 포함하지 않는다.
또, 상기 본 발명의 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치에 있어서, 베이스 기판(베이스층)의 직경은 2인치 이상인 것이 바람직하고, 6인치 이상인 것이 보다 바람직하다. 또한, 파워 디바이스에의 적용을 고려하면, SiC층(SiC 기판)을 구성하는 탄화 규소의 폴리 타입은 4H 형인 것이 바람직하다. 또한, 베이스 기판과 SiC 기판은 결정 구조가 동일한 것이 바람직하다. 또한, 베이스층과 SiC층의 열팽창율차는 탄화 규소 기판을 이용한 반도체 장치의 제조 프로세스에 있어서 균열이 발생하지 않는 정도로 작은 것이 바람직하다. 또한, 베이스 기판 및 SiC 기판의 각각에 있어서, 면내에서의 두께의 변동은 작은 것이 바람직하고, 구체적으로는 그 두께의 변동은 10 ㎛ 이하인 것이 바람직하다. 또한, 탄화 규소 기판의 두께 방향으로 전류가 흐르는 종형 디바이스에의 적용을 고려하면, 베이스층의 전기 저항율은 50 mΩ㎝ 미만인 것이 바람직하고, 10 mΩ㎝ 미만인 것이 바람직하다. 또한, 취급을 용이하게 하는 관점에서, 탄화 규소 기판의 두께는 300 ㎛ 이상인 것이 바람직하다. 또한, 베이스 기판과 SiC 기판을 접합하는 공정에서의 적층 기판의 가열에는, 예를 들면 저항 가열법, 고주파 유도 가열법, 램프 어닐링법 등을 채용할 수 있다.
이번 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각해야 한다. 본 발명의 범위는 상기한 설명에서가 아니라 특허청구범위에서 정해지고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
[산업상이용가능성]
본 발명의 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치는 탄화 규소 기판을 이용한 반도체 장치의 제조 비용의 저감이 요구되는 탄화 규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화 규소 기판, 및 반도체 장치에, 특히 유리하게 적용될 수 있다.
1: 탄화 규소 기판 2: 적층 기판
3: 접합 기판 10: 베이스층(베이스 기판)
10A, 10B: 주면 15: 접합 계면
20: SiC층(SiC 기판) 20A, 20B: 주면
20C: 단부면 25: 접합 계면
30, 31: 보이드 30A, 30B: 내벽
101: 반도체 장치 102: 기판
110: 게이트 전극 111: 소스 전극
112: 드레인 전극 121: 버퍼층
122: 내압 유지층 123: p 영역
124: n+ 영역 125: p+ 영역
126: 산화막 127: 상부 소스 전극

Claims (15)

  1. 탄화 규소로 이루어지는 베이스 기판(10)과 단결정 탄화 규소로 이루어지는 SiC 기판(20)을 준비하는 공정과,
    상기 베이스 기판(10)과 상기 SiC 기판(20)을 서로의 주면끼리 접촉하도록 중첩시킴으로써 적층 기판(2)을 제작하는 공정과,
    상기 적층 기판(2)을 가열함으로써, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하여 접합 기판(3)을 제작하는 공정과,
    상기 베이스 기판(10)과 상기 SiC 기판(20) 사이에 온도차가 형성되도록 상기 접합 기판(3)을 가열함으로써, 상기 접합 기판(3)을 제작하는 공정에서 상기 베이스 기판(10)과 상기 SiC 기판(20)의 계면(15)에 형성된 보이드(30)를 상기 접합 기판(3)의 두께 방향으로 이동시키는 공정과,
    상기 베이스 기판(10) 및 상기 SiC 기판(20) 내의 상기 보이드(30)를 이동시키는 공정에서, 보다 고온으로 가열되는 한쪽 기판(10)에 있어서 다른쪽 기판(20)과 반대측의 주면(10B)을 포함하는 영역을 제거함으로써, 상기 보이드(30)를 제거하는 공정
    을 포함하는 탄화 규소 기판(1)의 제조 방법.
  2. 제1항에 있어서, 상기 보이드(30)를 이동시키는 공정에서는, 상기 베이스 기판(10)의 온도가 상기 SiC 기판(20)의 온도보다 높아지도록 상기 접합 기판(3)이 가열되고,
    상기 보이드(30)를 제거하는 공정에서는, 상기 베이스 기판(10)에 있어서 상기 SiC 기판(20)과 반대측의 주면(10B)을 포함하는 영역이 제거됨으로써 상기 보이드(30)가 제거되는 것인 탄화 규소 기판(1)의 제조 방법.
  3. 제2항에 있어서, 상기 보이드(30)를 이동시키는 공정에서는, 상기 베이스 기판(10)에 있어서 상기 SiC 기판(20)과 반대측의 주면(10B)은 1500℃ 이상 3000℃ 이하의 온도 범위로 가열되는 것인 탄화 규소 기판(1)의 제조 방법.
  4. 제1항에 있어서, 상기 적층 기판(2)을 제작하는 공정 전에, 상기 적층 기판(2)을 제작하는 공정에서 서로 접촉될 상기 베이스 기판(10) 및 상기 SiC 기판(20)의 주면(10A, 20B)을 평탄화하는 공정을 더 포함하는 탄화 규소 기판(1)의 제조 방법.
  5. 제1항에 있어서, 상기 적층 기판(2)을 제작하는 공정은, 상기 적층 기판(2)을 제작하는 공정 전에, 상기 적층 기판(2)을 제작하는 공정에서 서로 접촉될 상기 베이스 기판(10) 및 상기 SiC 기판(20)의 주면(10A, 20B)을 연마하지 않고 실시되는 것인 탄화 규소 기판(1)의 제조 방법.
  6. 제1항에 있어서, 상기 적층 기판(2)을 제작하는 공정에서, 상기 SiC 기판(20)은 상기 베이스 기판(10) 위에 평면적으로 봤을 때 복수개 나란히 적재되는 것인 탄화 규소 기판(1)의 제조 방법.
  7. 제1항에 있어서, 상기 적층 기판(2)을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 {0001}면에 대한 오프각이 50° 이상 65° 이하인 것인 탄화 규소 기판(1)의 제조 방법.
  8. 제7항에 있어서, 상기 적층 기판(2)을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 오프 방위와 <1-100> 방향이 이루는 각이 5° 이하인 것인 탄화 규소 기판(1)의 제조 방법.
  9. 제8항에 있어서, 상기 적층 기판(2)을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3° 이상 5° 이하인 것인 탄화 규소 기판(1)의 제조 방법.
  10. 제7항에 있어서, 상기 적층 기판(2)을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 오프 방위와 <11-20> 방향이 이루는 각이 5° 이하인 것인 탄화 규소 기판(1)의 제조 방법.
  11. 제1항에 있어서, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하는 공정에서는, 대기 분위기를 감압함으로써 얻어진 분위기 속에서 상기 적층 기판(2)이 가열되는 것인 탄화 규소 기판(1)의 제조 방법.
  12. 제1항에 있어서, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하는 공정에서는, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 상기 적층 기판(2)이 가열되는 것인 탄화 규소 기판(1)의 제조 방법.
  13. 탄화 규소 기판(102)을 준비하는 공정과,
    상기 탄화 규소 기판(102) 위에 에피택셜 성장층(121, 122)을 형성하는 공정과,
    상기 에피택셜 성장층(121, 122) 위에 전극(110, 111)을 형성하는 공정
    을 포함하고,
    상기 탄화 규소 기판(102)을 준비하는 공정에서는, 제1항에 기재된 탄화 규소 기판(1)의 제조 방법으로 상기 탄화 규소 기판(102)이 제조되는 것인 반도체 장치(101)의 제조 방법.
  14. 제1항에 기재된 탄화 규소 기판(1)의 제조 방법으로 제조되는 탄화 규소 기판(1).
  15. 제13항에 기재된 반도체 장치(101)의 제조 방법으로 제조되는 반도체 장치(101).
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