CN102449733A - 制造碳化硅衬底的方法、碳化硅衬底和半导体器件 - Google Patents

制造碳化硅衬底的方法、碳化硅衬底和半导体器件 Download PDF

Info

Publication number
CN102449733A
CN102449733A CN2010800237854A CN201080023785A CN102449733A CN 102449733 A CN102449733 A CN 102449733A CN 2010800237854 A CN2010800237854 A CN 2010800237854A CN 201080023785 A CN201080023785 A CN 201080023785A CN 102449733 A CN102449733 A CN 102449733A
Authority
CN
China
Prior art keywords
silicon carbide
sic
substrate
carbide substrates
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800237854A
Other languages
English (en)
Inventor
西口太郎
佐佐木信
原田真
藤原伸介
并川靖生
增田健良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102449733A publication Critical patent/CN102449733A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

公开了一种碳化硅衬底制造方法，所述方法提供有以下步骤：准备包括碳化硅的基底衬底(10)和包括单晶碳化硅的SiC衬底(20)；以及在所述基底衬底(10)和所述SiC衬底(20)之间形成作为导体的、包括碳的中间层(80)。由此将所述基底衬底(10)和所述SiC衬底(20)彼此接合。

Description

制造碳化硅衬底的方法、碳化硅衬底和半导体器件
技术领域
本发明涉及一种用于制造碳化硅衬底的方法、碳化硅衬底和半导体器件，更具体地讲，涉及均实现了降低使用碳化硅衬底制造半导体器件的成本的制造碳化硅衬底的方法、碳化硅衬底和半导体器件。
背景技术
近年来，为了实现高击穿电压、低损耗并且在高温度环境下使用半导体器件，已经开始采用碳化硅(SiC)作为用于半导体器件的材料。碳化硅是一种具有的带隙比硅的带隙大的宽带隙半导体，其传统上广泛用作用于半导体器件的材料。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可以具有高击穿电压、减小的导通电阻等。另外，因此有利地，与采用硅作为其材料的半导体器件的特性相比，采用碳化硅作为其材料的半导体器件即使在高温环境下特性劣化的程度也较小。
在这类情形下，已对制造碳化硅晶体的方法和用于制造半导体器件的碳化硅衬底进行了各种研究，并且已提出了各种构思(例如，参见M.Nakabayashi等人的“Growth of Crack-free 100mm-diameter4H-SiC Crystals with Low Micropipe Densities”，Mater.Sci.Forum，vols.600-603，2009，p.3-6(非专利文献1))。
引用列表
非专利文献
NPL 1：M.Nakabayashi等人的“Growth of Crack-free100mm-diameter 4H-SiC Crystals with Low Micropipe Densities”，Mater.Sci.Forum，vols.600-603，2009，p.3-6
发明内容
技术问题
然而，碳化硅在大气压力下不具有液相。另外，其晶体生长温度为2000℃或更高，这是非常高的。这使得难以控制和稳定生长条件。因此，碳化硅单晶难以在保持其质量高的同时具有大的直径。因此，不容易获得具有大直径的高质量碳化硅衬底。在制造这种具有大直径的碳化硅衬底的过程中存在困难，导致不仅使碳化硅衬底的制造成本提高，而且使用碳化硅衬底用于一批产生的半导体器件较少。因此，半导体器件的制造成本增加，这是不利的。考虑到的是通过有效利用制造成本高的碳化硅单晶作为衬底，可以降低半导体器件的制造成本。
据此，本发明的目标在于提供均实现了降低使用碳化硅衬底制造半导体器件的成本的制造碳化硅衬底的方法、碳化硅衬底和半导体器件。
问题的解决方法
本发明中的一种制造碳化硅衬底的方法，包括以下步骤：准备由碳化硅制成的基底衬底和由单晶碳化硅制成的SiC衬底；以及通过在所述基底衬底和所述SiC衬底之间形成中间层，将所述基底衬底和所述SiC衬底彼此连接，所述中间层由导体或半导体形成。
如上所述，高质量碳化硅单晶难以具有大直径。同时，为了在使用碳化硅衬底制造半导体器件的过程中进行有效率的制造，需要提供有预定均匀形状和尺寸的衬底。因此，即使当得到高质量碳化硅单晶(例如，具有小缺陷密度的碳化硅单晶)时，也不会有效使用不能通过切割等步骤被加工成这种预定形状等的区域。
为了解决这个问题，在本发明的制造半导体衬底的方法中，将SiC衬底连接到基底衬底上，所述SiC衬底由与基底衬底的单晶碳化硅不同的单晶碳化硅制成。因此，例如，可以按以下方式来制造碳化硅衬底。也就是说，具有大缺陷密度的低质量碳化硅晶体形成的基底衬底被加工成具有预定形状和尺寸。在这种基底衬底上，没有成形为预定形状等的高质量碳化硅单晶被用作SiC衬底。然后，将它们彼此连接。通过这种工艺制造的碳化硅衬底具有预定均匀形状和尺寸，由此有助于有效率地制造半导体器件。另外，通过这种工艺制造的碳化硅衬底利用由高质量碳化硅单晶形成并且由于其传统上不能被加工成所期望形状等而没有用到的SiC衬底。使用这种碳化硅衬底，可以制造半导体器件，由此有效地使用碳化硅单晶。此外，在本发明中的制造碳化硅衬底的方法中，基底衬底和SiC衬底通过中间层彼此连接。因此，由此得到的碳化硅衬底可以被作为一个独立式衬底来操纵。如此，根据本发明中的制造碳化硅衬底的方法，可以制造允许使用碳化硅衬底制造半导体器件的成本降低的碳化硅衬底。
在制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中形成的中间层可以包含碳。
当通过形成包含碳并因此用作导体的中间层，将基底衬底和SiC衬底彼此连接时，可以防止在基底层和SiC层之间的连接区域(中间层)对使用碳化硅衬底制造的并且其中电流在碳化硅衬底的厚度方向上流动的半导体器件的特性产生不利影响。
在制造碳化硅衬底的方法中，将基底衬底和SiC衬底彼此连接的步骤可以包括以下步骤：在基底衬底的主表面上形成前驱体层并且使前驱体层与基底衬底的主表面接触，前驱体层在被加热时形成为中间层；通过将SiC衬底放置在前驱体层上并且使SiC衬底与前驱体层接触，来制造堆叠衬底；以及通过加热堆叠衬底以将前驱体层形成为中间层，实现基底衬底和SiC衬底之间的连接。因此，可以容易地实现基底衬底和SiC衬底之间的连接。
在制造碳化硅衬底的方法中，在形成前驱体层的步骤中，在基底衬底的主表面上，可以涂布碳粘合剂作为前驱体。
通过加热碳粘合剂，可以容易地形成由含有碳的导体形成的中间层并且允许基底衬底和SiC衬底之间的连接牢固。因此，碳粘合剂适合用于前驱体。
优选地，上述用于制造碳化硅衬底的方法还包括：在将基底衬底和SiC衬底彼此连接的步骤之前平滑化基底衬底的主表面和SiC衬底的主表面中的至少一个，基底衬底的主表面和SiC衬底的主表面被设置成彼此面对面且中间层插入其间。
因此，预先平滑化用作连接表面的表面，由此允许基底衬底和SiC衬底更牢固地彼此连接。为了进一步实现基底衬底和SiC衬底之间的牢固连接，优选的是平滑化基底衬底的主表面和SiC衬底的主表面，所述基底衬底的主表面和所述SiC衬底的主表面被设置成彼此面对面且中间膜插入其间。
在用于制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中，当从平面视角观察时，多个SiC衬底可以在中间层上并排布置。根据不同观点进行解释，SiC衬底可以沿着基底衬底的主表面被放置和布置在该主表面上。
如上所述，高质量碳化硅单晶难以具有大直径。为了解决这个问题，当从平面视角观察时，均由高质量碳化硅单晶得到的多个SiC衬底在具有大直径的基底衬底上并排布置，由此得到可以被作为具有高质量SiC层和大直径的衬底来操纵的碳化硅衬底。通过使用这种碳化硅衬底，可以提高制造半导体器件工艺的效率。应该注意，为了进一步提高半导体器件制造工艺的效率，优选地，多个SiC衬底中的相邻SiC衬底被布置成相互接触。更具体来讲，例如，多个SiC衬底优选地以矩阵形式被布置成相互接触。另外，优选地，相邻SiC衬底中的每个具有基本垂直于SiC衬底主表面的端面。以此方式，可以容易地形成碳化硅衬底。在此，例如，当端面和主表面形成不小于85°且不大于95°的角度时，可以确定端面和主表面彼此基本垂直。
在用于制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中，SiC衬底可以具有主表面，所述主表面与基底衬底相反并且相对于{0001}面具有不小于50°且不大于65°的偏离角。
通过在<0001>方向上生长六方晶系的单晶碳化硅，可以有效率地制造高质量单晶。由在<0001>方向生长的这种碳化硅单晶，可以有效率得到具有与{0001}面相对应的主表面的碳化硅衬底。其间，通过使用其主表面相对于{0001}的面取向具有的偏离角不小于50°且不大于65°的碳化硅衬底，可以制造具有高性能的半导体器件。
具体来讲，例如，通常，用于制造MOSFET的碳化硅衬底具有相对于{0001}的面取向具有的偏离角大致为8°的主表面。在这个主表面上形成外延生长层，并且在这个外延生长层上形成氧化物膜、电极等，由此获得MOSFET。在这个MOSFET中，在包括外延生长层和氧化物膜之间的界面的区域中，形成沟道区。然而，在具有这种结构的MOSFET中，由于衬底主表面相对于{0001}面具有的偏离角大致为8°或更小，导致在外延生长层和氧化物膜之间的界面，即其中形成沟道区的位置周围形成多种界面态。这阻碍了载流子的行进，从而使沟道迁移率降低。
为了解决这个问题，在将基底衬底和SiC衬底彼此连接的步骤中，通过将SiC衬底的与基底衬底相反的主表面设定成相对于{0001}面具有不小于50°且不大于65°的偏离角，要制造的碳化硅衬底将具有相对于{0001}面具有的偏离角不小于50°且不大于65°的主表面。这减少了界面态的形成。因此，可以制造具有减小的导通电阻的MOSFET。
在上述用于制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中，SiC衬底的与基底衬底相反的主表面可以具有相对于<1-100>方向具有形成5°或更小角度的偏离取向。
<1-100>方向是碳化硅衬底中具有代表性的偏离取向。衬底制造工艺中的切片工艺变化而导致的偏离取向变化适于为5°或更小，这允许外延生长层容易地形成在碳化硅衬底上。
在上述用于制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中，SiC衬底的与基底衬底相反的主表面可以在<1-100>方向上相对于{03-38}面具有不小于-3°且不大于5°的偏离角。
因此，在其中使用碳化硅衬底制造MOSFET的情况下，可以进一步提高沟道迁移率。在此，将相对于{03-38}的面取向的偏离角设定为不小于-3°且不大于+5°是基于如下事实：作为检测沟道迁移率和偏离角之间的关系的结果，在这个设定范围内得到特别高的沟道迁移率。
另外，“在<1-100>方向上相对于{03-38}面的偏离角”是指上述主表面的法线到<1-100>方向和<0001>方向限定的平坦面上的正交投影与{03-38}面的法线所形成的角度。正值的符号对应于其中正交投影接近平行于<1-100>方向的情况，而负值的符号对应于其中正交投影接近平行于<0001>方向的情况。
应该注意，主表面优选地具有大致{03-38}的面取向，并且主表面更优选地具有{03-38}的面取向。在此，表述“主表面具有大致{03-38}的面取向”旨在涵盖如下情况：在考虑衬底的加工精度的情况下，衬底的主表面的面取向被包括在偏离角的范围内，使得面取向可以基本上被视为{03-38}。在这种情况下，偏离角的范围例如是相对于{03-38}的±2°的偏离角范围。因此，上述沟道迁移率可以进一步提高。
在上述用于制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中，SiC衬底的与基底衬底相反的主表面可以相对于<11-20>方向具有形成5°或更小角度的偏离取向。
如同<1-100>方向一样，<11-20>方向是碳化硅衬底中具有代表性的偏离取向。由衬底制造工艺中的切片工艺变化而导致的偏离取向变化适于为±5°，这使外延生长层容易地形成在碳化硅衬底上。
在上述用于制造碳化硅衬底的方法中，基底衬底由单晶碳化硅制成，并且在将基底衬底和SiC衬底彼此连接的步骤中，可以设置基底衬底和SiC衬底，使得基底衬底的主表面和SiC衬底的主表面具有相同的面取向，所述基底衬底的主表面和所述SiC衬底的主表面被设置成彼此面对面且中间层插入其间。
根据单晶碳化硅的晶面，单晶碳化硅的热膨胀系数是各向异性的。因此，当与彼此热膨胀系数极大地不同的晶面相对应的表面彼此连接时，由热膨胀系数差异导致的应力施加在基底衬底和SiC衬底之间。这种应力会造成在制造碳化硅衬底中或者在使用碳化硅衬底制造半导体器件的过程中碳化硅衬底出现应变或裂缝。为了解决这个问题，将构成上述连接表面的碳化硅单晶适于具有相同的面取向，由此减小应力。应该注意，其中“基底衬底的主表面和SiC衬底的主表面具有相同的面取向”的陈述不需要对应于其中主表面的面取向严格一致的状态，并且可以对应于其中主表面的面取向基本上相同的状态。更具体来讲，当构成基底衬底主表面的晶面相对于构成SiC衬底的主表面的晶面形成不大于1°的角度时，能够说基底衬底的主表面和SiC衬底的主表面具有基本上相同的面取向。另外，被设置成彼此面对面且中间层插入其间的基底衬底的主表面和SiC衬底的主表面这两者可以对应于硅平面侧或碳平面侧的平面。可替选地，主表面之一可以对应于硅平面侧的平面，并且另一个可以对应于碳平面侧的平面。
在用于制造碳化硅衬底的方法中，在将基底衬底和SiC衬底彼此连接的步骤中，SiC衬底的与基底衬底相反的主表面相对于{0001}面具有的偏离角不小于1°且不大于60°。
通过如上所述在<0001>方向上生长六方晶系的碳化硅单晶，可以有效率地制造高质量单晶。由这种在<0001>方向上生长的碳化硅单晶，可以相对有效地得到SiC衬底，只要所述表面相对于{0001}面不具有大偏离角，具体来讲，具有60°或更小的偏离角。其间，在偏离角为1°或更大的情况下，可以在这种SiC衬底上形成高质量外延生长层。
在用于制造碳化硅衬底的方法中，可以在将基底衬底和SiC衬底彼此连接的步骤之前不对基底衬底的主表面和SiC衬底的主表面进行抛光的情况下，执行将基底衬底和SiC衬底彼此连接的步骤，在将基底衬底和SiC衬底彼此连接的步骤中，将基底衬底的主表面和SiC衬底的主表面设置成彼此面对面。
因此，可以降低碳化硅衬底的制造成本。在此，如上所述，可以不对在将基底衬底和SiC衬底彼此连接的步骤中将被设置成彼此面对面的基底衬底的主表面和SiC衬底的主表面进行抛光。然而，为了去除在制造衬底时位于通过切片而形成的表面附近的受损层，优选的是在执行借助于例如蚀刻去除受损层的步骤之后执行将基底衬底和SiC衬底彼此连接的步骤。
上述用于制造碳化硅衬底的方法还可以包括对SiC衬底的主表面进行抛光的步骤，所述主表面对应于SiC衬底的与基底衬底相反的主表面。
这使得在SiC衬底的与基底衬底相反的主表面上形成高质量外延生长层。结果，可以制造包括例如作为有源层的高质量外延生长层的半导体器件。即，通过采用这种步骤，可以得到碳化硅衬底，该碳化硅衬底允许制造包括SiC衬底上形成的外延生长层的高质量半导体器件。在此，通过对SiC衬底的与基底衬底相反的主表面在前地抛光，在将基底衬底和SiC衬底彼此连接之前或者在将基底衬底和SiC衬底彼此连接之后，可以对SiC衬底的主表面进行抛光。
根据本发明的一种碳化硅衬底包括：基底层，其由碳化硅制成；中间层，其形成在基底层上并且与基底层接触；以及SiC层，其由单晶碳化硅制成并且位于中间层上并且与中间层接触。中间层由导体或半导体形成并且将基底层和SiC层彼此连接。
在本发明的碳化硅衬底中，SiC层连接到基底层上，所述SiC层由与基底层的单晶碳化硅不同的单晶碳化硅制成。因此。例如，具有大缺陷密度的低质量碳化硅晶体被加工成适于制造半导体器件的预定形状和尺寸，以用作基底层，而具有适合用于制造半导体器件的形状等的高质量碳化硅单晶被设置在基底层上，作为SiC层。这种碳化硅衬底具有预定形状和尺寸，因此有助于有效制造半导体器件。另外，使用采用了由高质量碳化硅单晶制成的并且难以被加工成适于制造半导体器件的形状等的SiC层以由此有效利用碳化硅单晶的这种碳化硅衬底，可以有效地制造半导体器件。另外，在本发明的碳化硅衬底中，基底层和SiC层通过由导体或半导体形成的中间层彼此连接并因此形成为一体。因此，本发明的碳化硅衬底可以被作为一个独立式衬底来操纵。如此，根据本发明的碳化硅衬底，可以提供允许降低使用碳化硅衬底制造半导体器件的成本的氮化硅衬底。
在碳化硅衬底中，中间层可以含有碳。因此，例如，即使在其中采用碳化硅衬底以制造其中电流在碳化硅衬底的厚度方向上流动的半导体器件的情况下，可以防止基底层和SiC层之间的连接区域(中间层)对半导体器件的特性产生不利影响，这是因为中间层含有碳并因此用作导体。
在碳化硅衬底中，中间层可以包含石墨颗粒和不可石墨化碳。由此包含石墨颗粒和不可石墨化碳的中间层更可靠地提供基底层和SiC层之间的导电性，同时将基底层和SiC层彼此牢固连接。在此，当中间层具有这种包含石墨颗粒和不可石墨化碳的碳复合结构时，基底层和SiC层可以彼此更牢固地连接。
在碳化硅衬底中，当从平面视角观察时，多个SiC层可以并排布置。根据不同观点进行说明，SiC层可以布置在基底层的主表面上并且沿着基底层的主表面。
因此，当从平面视角观察时，由高质量碳化硅单晶获得的多个SiC层中的每个在具有大直径的基底层上并排布置，由此得到可以被作为具有高质量SiC层和大直径的衬底来操纵的碳化硅衬底。通过使用这种碳化硅衬底，可以提高半导体器件制造工艺的效率。应该注意，为了提高半导体器件制造工艺的效率，优选地，多个SiC层中的相邻SiC层被布置成相互接触。更具体来讲，例如，多个SiC层优选地以矩阵形式被布置成相互接触。另外，相邻SiC中的每个可以具有与SiC层的主表面基本上垂直的端面。以此方式，可以容易地形成碳化硅衬底。在此，例如，当端面和主表面形成不小于85°且不大于95°的角度时，能够确定端面和主表面彼此基本垂直。
在碳化硅衬底中，基底层可以由单晶碳化硅制成。在这种情况下，优选地，基底层中的微管没有传播到SiC层。
可以采用具有诸如微管的相对多个缺陷的单晶碳化硅作为基底层。在采用单晶碳化硅的过程中，防止在基底层中形成的微管传播到SiC层，由此允许高质量外延生长层形成在SiC层上。可以通过将单独生长的SiC层连接到基底层上而不是直接在基底层上生长SiC层来制造本发明的碳化硅衬底。因此，可以容易地防止基底层中形成的微管传播到SiC层。
在碳化硅衬底中，SiC层可以具有主表面，所述主表面与基底层相反并且其相对于{0001}面具有的偏离角不小于50°且不大于65°。
如此，在本发明的碳化硅衬底中，SiC层的与基底层相反的主表面适于具有相对于{0001}面不小于50°且不大于65°的偏离角，由此减少了例如在使用碳化硅衬底形成MOSFET时外延生长层和氧化物膜之间的界面，即其中形成沟道区的位置周围的界面态的形成。因此，可以制造具有减小的导通电阻的MOSFET。
在碳化硅衬底中，SiC层的与基底层相反的主表面可以相对于<1-100>方向具有形成不大于5°的角度的偏离取向。
<1-100>方向是碳化硅衬底中具有代表性的偏离取向。由衬底制造工艺中的切片工艺的变化而导致的偏离取向变化适于为5°或更小，这允许外延生长层容易地形成在碳化硅衬底上。
在碳化硅衬底中，SiC层的与基底层相反的主表面在<1-100>方向上相对于{03-38}面具有的偏离角不小于-3°且不大于5°。
因此，在其中使用碳化硅衬底制造MOSFET的情况下，沟道迁移率可以进一步提高。在此，“在<1-100>方向上相对于{03-38}面的偏离角”是指上述主表面的法线到由<1-100>方向和<0001>方向限定的平坦面上的正交投影与{03-38}面的法线所形成的角度。正值的符号对应于其中正交投影接近平行于<1-100>方向的情况，而负值的符号对应于其中正交投影接近平行于<0001>方向的情况。
另外，主表面优选地具有大致{03-38}的面取向，并且主表面更优选地具有{03-38}的面取向。在此，表述“主表面具有大致{03-38}的面取向”旨在涵盖如下情况：在考虑衬底的加工精度的情况下，衬底的主表面的面取向被包括在偏离角的范围内，使得面取向可以基本上被视为{03-38}。在这种情况下，偏离角的范围例如是相对于{03-38}的±2°的偏离角范围。因此，上述沟道迁移率可以进一步提高。
在碳化硅衬底中，SiC层的与基底层相反的主表面可以相对于<11-20>方向具有形成不大于5°的角度的偏离取向。
如与<1-100>方向一样，<11-20>方向是碳化硅衬底中具有代表性的偏离取向。由衬底制造工艺中的切片工艺变化而导致的偏离取向的变化适于为±5°，这使外延生长层容易地形成在碳化硅衬底上。
在碳化硅衬底中，SiC层的与基底层相反的主表面可以相对于{0001}面具有不小于1°且不大于60°的偏离角。
如上所述，由在<0001>方向上生长的碳化硅单晶，可以相对有效地得到相对于{0001}面具有大偏离角，具体来讲具有60°或更小的偏离角的单晶碳化硅，并且可以采用该单晶碳化硅作为SiC层。其间，在偏离角为1°或更大的情况下，可以在这种SiC衬底上容易地形成高质量外延生长层。
在碳化硅衬底中，基底层可以由单晶碳化硅制成。在这种情况下，被设置成彼此面对面并且中间层插入其间的基底层和SiC层的主表面具有相同的面取向。
这抑制了由取决于晶面的热膨胀系数的各向异性导致的应力施加在基底层和SiC层之间。应该注意，其中“基底层和SiC层的主表面具有相同的面取向”的陈述不需要对应于其中主表面的面取向严格一致的状态，并且可以对应于其中主表面的面取向基本上相同的状态。更具体来讲，只要构成基底层的主表面的晶面相对于构成SiC层的主表面的晶面形成1°或更小的角度，就可以说基底层和SiC层的主表面具有基本上相同的面取向。另外，被设置成彼此面对面且中间层插入其间的基底衬底和SiC衬底的主表面这两者可以对应于硅平面侧或碳平面侧的平面。可替选地，主表面之一可以对应于硅平面侧的平面而另一个可以对应于碳平面侧的平面。
在碳化硅衬底中，可以对SiC层的与基底层相反的主表面进行抛光。这允许在SiC层的与基底层相反的主表面上形成高质量外延生长层。结果，可以制造包括例如作为有源层的高质量外延生长层的半导体器件。即，通过采用这种结构，可以获得允许制造包括SiC层上形成的外延生长层的高质量半导体器件的碳化硅衬底。
根据本发明的半导体器件包括：碳化硅衬底；外延生长层，其形成在碳化硅衬底上；以及电极，其形成在外延生长层上。这个碳化硅衬底是上述本发明的碳化硅衬底。因为根据本发明的半导体器件包括本发明的碳化硅衬底，所以可以提供在使制造成本降低的情况下制造半导体器件。
本发明的有益效果
根据以上描述清楚的是，本发明中的制造碳化硅衬底的方法、碳化硅衬底和半导体器件提供了均实现了降低使用碳化硅衬底制造半导体器件的成本的制造碳化硅衬底的方法、碳化硅衬底和半导体器件。
附图说明
图1是示出第一实施例中的碳化硅衬底的结构的示意性横截面图。
图2是示出在其上形成有外延层的碳化硅衬底的结构的示意性横截面图。
图3是示意性示出第一实施例中的碳化硅衬底的制造方法的流程图。
图4是示出第一实施例中的碳化硅衬底的制造方法的示意性横截面图。
图5是示出第二实施例中的碳化硅衬底的结构的示意性横截面图。
图6是示意性示出第二实施例中的碳化硅衬底的制造方法的流程图。
图7是示出第二实施例中的碳化硅衬底的制造方法的示意性横截面图。
图8是示出第三实施例中的碳化硅衬底的结构的示意性横截面图。
图9是示意性示出第三实施例中的碳化硅衬底的制造方法的流程图。
图10是示出第三实施例中的碳化硅衬底的制造方法的示意性横截面图。
图11是示出第四实施例中的碳化硅衬底的结构的示意性横截面图。
图12是示出第四实施例中的碳化硅衬底的结构的示意性平面图。
图13是示出碳化硅衬底的另一结构的示意图。
图14是示出垂直型MOSFET的结构的示意性横截面图。
图15是示意性示出垂直型MOSFET的制造方法的流程图。
图16是示出垂直型MOSFET的制造方法的示意性横截面图。
图17是示出垂直型MOSFET的制造方法的示意性横截面图。
图18是示出垂直型MOSFET的制造方法的示意性横截面图。
图19是示出垂直型MOSFET的制造方法的示意性横截面图。
具体实施方式
以下参照附图来描述本发明的实施例。应该注意，在以下提及的附图中，给相同或相应的部分赋予相同的附图标记并且对其不再重复描述。
(第一实施例)
参照图1，本实施例中的碳化硅衬底1包括：基底层10，其由碳化硅制成；中间层80，其形成在基底层10上并与之接触；以及SiC层20，其由单晶碳化硅制成并且位于中间层80上并与之接触。中间层80由导体形成并且将基底层10和SiC层20彼此连接。更具体来讲，中间层80包括用作导体的碳。在此，本文可用的中间层80包括例如石墨颗粒和不可石墨化碳。优选地，中间层80具有碳复合结构，该碳复合结构包括石墨颗粒和不可石墨化碳。
然后，当如图2中所示，在SiC层20的与基底层10相反的主表面20A上形成由单晶碳化硅制成的外延生长层60时，基底层10中能够产生的层错没有传播到外延生长层60。因此，可以容易地使外延生长层60中的层错密度小于基底层10中的层错密度。
在本实施例中的碳化硅衬底1中，SiC层20连接到基底层10上，所述SiC层20由与基底层10的单晶碳化硅不同的单晶碳化硅制成。因此，例如，具有大缺陷密度的低质量碳化硅晶体被加工成具有适于半导体器件制造工艺的形状和尺寸，之后被用作基底层10。另一方面，可以在基底层10上设置其形状不适于半导体器件制造工艺的高质量碳化硅单晶作为SiC层20。这个碳化硅衬底1被均匀地成形且适当地尺寸化，由此有助于有效率地制造半导体器件。另外，因为使用其形状难以被加工成适于制造工艺的高质量碳化硅单晶能够作为用于制造半导体器件的碳化硅衬底1中的SiC层20，由此有效利用碳化硅单晶。此外，在碳化硅衬底1中，基底层10和SiC层20通过由导体形成的中间层80连接并因此成为一体。因此，可以将碳化硅衬底作为一个独立式衬底来操纵。如此，上述的碳化硅衬底1允许降低制造半导体器件的成本。
另外，在本实施例的碳化硅衬底1中，中间层80由导体形成。因此，即使在其中采用碳化硅衬底1制造其中电流在碳化硅衬底1的厚度方向上流动的情况下，可以防止基底层10和SiC层20之间的连接区域(中间层80)对半导体器件的特性产生不利影响。应该注意，中间层可以由例如碳制成。
在此，基底层10可以采用各种结构中的结构，只要其由碳化硅制成即可。例如，基底层10可以是例如多晶碳化硅或碳化硅的烧结体。可替选地，基底层10可以由单晶碳化硅制成。在这种情况下，优选地，基底层10没有微管传播到SiC层20。
在其中采用包含诸如微管的相对多个缺陷的单晶碳化硅作为基底层10的情况下，通过防止基底层10中形成的微管传播到SiC层20，可以在SiC层20上形成高质量外延生长层。通过将没有在基底层10上生长并且与其分开生长的SiC层20连接到基底层10上，可以制造本实施例中的碳化硅衬底1。因此，容易防止基底层10中形成的微管传播到SiC层20。
应该注意，在其中采用碳化硅衬底1制造其中电流在碳化硅衬底1的厚度方向上流动的半导体器件的情况下，基底层10优选地具有小电阻率。具体来讲，基底层具有的电阻率优选地为50mΩcm或更小，更优选地为10mΩcm或更小。
另外，在其中采用碳化硅衬底1制造其中电流在碳化硅衬底1的厚度方向上流动的半导体器件的情况下，所期望的是通过减小中间层80的厚度来减小碳化硅衬底1在厚度方向上的电阻。具体来讲，中间层80具有的厚度优选地为10μm或更小，更优选地为1μm或更小。另外，中间层80具有的厚度可以为100nm或更小。
根据类似的观点，中间层80优选地具有小电阻率。具体来讲，中间层80具有的电气电阻率优选地为50mΩcm2或更小，更优选地为10mΩcm2或更小。另外，中间层80具有的电气电阻率可以为1mΩcm2或更小。
另外，可以通过烧结碳粘合剂来形成中间层80，并且中间层80可以含有金属元素作为添加剂或不期望杂质。
另外，优选地，中间层80具有高熔点(或升华点)，具体来讲，中间层80具有的熔点为1800℃或更高，以便避免在为了使用碳化硅衬底1制造半导体器件而在高温下执行加热(诸如用于离子注入杂质的激活退火)期间不能保持基底层10和SiC层20之间的连接。
另外，在其中基底层10由单晶碳化硅制成的情况下，优选地，在中间层80插入其间的情况下基底层10的面对SiC层20的主表面与SiC层20的主表面具有相同的面取向。这抑制了由热膨胀系数的各向异性导致的应力施加在基底层10和SiC层20之间。
另外，在上述的碳化硅衬底1中，SiC衬底20的与基底层10相反的主表面20A相对于{0001}面可以具有的偏离角不小于50°且不大于65°。因此，当使用碳化硅衬底1制造MOSFET时，在外延生长层和其氧化物膜之间的界面，即其中形成沟道区域的位置周围，减小界面态的形成。以此方式，所制造的MOSFET具有减小的导通电阻。
另外，在碳化硅衬底1中，主表面20A的偏离取向可以相对于<1-100>方向形成5°或更小的角度。<1-100>方向是碳化硅衬底中具有代表性的偏离取向。由衬底制造工艺中的切片工艺变化而导致的偏离取向的变化适于为5°或更小，这允许外延生长层容易地形成在碳化硅衬底1上。
另外，在碳化硅衬底1中，主表面20A在<1-100>方向上相对于{03-38}面具有的偏离角可以不小于-3°且不大于5°。因此，在其中使用碳化硅衬底1制造MOSFET的情况下，可以进一步提高沟道迁移率。
其间，在碳化硅衬底1中，主表面20A的偏离取向可以相对于<11-20>方向形成5°或更小的角度。如与<1-100>方向一样，<11-20>方向是碳化硅衬底中具有代表性的偏离取向。由衬底制造工艺中的切片工艺的变化而导致的偏离取向的变化适于为±5°，这允许外延生长层容易地形成在碳化硅衬底1上。
另外，在碳化硅衬底1中，主表面20A相对于{0001}面具有的偏离角可以不小于1°且不大于60°。因此，这允许有效地得到可用作SiC层20的碳化硅单晶，并且有助于在SiC层20上形成高质量外延生长层。
另外，为了便于作为独立式衬底操纵，碳化硅衬底1具有的厚度优选地为300μm或更大。另外，当采用碳化硅衬底1制造功率器件时，SiC层20优选地具有4H的多型体。
另外，在本实施例的碳化硅衬底1中，优选对SiC层20的与基底层10相反的主表面20A进行抛光。这允许在主表面20A上形成高质量外延生长层。结果，例如，能够制造包括作为有源层的高质量外延生长层的半导体器件。即，通过采用这种结构，能够获得碳化硅衬底1，其允许用于制造包括在SiC层20上形成的外延生长层的高质量半导体器件。
以下描述上述的用于制造碳化硅衬底1的示例性方法。参照图3，在本实施例中的用于制造碳化硅衬底的方法中，首先，执行作为步骤(S10)的衬底准备步骤。在这个步骤(S10)中，参照图4，准备由碳化硅形成的基底衬底10和单晶碳化硅的SiC衬底20。SiC衬底20具有其主表面，该主表面将成为通过这种制造方法将得到的SiC衬底20的主表面20A(参见图1)。因此，在这种情形下，根据主表面20A所期望的面取向来选择SiC衬底20的主表面的面取向。在此，例如，准备具有与{03-38}面相对应的主表面的SiC衬底20。
其间，对于基底衬底10，采用具有的杂质密度高于SiC衬底20的杂质密度的衬底，诸如具有的杂质密度高于2×1019cm-3的衬底。在此，术语“杂质”是指被引入到在半导体衬底，即基底衬底10和SiC衬底20中产生多数载流子的杂质。其可用的实例是氮。另外，为了实现使用碳化硅衬底1来有效率地制造半导体器件，基底衬底10具有的直径优选地为2英寸或更大，更优选地为6英寸或更大。另外，为了防止在使用碳化硅衬底1制造半导体器件的过程中在基底衬底10和SiC衬底20之间产生裂缝，优选的是使其间的热膨胀系数差异减小。另外，为了减小基底衬底10和SiC衬底20之间在诸如热膨胀系数的物理特性方面的差异，基底衬底10和SiC衬底20优选地具有相同的晶体结构(相同的多型体)。
接着，执行作为步骤(S20)的衬底平滑化步骤。在这个步骤(S20)中，例如，通过抛光来平滑化基底衬底10和SiC衬底20的各个主表面(连接表面)，在随后的步骤(S40)中，基底衬底10和SiC衬底20的各个主表面将被设置成彼此面对面并且其间插入前驱体层。应该注意，虽然这个步骤(S20)不是必要的步骤，但是通过执行这个步骤，在下述的步骤(S30)中，将容易在其上涂布碳粘合剂，由此允许基底衬底10和SiC衬底20在步骤(S50)中更牢固地彼此连接。另外，基底衬底10和SiC衬底20中的每个的厚度(厚度的最大值和最小值之间的差)优选地尽可能多地减小，具体来讲，优选地为10μm或更小。
其间，可以省去步骤(S20)，即可以在不对将彼此接触的基底衬底10和SiC衬底20的主表面进行抛光的情况下执行步骤(S30)。这降低了碳化硅衬底1的制造成本。另外，为了在制造基底衬底10和SiC衬底20时去除位于通过切片而形成的表面中的受损层，可以通过例如进行蚀刻来替代步骤(S20)或者在步骤(S20)之后进行蚀刻来执行去除受损层的步骤，然后可以执行下述的步骤(S30)。
接着，执行作为步骤(S30)的粘合剂涂布步骤。在这个步骤(S30)中，参照图4，例如，将碳粘合剂涂布到基底衬底10的主表面，由此形成前驱体层90。碳粘合剂可以由例如树脂、石墨颗粒和溶剂形成。在此，可用的示例性树脂是通过加热而被形成为不可石墨化碳的树脂，诸如酚醛树脂。可用的示例性溶剂是苯酚、甲醛、乙醇等。另外，碳粘合剂的涂布量优选地不小于10mg/cm2且不大于40mg/cm2，其涂布量更优选地不小于20mg/cm2且不大于30mg/cm2。另外，所涂布的碳粘合剂具有的厚度优选地不大于100μm，更优选地不大于50μm。
接着，执行作为步骤(S40)的堆叠步骤。在这个步骤(S40)中，参照图4，将SiC衬底20放置在前驱体层90上并使其与之接触，所述前驱体层90形成在基底10的主表面上并与之接触，由此制造堆叠衬底。在此，在这个步骤(S40)中，SiC衬底20的与基底层10相反的主表面20A相对于{0001}面具有的偏离角可以不小于50°且不大于65°。以此方式，能够容易地制造碳化硅衬底1，该碳化硅衬底1具有主表面20A，所述主表面20A相对于{0001}面具有的偏离角不小于50°且不大于65°。另外，在步骤(S40)中，主表面20A的偏离取向相对于<1-100>方向形成5°或更小的角度。这有助于在将要制造的碳化硅衬底1(主表面20A)上形成外延生长层。另外，在步骤(S40)中，主表面20A在<1-100>方向上相对于{03-38}面可以具有的偏离角不小于-3°且不大于5°。这进一步提高在使用将要制造的碳化硅衬底1制造MOSFET时的沟道迁移率。
另一方面，在步骤(S40)中，主表面20A的偏离取向可以相对于<11-20>方向形成5°或更小的角度。这有助于在将要制造的碳化硅衬底1上形成外延生长层。
接着，执行作为步骤(S50)的预烘焙步骤。在步骤(S50)中，对堆叠衬底进行加热，由此从构成前驱体层90的碳粘合剂中去除溶剂成分。具体来讲，例如，在堆叠衬底的厚度方向上在堆叠衬底上施加负载的同时，对堆叠衬底逐渐加热直到其达到超过溶剂成分的沸点的温度范围。优选地，在使用夹具等将基底衬底10和SiC衬底20压向彼此时执行加热。另外，通过尽可能长时间地执行预烘焙(加热)，粘合剂被脱气，以提高粘合强度。
接着，执行作为步骤(S60)的烧结步骤。在这个步骤(S60)中，将具有在步骤(S50)中被加热并因此被预烘焙的前驱体层90的堆叠衬底加热至高温，优选地，加热至不低于900℃且不高于1100℃，例如1000℃，持续优选地不少于10分钟且不超过10小时，例如1小时，由此对前驱体层90进行烧结。在烧结时采用的气氛可以是惰性气体气氛，诸如氩。气氛的压力可以是例如大气压力。以此方式，前驱体层90形成为由作为导体的碳制成的中间层80。结果，可以得到第一实施例的碳化硅衬底1，在该碳化硅衬底1中，基底衬底(基底层)10和SiC衬底(SiC层)20通过中间层80彼此连接。
因此，在本实施例中的制造碳化硅衬底1的方法中，SiC衬底20连接到基底衬底10上，所述SiC衬底20由与基底衬底10的单晶碳化硅不同的单晶碳化硅制成。如此，由具有大缺陷密度的不昂贵、低质量碳化硅晶体形成的基底衬底10可以被加工成适于制造半导体器件的形状和尺寸，而其具有形状等不适于制造半导体器件的高质量碳化硅单晶可以被沉积在基底衬底10上作为SiC衬底20。通过这种工艺制造的碳化硅衬底1具有预定均匀形状和尺寸。这允许有效率地制造半导体器件。另外，可以使用通过这种工艺制造的碳化硅衬底1并且采用由高质量碳化硅单晶制成并且难以被加工成适于制造半导体器件的形状等的SiC衬底20(SiC层20)来制造半导体器件。因此，可以有效利用碳化硅单晶。另外，在本发明中的碳化硅衬底1的制造方法中，基底衬底10和SiC衬底20通过中间层80彼此连接。因此，碳化硅衬底1可以被作为独立式衬底来操纵。如此，根据本实施例中的碳化硅衬底1的制造方法，能够制造碳化硅衬底1，其允许降低使用碳化硅衬底1制造半导体器件的成本。
另外，通过在碳化硅衬底上外延生长单晶碳化硅以在SiC衬底20的主表面20A上形成外延生长层60，可以制造图2所示的碳化硅衬底2。
在此，在步骤(S40)中，优选地制造堆叠衬底，使得基底衬底10和SiC衬底20的主表面的面取向彼此一致，所述基底衬底10和所述SiC衬底20的主表面彼此面对且前驱体层90插入其间。这抑制了由热膨胀系数的各向异性导致应力施加在基底衬底(基底层)10和SiC衬底(SiC层)20之间。
在上述实施例中，已示出：在步骤(S40)所制造的堆叠衬底中，SiC衬底20的与基底衬底10相反的主表面20A具有与<1-100>方向相对应的偏离取向，并且其主表面20A对应于{03-38}面。然而，替代地，所述主表面相对于<11-20>方向可以具有形成5°或更小的角度的偏离取向。另外，主表面20A相对于{0001}面可以具有的偏离角不小于1°且不大于60°。
另外，本实施例中的用于制造上述碳化硅衬底1的方法还可以包括如下步骤：对SiC衬底20的主表面进行抛光，所述SiC衬底20的主表面对应于堆叠衬底中的SiC衬底20的与基底层10相反的主表面20A。因此，制造了其中SiC层20的与基底层10相反的主表面20A已被抛光的碳化硅衬底1。在此，可以在将基底层10和SiC衬底20彼此连接之前或之后执行抛光的步骤，只要是在步骤(S10)之后执行抛光的步骤即可。
(第二实施例)
以下描述了本发明的另一个实施例，即，第二实施例。参照图5和图1，第二实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1具有基本相同的结构并且提供基本相同的效果。然而，第二实施例的碳化硅衬底1与第一实施例的碳化硅衬底1的不同之处在于中间层的制造。
具体来讲，参照图5，第二实施例中的碳化硅衬底1包括：基底层10，其由碳化硅制成；中间层40，其形成在基底层10上并与之接触；以及SiC层20，其由单晶碳化硅制成并且位于中间层40上并与之接触。中间层40在至少其与基底层10相邻的区域处以及其与SiC层20相邻的区域处由含有非晶碳化硅的半导体形成，并且将基底层10和SiC层20彼此连接。因此，在第二实施例的碳化硅衬底1中，基底层10和SiC层20通过含有非晶碳化硅的中间层40彼此连接并因此形成为一体。这提供了与第一实施例的碳化硅衬底的效果类似的效果。
下面描述第二实施例中的用于制造碳化硅衬底1的示例性方法。参照图6和图3，第二实施例中的碳化硅衬底的制造方法可以按相同的方式执行，并且提供与第一实施例中的效果相同的效果。具体来讲，参照图6，在本实施例中的用于制造碳化硅衬底的方法中，以与第一实施例中的步骤(S10)和(S20)类似的方式来执行步骤(S110)和(S120)。
接着，执行作为步骤(S130)的Si膜形成步骤。在这个步骤(S130)中，参照图7，在基底衬底10的主表面上形成由Si制成的Si膜30。可以使用诸如溅射法、沉积法、液相外延或气相外延的方法来形成Si膜30。另外，在形成Si膜30中，可以掺杂氮、磷、铝、硼等作为杂质。另外，Si膜30可以适于含有钛，以提高碳在Si膜30中的固溶度，以有助于碳在下述步骤(S150)中转换成碳化硅。
接着，执行作为步骤(S140)的堆叠步骤。在这个步骤(S140)中，参照图7，将SiC衬底20放置在Si膜30上并使其与之接触，所述Si膜30形成在基底10的主表面上并与之接触，由此制造堆叠衬底。
接着，执行作为步骤(S150)的连接步骤。在这个步骤(S150)中，通过加热堆叠衬底，使基底衬底10和SiC衬底20彼此连接。更具体来讲，例如，将堆叠衬底加热持续不少于1小时且不超过30小时，以落入在1300℃至1800℃的温度范围内。以此方式，碳从基底衬底10和SiC衬底20供应到Si膜30，由此Si膜30的至少一部分转换成碳化硅。通过在含有碳原子的气体下执行加热，例如，在包括诸如丙烷、乙烷或乙烯的烃气的气氛下执行加热，碳从气氛中供应到Si膜30，以促进构成Si膜30的硅转换成碳化硅。通过以此方式加热堆叠衬底，至少Si膜30中与基底衬底10接触的区域以及与SiC衬底20接触的区域被转换成碳化硅，由此使基底衬底10和SiC衬底20彼此连接。结果，得到图5所示的碳化硅衬底。
如此，在本实施例中的用于制造碳化硅衬底1的方法中，借助于通过将Si膜30的至少一部分转换成碳化硅而形成的半导体所制成的中间层40，将基底衬底10和SiC衬底20彼此牢固地连接，由此制造可以作为一个独立式衬底来操纵的碳化硅衬底1。
应该注意，在步骤(S150)中，可以通过在其中加热堆叠衬底的气氛中添加氮气、三甲基铝、乙硼烷、磷化氢等，Si膜30(中间层40)掺杂有所期望的杂质。
(第三实施例)
以下描述了本发明的又一个实施例，即，第三实施例。参照图8和图1，第三实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1具有基本相同的结构并且提供基本相同的效果。然而，第三实施例的碳化硅衬底1与第一实施例的碳化硅衬底1的不同之处在于中间层的制造。
具体来讲，参照图8，本实施例中的碳化硅衬底1包括：基底层10，其由碳化硅制成；中间层50，其形成在基底层10上并与之接触；以及SiC层20，其由单晶碳化硅制成并且设置在中间层50上并与之接触。中间层50由作为导体的金属制成，并且将基底层10和SiC层20彼此连接。更具体来讲，中间层50由例如镍(Ni)制成，并且至少在其与基底层10相邻的区域以及其与SiC层20相邻的区域处具有硅化构成物Ni。
因此，在第三实施例的碳化硅衬底1中，基底层10和SiC层20通过金属制成的中间层50彼此连接并因此形成为一体。这提供了与第一实施例的碳化硅衬底的效果类似的效果。另外，在本实施例的碳化硅衬底1中，中间层50由Ni制成并且至少在其与基底层10相邻的区域以及其与SiC层20相邻的区域处具有硅化构成物Ni。结果，中间层50与基底层10和SiC层20形成欧姆接触。因此，即使在其中采用碳化硅衬底1制造其中电流在碳化硅衬底1的厚度方向上流动的半导体器件的情况下，也可以防止基底层10和SiC层20之间的连接区域(中间层50)对半导体器件的特性产生不利影响。
应该注意，构成中间层50的金属不限于镍，并且例如可以含有从镍、钼、钛、铝和钨组成的组中选择的至少一种金属。这相对容易地实现了中间层50与基底层10和SiC层20中的每个的欧姆接触。
下面描述第三实施例中的用于制造碳化硅衬底1的示例性方法。参照图9和图3，第三实施例中的碳化硅衬底的制造方法可以按基本相同的方式执行，并且提供与第一实施例中的效果相同的效果。具体来讲，参照图9，在本实施例中的用于制造碳化硅衬底的方法中，以与第一实施例中的步骤(S10)和(S20)类似的方式执行步骤(S210)和(S220)。
接着，执行作为步骤(S230)的金属膜形成步骤。在这个步骤(S230)中，参照图10，例如，在基底衬底10的主表面上形成由Ni制成的Ni膜51。例如，可以使用溅射法来形成这个Ni层51。
接着，执行作为步骤(S240)的堆叠步骤。在这个步骤(S240)中，参照图10，将SiC衬底20放置在Ni膜51上并使其与之接触，所述Ni膜51形成在基底10的主表面上并与之接触，由此制造堆叠衬底。
接着，执行作为步骤(S250)的连接步骤。在步骤(S250)中，通过加热堆叠衬底，使基底衬底10和SiC衬底20彼此连接。更具体来讲，通过加热堆叠衬底，在Ni膜51中，至少与基底衬底10相邻的区域以及与Si衬底20相邻的区域被硅化。因此，如图8中所示，基底衬底10和Si衬底20通过中间层50彼此连接。然后，在中间层50中，与基底衬底10相邻的区域以及与Si衬底20相邻的区域被硅化，由此形成中间层50与基底衬底10和Si衬底20中的每个之间的欧姆接触。结果，得到图8所示的碳化硅衬底1。
如此，在本实施例中的用于制造碳化硅衬底1的方法中，基底衬底10和SiC衬底20通过中间层50彼此牢固地连接，由此制造可以作为一个独立式衬底来操纵的碳化硅衬底1。
(第四实施例)
以下描述了本发明的又一实施例，即，第四实施例。图11对应于沿着图12中的XI-XI线截取的横截面图。参照图11、图12和图1，第四实施例中的碳化硅衬底1与第一实施例中的碳化硅衬底1具有基本相同的结构并且提供基本相同的效果。然而，第四实施例的碳化硅衬底1与第一实施例的碳化硅衬底1的不同之处在于当从平面视角观察时多个SiC层20被并排布置。
即，参照图11和图12，在第四实施例的碳化硅衬底1中，当从平面视角观察时，多个SiC层20并排布置。换言之，多个SiC层20沿着基底层10的主表面10A布置。更具体地讲，多个SiC层20在基底衬底10上布置成矩阵形式，使得相邻的SiC层20彼此接触。因此，本实施例的碳化硅衬底1可以被作为具有高质量SiC层20和大直径的衬底来操纵。利用这种碳化硅衬底1，允许有效率制造半导体器件的工艺。另外，参照图11，相邻的SiC层20中的每个优选地具有端面20B，该端面20B基本垂直于SiC层20的主表面20A。因此，可以容易地制造本实施例的碳化硅衬底1。应该注意，可以通过在第一实施例的步骤(S40)中将多个SiC衬底20并排布置在前驱体层90上，以与第一实施例中的方式类似的方式制造第四实施例的碳化硅衬底1，所述多个SiC衬底20均具有基本垂直于主表面20A的端面20B。
另外，在第四实施例中，已示出具有的平面形状均为方形(四边形)的多个SiC层20设置在基底层10上，但是SiC层20中的每个的形状不限于此。具体来讲，参照图13，SiC层20的平面形状可以是任何形状，诸如六边形形状、梯形形状、矩形形状和圆形形状或者可以是其组合。
(第五实施例)
下面描述使用本发明的上述碳化硅衬底制造的一个示例性半导体器件作为第五实施例。参照图14，根据本发明的半导体器件101是垂直型DiMOSFET(双注入MOSFET)，并且具有衬底102、缓冲层121、击穿电压保持层122、p区123、n+区124、p+区125、氧化物膜126、源电极111、上源电极127、栅电极110和形成在衬底102的背面上的漏电极112。具体来讲，在由具有n型导电性的碳化硅制成的衬底102的正面上，形成由碳化硅制成的缓冲层121。采用包括第一实施例至第四实施例中描述的碳化硅衬底1的本发明的碳化硅衬底作为衬底102。在其中采用第一实施例至第四实施例中的每个中的碳化硅衬底1的情况下，在碳化硅衬底1的SiC层20上形成缓冲层121。缓冲层121具有n型导电性，并且具有的厚度为例如0.5μm。另外，缓冲层121中的n型导电性杂质具有的密度为例如5×1017cm-3。在缓冲层121上形成击穿电压保持层122。击穿电压保持层122由具有n型导电性的碳化硅形成，并且具有的厚度为例如10μm。另外，击穿电压保持层122包括的n型导电性杂质的密度为例如5×1015cm-3。
击穿电压保持层122具有表面，在所述表面中p型导电性的p区123之间形成有空间。在p区123中的每个中，在p区123的表面层处形成n+区124。另外，在与n+区124相邻的位置处，形成p+区125。氧化物膜126被形成为在一个p区123中的n+区124、p区123、击穿电压保持层122在两个p区123之间的暴露部分、另一p区123以及所述另一p区123中的n+区124上延伸。在氧化物膜126上，形成栅电极110。另外，在n+区124和p+区125上，形成源电极111。在源电极111上，形成上源电极127。此外，在衬底102的背面上，即，在与其上形成有缓冲层121的正面相反的表面上，形成漏电极112。
本实施例中的碳化硅衬底101采用本发明的碳化硅衬底，诸如第一实施例至第四实施例中的每个所描述的碳化硅衬底1作为衬底102。即，半导体衬底101包括：衬底102，其用作碳化硅衬底；缓冲层121和击穿电压保持层122，其都用作衬底102上或上方形成的外延生长层；以及源电极111，其形成在击穿电压保持层122上。这个衬底102是本发明的碳化硅衬底，诸如碳化硅衬底1。在此，如上所述，本发明的碳化硅衬底允许降低半导体器件的制造成本。因此，在降低制造成本的情况下制造半导体器件101。
以下参照图15至图19来描述图14所示的用于制造半导体器件101的方法。参照图15，首先，执行衬底准备步骤(S310)。在此，准备由碳化硅制成并且具有其的与{03-38}面相对应的主表面的衬底102(参见图16)。准备包括根据第一实施例至第四实施例中描述的制造方法中的每个而制造的碳化硅衬底1的本发明的碳化硅衬底作为衬底102。
可以采用具有n型导电性并且具有的衬底电阻为0.02Ωcm的衬底作为衬底102(参见图16)。
接着，如图15中所示，执行外延层形成步骤(S320)。具体来讲，在衬底102的正面上形成缓冲层121。在被用作衬底102的碳化硅衬底1的SiC层20(参见图1、图5、图8和图11)上，形成缓冲层121。外延层形成为缓冲层121，例如，所述外延层由具有n型导电性的碳化硅制成并且具有的厚度为0.5μm。缓冲层121具有的导电杂质的密度是例如5×1017cm-3。然后，在缓冲层121上，如图16所示地形成击穿电压保持层122。使用外延生长法，形成由具有n型导电性的碳化硅制成的层作为击穿电压保持层122。击穿电压保持层122具有的厚度可以为例如10μm。另外，击穿电压保持层122所包括的n型导电性杂质的密度为例如5×1015cm-3。
接着，如图15中所示，执行注入步骤(S330)。具体来讲，使用通过光刻和蚀刻形成的氧化物膜作为掩模，将p型导电性的杂质注入击穿电压保持层122，由此如图17所示地形成p区123。另外，在去除如此使用的氧化物膜之后，通过光刻和蚀刻形成具有新图案的氧化物膜。使用氧化物膜作为掩模，将n型导电性的杂质注入到预定区域中，以形成n+区124。以类似的方式，注入p型导电性的导电杂质，以形成p+区125。结果，得到如图17所示的结构。
在这样的注入工艺之后，执行激活退火处理。采用氩气作为气氛气体，加热温度被设定为1700℃并且加热时间被设定为30分钟的条件下，能够执行激活退火处理。
接着，如图15中所示，执行栅绝缘膜形成步骤(步骤S340)。具体来讲，如图18中所示，氧化物膜126被形成为覆盖击穿电压保持层122、p区123、n+区124和p+区125。例如，可以执行干法氧化(热氧化)来作为用于形成氧化物膜126的条件。可以在加热温度被设定为1200℃且加热时间被设定为30分钟的条件下执行干法氧化。
此后，如图15中所示，执行氮退火步骤(步骤S 150)。具体来讲，在一氧化氮(NO)的气氛气体执行退火工艺。用于这个退火工艺的温度条件例如如下：加热温度为1100℃且加热时间为120分钟。结果，氮原子被引入到氧化物膜126和设置在氧化物膜126下方的击穿电压保持层122、p区123、n+区124和p+区125中的每个之间的界面附近。另外，在使用一氧化氮的气氛气体进行退火步骤之后，可以使用作为惰性气体的氩(Ar)气来执行附加的退火。具体来讲，使用氩气的气氛气体，可以在加热温度被设定为1100℃且加热时间被设定为60分钟的条件下执行附加的退火。
接着，如图15中所示，执行电极形成步骤(步骤S160)。具体来讲，使用光刻法，在氧化物膜126上形成具有图案的抗蚀剂膜。使用该抗蚀剂膜作为掩模，通过蚀刻去除氧化物膜126中位于n+区124和p+区125上的部分。此后，在抗蚀剂膜上形成诸如金属的导电膜，该导电膜形成在与氧化物膜126的开口中，与n+区124和p+区125接触。此后，去除抗蚀剂膜，从而去除位于抗蚀剂膜上的导电膜部分(剥离)。在此，例如，可以使用镍(Ni)作为导体。结果，如图19中所示，可以得到源电极111和漏电极112。应该注意，优选地执行热处理以进行合金化。具体来讲，使用作为惰性气体的氩(Ar)气的气氛气体，在加热温度被设定为950℃并且加热时间被设定为2分钟的情况下，执行热处理(合金化处理)。
此后，在源电极111上，形成上源电极127(参见图14)。另外，在衬底102的背面上形成漏电极112(参见图14)。另外，在氧化物膜126上形成栅电极110(参见图14)。以此方式，可以得到图14所示的半导体器件101。即，通过在碳化硅衬底1的SiC层20上形成外延生长层和电极来制造半导体器件101。
应该注意，在第五实施例中，已经将垂直型MOSFET描述为可以使用本发明的碳化硅衬底制造的一个示例性半导体器件，但是可以制造的半导体器件不限于此。例如，可以使用根据本发明的碳化硅衬底来制造各种类型的半导体器件，诸如JFET(结型场效应晶体管)、IGBT(绝缘栅双极晶体管)和肖特基势垒二极管。另外，第五实施例已被描述为其中通过在具有其的与{03-38}面相对应的主表面的碳化硅衬底上形成用作有源层的外延层来制造半导体器件的情况。然而，可以用作主表面的晶面不限于此，并且适于使用目的并包括(0001)面的任何晶面能够适合用作主表面。
另外，可以采用在<01-10>方向上相对于(0-33-8)面具有的偏离角不小于-3°且不大于+5°的主表面作为主表面(碳化硅衬底1的SiC衬底(SiC层)20的主表面20A)，以便进一步提高其中使用碳化硅衬底制造MOSFET等的情况下的沟道迁移率。在此，六边形晶体的单晶碳化硅的(0001)面被限定为硅平面，而(000-1)面被定义为碳平面。其间，“在<01-10>方向上相对于(0-33-8)面的偏离角”是指主表面的法线到用作用于偏离取向的基准的<01-10>方向和<000-1>方向限定的平坦面上的正交投影与(0-33-8)面的法线所形成的角度。正值的符号对应于其中正交投影接近平行于<01-10>方向的情况，而负值的符号对应于其中正交投影接近平行于<000-1>方向的情况。另外，表述“主表面在<01-10>方向上相对于(0-33-8)面具有的偏离角不小于-3°且不大于+5°”表示主表面对应于碳化硅晶体中满足上述条件的碳平面侧的平面。应该注意，在本申请中，(0-33-8)面包括由于确定了用于限定晶面的轴导致以不同方式表达的碳平面侧的等价面，并且不包括硅平面侧的平面。也就是说，{03-38}面是碳平面侧的平面，所以在其中使用碳化硅衬底制造MOSFET等的情况下，沟道迁移率可以进一步提高。
[实例]
(实例1)
以下描述本发明的实例1。进行实验来检查实际制造的本发明的碳化硅衬底的中间层(连接界面)中的电特性。用以下方式进行实验。
首先，制造本发明的碳化硅衬底作为样品。以与第一实施例中相同的方式制造碳化硅衬底。具体来讲，准备基底衬底和SiC衬底。用作基底衬底的是其形状具有2英寸的直径φ且具有400μm的厚度、由具有4H多型体的单晶碳化硅制成并具有对应于(03-38)面的主表面的衬底。另外，基底衬底具有n型导电性，并且具有1×1020cm-3的n型杂质密度。另外，基底衬底具有1×104cm-2的微管密度并且具有1×105cm-1的层错密度。
用作SiC衬底的是其平面形状是15mm×30mm的矩形、具有400μm的厚度、由具有4H多型体的单晶碳化硅制成并具有对应于(03-38)面的主表面的衬底。另外，SiC衬底具有n型导电性，并且具有1×1019cm-3的n型杂质密度。另外，SiC衬底具有0.2cm-2的微管密度并且具有小于1cm-1的层错密度。
接着，使用研磨抛光(lap-polish)、机械抛光和CMP(化学机械抛光)对将用作连接表面的基底衬底的主表面和SiC衬底的主表面进行抛光。然后，在基底衬底被抛光的主表面上，涂布含有29％的石墨颗粒和树脂的碳粘合剂，所述树脂在被加热时将形成为不可石墨化碳。另外，将SiC衬底放置在基底衬底的主表面上，从而使碳粘合剂涂布在SiC衬底上，此时SiC衬底被抛光的主表面接触基底衬底的主表面。以此方式，制造堆叠衬底。
接着，作为预烘焙工艺，将堆叠衬底放置在热板上并且以每小时20℃的速度将其加热至200℃，并且在热板的厚度方向上对其施加10kg的负载。通过预烘焙得到的碳粘合剂层(前驱体层)具有大致5μm的厚度。此后，将堆叠衬底冷却至室温，然后将其插入电阻加热型的热处理炉，并且加热至1100℃，持续1小时。利用上述的工序，使基底衬底和SiC衬底彼此连接，由此制造用作样品的碳化硅衬底。
接着，对所得到的碳化硅衬底的主表面进行抛光，以实现均匀的厚度，由此厚度的变化(碳化硅衬底的厚度的最大值和最小值之间的差)变为5μm。另外，在碳化硅衬底的两个主表面上都形成欧姆电极。通过在碳化硅衬底的主表面上形成镍膜并且加热镍膜以使其硅化，来形成欧姆电极。可以通过将其在惰性气体气氛中加热至不低于900℃且不高于1100℃的温度并持续不少于10分钟且不超过10小时，来执行用于进行硅化的热处理。在这个实验中，通过在大气压力下将其在氩气气氛中加热至1000℃并持续1小时来执行热处理。然后，在欧姆电极之间施加电压，以检查连接界面(通过烧结碳粘合剂形成的由碳制成的中间层)的电特性。
结果，确认的是，在连接界面中得到欧姆特性。另外，根据欧姆特性计算出的中间层的电阻率大致为1mΩcm2。据此，确认的是，根据本发明的用于制造碳化硅衬底的方法，可以制造其中由碳化硅制成的多个衬底彼此连接的同时确保了在其厚度方向上的欧姆特性的碳化硅衬底。
(实例2)
以下描述本发明的实例2。进行实验来检查实际制造的碳化硅衬底的基底层和Si层之间的界面态。
具体来讲，通过与实例1(实例)的工序相同的工序来制造本发明的碳化硅衬底作为用于实验的样品。另一方面，为了进行比较，制造落在本发明范围之外的碳化硅衬底(比较例)。采用与实例1中的方式类似的方式来制造这个碳化硅衬底，但是从工序中省略了碳粘合剂的涂布和预烘焙工艺。然后，使用SEM(扫描电子显微镜)观察实例和比较例的每个中的基底层和SiC层之间的界面态。
以下描述实验结果。在实例中，通过烧结碳粘合剂形成的中间层被形成在基底层和SiC层之间的整个界面上。实现了其间的牢固连接。相比之下，在比较例中，在基底层和SiC层之间的界面的一部分中形成空间。根据这个事实，确认的是，由此形成的中间层允许使基底层和SiC层之间的连接牢固。
本发明的碳化硅衬底可以用于制造第五实施例中如上所述的半导体器件。即，在本发明的半导体器件中，外延生长层被形成为使用本发明中的用于制造碳化硅衬底的方法而制造的碳化硅衬底上的有源层。根据不同观点进行解释，在本发明的半导体器件中，外延生长层形成在本发明的碳化硅衬底上作为有源层。更具体来讲，本发明的半导体器件包括：本发明的碳化硅衬底；外延生长层，其形成在碳化硅衬底上；以及电极，其形成在外延生长层上。即，本发明的半导体器件包括：基底层，其由碳化硅制成；中间层，其形成在基底层上并与之接触；SiC层，其由单晶碳化硅制成并且设置在中间层上并与之接触；外延生长层，其形成在SiC层上；以及电极，其形成在外延生长层上。另外，中间层由导体或半导体制成，并且将基底层和SiC层彼此连接。
本文公开的实施例和实例在任何方面都是示例性而非限制性的。本发明的范围由权利要求书的各项来限定，而不是由上述实施例限制，并且旨在包括在等同于权利要求书各项的范围和含义内的任何修改。
工业应用性
本发明中的用于制造碳化硅衬底的方法、碳化硅衬底和半导体器件尤其有利地可应用于均需要实现使采用碳化硅衬底的半导体器件的制造成本降低的制造碳化硅衬底的方法、碳化硅衬底以及半导体器件。
附图标记列表
1、2：碳化硅衬底；10：基底层(基底衬底)；10A：主表面；20：SiC层(SiC衬底)；20A：主表面；20B：端面；30：Si膜；40、50、80：中间层；51：Ni膜；60：外延生长层；90：前驱体层；101：半导体器件；102：衬底；110：栅电极；111：源电极；112：漏电极；121：缓冲层；122：击穿电压保持层；123：p区；124：n+区；125：p+区；126：氧化物膜；127：上源电极

Claims (15)

1.一种用于制造碳化硅衬底(1)的方法，包括以下步骤：
准备由碳化硅制成的基底衬底(10)和由单晶碳化硅制成的SiC衬底(20)；以及
通过在所述基底衬底(10)和所述SiC衬底(20)之间形成中间层(40，50，80)，使所述基底衬底(10)和所述SiC衬底(20)彼此连接，所述中间层(40，50，80)由导体或半导体形成。
2.根据权利要求1所述的用于制造碳化硅衬底(1)的方法，其中，
在所述的使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤中形成的所述中间层(40，80)含有碳。
3.根据权利要求1所述的用于制造碳化硅衬底(1)的方法，其中，所述的使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤包括以下步骤：
在所述基底衬底(10)的主表面上形成前驱体层(30，51，90)并且使所述前驱体层(30，51，90)与所述基底衬底(10)的所述主表面接触，所述前驱体层(30，51，90)在被加热时可形成为所述中间层(40，50，80)，
通过将所述SiC衬底(20)放置在所述前驱体层(30，51，90)上并且使所述SiC衬底(20)与所述前驱体层(30，51，90)接触，来制造堆叠衬底，以及
通过加热所述堆叠衬底以使所述前驱体层(30，51，90)形成为所述中间层(40，50，80)，来实现所述基底衬底(10)和所述SiC衬底(20)之间的连接。
4.根据权利要求3所述的用于制造碳化硅衬底(1)的方法，其中，
在所述的形成所述前驱体层(90)的步骤中，在所述基底衬底(10)的主表面之上涂布碳粘合剂作为前驱体。
5.根据权利要求1所述的用于制造碳化硅衬底(1)的方法，其中，
在所述的使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤中，当以平面视角观察时，在所述中间层(80)上并排布置多个所述SiC衬底(20)。
6.根据权利要求1所述的用于制造碳化硅衬底(1)的方法，其中，
在所述的使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤中，所述SiC衬底(20)具有主表面(20A)，所述主表面(20A)相对于所述基底衬底(10)相反并且具有相对于{0001}面的不小于50°且不大于65°的偏离角。
7.根据权利要求1所述的用于制造碳化硅衬底(1)的方法，其中，
在进行所述的使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤之前不对所述基底衬底(10)和所述SiC衬底(20)的主表面进行抛光的情况下，来执行使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤，其中所述基底衬底(10)和所述SiC衬底(20)的所述主表面将在所述的使所述基底衬底(10)和所述SiC衬底(20)彼此连接的步骤中被设置成彼此面对面。
8.一种碳化硅衬底(1)，包括：
基底层(10)，所述基底层(10)由碳化硅制成；
中间层(40，50，80)，所述中间层(40，50，80)形成在所述基底层(10)上并且与所述基底层(10)接触；以及
SiC层(20)，所述SiC层(20)由单晶碳化硅制成，并且所述SiC层(20)被设置在所述中间层(40，50，80)上且与所述中间层(40，50，80)接触，
所述中间层(40，50，80)由导体或半导体形成并且使所述基底层(10)和所述SiC层(20)彼此连接。
9.根据权利要求8所述的碳化硅衬底(1)，其中，
所述中间层(40，50，80)含有碳。
10.根据权利要求8所述的碳化硅衬底(1)，其中，
当以平面视角观察时，并排布置多个所述SiC层(20)。
11.根据权利要求8所述的碳化硅衬底(1)，其中：
所述基底层(10)由单晶碳化硅制成，并且
所述基底层(10)的微管没有传播到所述SiC层(20)。
12.根据权利要求8所述的碳化硅衬底(1)，其中，
所述SiC层(20)具有主表面(20A)，所述主表面(20A)相对于所述基底层(10)相反并且具有相对于{0001}面不小于50°且不大于65°的偏离角。
13.根据权利要求8所述的碳化硅衬底(1)，其中：
所述基底层(10)由单晶碳化硅制成，并且
所述基底层(10)和所述SiC层(20)的被设置成在中间夹着所述中间层(40，50，80)的情况下彼此面对面的主表面具有相同的面取向。
14.根据权利要求8所述的碳化硅衬底(1)，其中，
所述SiC层(20)具有与所述基底层(10)相反并且被抛光的主表面(20A)。
15.一种半导体器件(101)，包括：
碳化硅衬底(102)；
外延生长层(121，122)，所述外延生长层(121，122)形成在所述碳化硅衬底(102)上；以及
电极(110，111)，所述电极(110，111)形成在所述外延生长层(121，122)上，
所述碳化硅衬底(102)是权利要求8中所述的碳化硅衬底(1)。
CN2010800237854A 2009-10-13 2010-09-29 制造碳化硅衬底的方法、碳化硅衬底和半导体器件 Pending CN102449733A (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2009-236204 2009-10-13
JP2009-236211 2009-10-13
JP2009236211 2009-10-13
JP2009236204 2009-10-13
JP2010-170489 2010-07-29
JP2010170489 2010-07-29
PCT/JP2010/066963 WO2011046020A1 (ja) 2009-10-13 2010-09-29 炭化珪素基板の製造方法、炭化珪素基板および半導体装置

Publications (1)

Publication Number Publication Date
CN102449733A true CN102449733A (zh) 2012-05-09

Family

ID=43876073

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2010800236921A Pending CN102449732A (zh) 2009-10-13 2010-09-29 制造碳化硅衬底的方法和碳化硅衬底
CN2010800237854A Pending CN102449733A (zh) 2009-10-13 2010-09-29 制造碳化硅衬底的方法、碳化硅衬底和半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2010800236921A Pending CN102449732A (zh) 2009-10-13 2010-09-29 制造碳化硅衬底的方法和碳化硅衬底

Country Status (8)

Country Link
US (2) US20120012862A1 (zh)
EP (1) EP2490247A1 (zh)
JP (1) JPWO2011046021A1 (zh)
KR (2) KR20120022932A (zh)
CN (2) CN102449732A (zh)
CA (2) CA2759856A1 (zh)
TW (2) TW201133587A (zh)
WO (2) WO2011046020A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5343984B2 (ja) * 2011-01-17 2013-11-13 株式会社デンソー 化合物半導体基板およびその製造方法
JP2013128028A (ja) * 2011-12-19 2013-06-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法
TWI491067B (zh) * 2012-07-19 2015-07-01 華夏光股份有限公司 半導體裝置的形成方法
US8963297B2 (en) 2012-01-06 2015-02-24 Phostek, Inc. Semiconductor apparatus
US8980728B2 (en) 2012-01-06 2015-03-17 Phostek, Inc. Method of manufacturing a semiconductor apparatus
TWI466343B (zh) 2012-01-06 2014-12-21 Phostek Inc 發光二極體裝置
JP2014007325A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP2014203833A (ja) * 2013-04-01 2014-10-27 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6242640B2 (ja) * 2013-09-20 2017-12-06 株式会社東芝 半導体装置およびその製造方法
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
WO2017090279A1 (ja) * 2015-11-24 2017-06-01 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6387375B2 (ja) * 2016-07-19 2018-09-05 株式会社サイコックス 半導体基板
CN108899369B (zh) * 2018-06-27 2020-11-03 东南大学 一种石墨烯沟道碳化硅功率半导体晶体管
WO2021092862A1 (zh) * 2019-11-14 2021-05-20 华为技术有限公司 半导体衬底及其制造方法、半导体器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223496A (ja) * 1997-02-12 1998-08-21 Ion Kogaku Kenkyusho:Kk 単結晶ウエハおよびその製造方法
CN1231003A (zh) * 1997-06-27 1999-10-06 日本皮拉工业株式会社 单晶SiC及其制造方法
EP1215730A1 (en) * 1999-09-07 2002-06-19 Sixon Inc. SiC WAFER, SiC SEMICONDUCTOR DEVICE AND PRODUCTION METHOD OF SiC WAFER
JP2002280531A (ja) * 2001-03-19 2002-09-27 Denso Corp 半導体基板及びその製造方法
JP2009158933A (ja) * 2007-12-04 2009-07-16 Sumitomo Electric Ind Ltd 炭化ケイ素半導体装置およびその製造方法
CN101491961A (zh) * 2008-01-23 2009-07-29 精工爱普生株式会社 接合体的形成方法和接合体

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308445A (en) * 1991-10-23 1994-05-03 Rohm Co., Ltd. Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate
JP3647515B2 (ja) * 1995-08-28 2005-05-11 株式会社デンソー ｐ型炭化珪素半導体の製造方法
JP3254559B2 (ja) * 1997-07-04 2002-02-12 日本ピラー工業株式会社 単結晶ＳｉＣおよびその製造方法
US6248646B1 (en) * 1999-06-11 2001-06-19 Robert S. Okojie Discrete wafer array process
US6403923B1 (en) * 1999-09-03 2002-06-11 Mattson Technology, Inc. System for controlling the temperature of a reflective substrate during rapid heating
US6528373B2 (en) * 2001-02-12 2003-03-04 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
DE102005017814B4 (de) * 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
US7314521B2 (en) * 2004-10-04 2008-01-01 Cree, Inc. Low micropipe 100 mm silicon carbide wafer
KR20070095960A (ko) * 2005-01-25 2007-10-01 목스트로닉스 인코포레이티드 고성능 전계 효과 트랜지스터 디바이스 및 방법
KR20090089362A (ko) * 2006-11-10 2009-08-21 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치 및 그 제조 방법
JP2009117533A (ja) * 2007-11-05 2009-05-28 Shin Etsu Chem Co Ltd 炭化珪素基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223496A (ja) * 1997-02-12 1998-08-21 Ion Kogaku Kenkyusho:Kk 単結晶ウエハおよびその製造方法
CN1231003A (zh) * 1997-06-27 1999-10-06 日本皮拉工业株式会社 单晶SiC及其制造方法
EP1215730A1 (en) * 1999-09-07 2002-06-19 Sixon Inc. SiC WAFER, SiC SEMICONDUCTOR DEVICE AND PRODUCTION METHOD OF SiC WAFER
JP2002280531A (ja) * 2001-03-19 2002-09-27 Denso Corp 半導体基板及びその製造方法
JP2009158933A (ja) * 2007-12-04 2009-07-16 Sumitomo Electric Ind Ltd 炭化ケイ素半導体装置およびその製造方法
CN101491961A (zh) * 2008-01-23 2009-07-29 精工爱普生株式会社 接合体的形成方法和接合体

Also Published As

Publication number Publication date
KR20120022952A (ko) 2012-03-12
WO2011046020A1 (ja) 2011-04-21
TW201128773A (en) 2011-08-16
US20120025208A1 (en) 2012-02-02
TW201133587A (en) 2011-10-01
KR20120022932A (ko) 2012-03-12
CA2759856A1 (en) 2011-04-21
CN102449732A (zh) 2012-05-09
US20120012862A1 (en) 2012-01-19
WO2011046021A1 (ja) 2011-04-21
JPWO2011046021A1 (ja) 2013-03-07
EP2490247A1 (en) 2012-08-22
CA2759861A1 (en) 2011-04-21

Similar Documents

Publication Publication Date Title
CN102449733A (zh) 制造碳化硅衬底的方法、碳化硅衬底和半导体器件
CN102422388A (zh) 碳化硅衬底和半导体器件
EP2551891B1 (en) Semiconductor device and method for producing same
JP2011243770A (ja) 炭化珪素基板、半導体装置、炭化珪素基板の製造方法
CN102473594A (zh) 制造碳化硅衬底的方法和碳化硅衬底
WO2011052320A1 (ja) 炭化珪素基板の製造方法および炭化珪素基板
KR20120038461A (ko) 탄화규소 기판의 제조 방법, 반도체 장치의 제조 방법, 탄화규소 기판 및 반도체 장치
WO2010131571A1 (ja) 半導体装置
CN102741973A (zh) 碳化硅衬底
CN102511074A (zh) 碳化硅衬底的制造方法、半导体器件的制造方法、碳化硅衬底及半导体器件
WO2011086734A1 (ja) 炭化珪素基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120509