JP2014203833A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2014203833A
JP2014203833A JP2013075747A JP2013075747A JP2014203833A JP 2014203833 A JP2014203833 A JP 2014203833A JP 2013075747 A JP2013075747 A JP 2013075747A JP 2013075747 A JP2013075747 A JP 2013075747A JP 2014203833 A JP2014203833 A JP 2014203833A
Authority
JP
Japan
Prior art keywords
silicon carbide
main surface
micropipe
semiconductor device
carbide substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013075747A
Other languages
English (en)
Inventor
里美 伊藤
Satomi Ito
里美 伊藤
築野　孝
Takashi Tsuno
孝 築野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013075747A priority Critical patent/JP2014203833A/ja
Priority to EP14778263.5A priority patent/EP2983198A4/en
Priority to CN201480009879.4A priority patent/CN105074897A/zh
Priority to US14/772,054 priority patent/US20160020156A1/en
Priority to PCT/JP2014/052861 priority patent/WO2014162775A1/ja
Publication of JP2014203833A publication Critical patent/JP2014203833A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24—Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Abstract

【課題】精度良くマイクロパイプを含むチップを選別可能な炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置１の製造方法は以下の工程を有している。第１の主面８０ｂと、第１の主面８０ｂと反対の第２の主面８０ａとを有する炭化珪素基板８０が準備される。第１の主面８０ｂをエッチングすることで、第１の主面８０ｂにマイクロパイプを含むエッチピット３ａが出現する。第１の主面８０ｂにおけるマイクロパイプの２次元位置情報が取得される。炭化珪素基板が複数のチップＣ１２〜Ｃ６５に切断される。２次元位置情報に基づいてチップＣ１２〜Ｃ６５の選別が行われる。第１の主面８０ｂは珪素面または珪素面から１０°以下の角度オフした面である。
【選択図】図１

Description

本発明は、炭化珪素半導体装置の製造方法に関するものであり、特に、チップの選別を行う工程を備えた炭化珪素半導体装置の製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素基板の欠陥の中で特に問題となるのがマイクロパイプである。たとえばホルツ（M.Holz）ら外３名、「最近のインフィニオンの炭化珪素ダイオードの発表に対する信頼性の考察（Reliability consideration for recent Infineon SiC diode releases）」、マイクロエレクトロニクスリライアビリティ（Microelectronics Reliability）、第４７号、２００７年８月２１日、１７４１−１７４５頁（非特許文献１）には、マイクロパイプを検出する方法が記載されている。当該文献によれば、デバイスに対してアバランシェ破壊電圧を印加し、当該電圧の印加の前後におけるリーク電流の変化を調べることによりマイクロパイプの検出が行われる。
ホルツ（M.Holz）ら外３名、「最近のインフィニオンの炭化珪素ダイオードの発表に対する信頼性の考察（Reliability consideration for recent Infineon SiC diode releases）」、マイクロエレクトロニクスリライアビリティ（Microelectronics Reliability）、第４７号、２００７年８月２１日、１７４１−１７４５頁
マイクロパイプを有する炭化珪素基板にエピタキシャル層を形成するとマイクロパイプはエピタキシャル層により閉塞される。本明細書においては、エピタキシャル層に閉塞されたマイクロパイプを閉塞マイクロパイプと呼ぶ。閉塞マイクロパイプを有するデイバスは、通常の出荷前検査の段階においては、閉塞マイクロパイプを有しないデバイスと遜色のない特性を示す。しかしながら、閉塞マイクロパイプを有するデバイスは、２〜３カ月使用された後、リーク電流が増大する場合があるため、出荷前検査によって選別されることが望ましい。
しかしながら、上記文献に記載の方法では、マイクロパイプがガードリング終端部に存在している場合、デバイスにアバランシェ破壊電圧を印加してもガードリング終端部には電流が流れないため、電圧印加前後においてリーク電流が増大しない。そのため、上記文献に記載の方法では、マイクロパイプがガードリング部に存在する場合、マイクロパイプを検出することができないため、マイクロパイプの検出精度が十分ではない。結果として、マイクロパイプを含むチップが選別されないで出荷される場合があると考えられる。
本発明はこのような課題を解決するためになされたものであって、その目的は、精度良くマイクロパイプを含むチップを選別可能な炭化珪素半導体装置の製造方法を提供することである。
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素基板が準備される。第１の主面をエッチングすることで、第１の主面にマイクロパイプを含むエッチピットが出現する。第１の主面におけるマイクロパイプの２次元位置情報が取得される。炭化珪素基板が複数のチップに切断される。２次元位置情報に基づいてチップの選別が行われる。第１の主面は珪素面または珪素面から１０°以下の角度オフした面である。
以上の説明から明らかなように、本発明によれば、精度良くマイクロパイプを含むチップを選別可能な炭化珪素半導体装置の製造方法を提供することができる。
本発明の実施の形態１における炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１５の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１６の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す平面模式図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１７の工程を概略的に示す平面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の切断位置パターン形成工程を概略的に示す平面模式図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、本発明の実施の形態の概要について以下の（１）〜（８）に記す。
（１）本実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を有している。第１の主面８０ｂと、第１の主面８０ｂと反対の第２の主面８０ａとを有する炭化珪素基板８０が準備される。第１の主面８０ｂをエッチングすることで、第１の主面８０ｂにマイクロパイプを含むエッチピット３ａが出現する。第１の主面８０ｂにおけるマイクロパイプの２次元位置情報が取得される。炭化珪素基板が複数のチップＣ１２〜Ｃ６５に切断される。２次元位置情報に基づいてチップＣ１２〜Ｃ６５の選別が行われる。第１の主面８０ｂは珪素面または珪素面から１０°以下の角度オフした面である。
本実施の形態に係る炭化珪素半導体装置１によれば、第１の主面８０ｂにおけるマイクロパイプの２次元位置情報が取得され、当該２次元位置情報に基づいてチップの選別が行われる。それゆえ、マイクロパイプが炭化珪素基板８０の第１の主面８０ｂのどの位置に存在していても、マイクロパイプを含むチップを検出することができる。結果として、精度良くマイクロパイプを含むチップを選別することができる。
（２）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の主面８０ａに接して炭化珪素エピタキシャル層８１が形成される。これにより、マイクロパイプが炭化珪素エピタキシャル層８１に覆われて閉塞マイクロパイプとなった場合であっても、精度良くマイクロパイプを含むチップを選別することができる。
（３）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素エピタキシャル層８１の表面１０ａにチップＣ１２〜Ｃ６５の切断位置を示すパターン２が形成される。炭化珪素基板８０を複数のチップＣ１２〜Ｃ６５に切断する工程では、パターン２に沿って炭化珪素基板８０が切断される。切断位置を示すパターンを形成することにより、簡易な方法でマイクロパイプが存在するチップを特定することができる。
（４）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、チップＣ１２〜Ｃ６５を選別する工程は、マイクロパイプの２次元位置情報をパターン２の位置と比較することにより行われる。炭化珪素基板８０の反りが小さい場合において、第１の主面８０ｂにおけるマイクロパイプの２次元位置情報を、第２の主面８０ａ側である表面１０ａに形成されたパターン２の位置と比較することにより、簡易な方法でかつ精度良くマイクロパイプが存在するチップを特定することができる。
（５）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、２次元位置情報がチップＣ１２〜Ｃ６５の識別番号に対応させられる。これにより、マイクロパイプが存在するチップを特定することができる。
（６）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、マイクロパイプを含むエッチピット３を出現させる工程の後、第１の主面８０ｂが研磨される。これにより、エッチピットを出現させる工程において発生した炭化珪素基板８０の反りを低減することができる。また第１の主面８０ｂの研磨が第２の主面８０ａに接して炭化珪素エピタキシャル層８１を形成工程の後に行われる場合、炭化珪素エピタキシャル層８１を形成する工程によって発生した炭化珪素基板８０の反りとエッチピットを出現させる工程において発生した炭化珪素基板８０の反りとの双方を低減することができる。
（７）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、エッチピット３の少なくとも一部を除去するように第１の主面８０ｂが研削される。マイクロパイプのエッチピット３ａ以外の小さいエッチピット３ｂを除去することで、良品のチップにおける欠陥を除去することができる。またマイクロパイプのエッチピット３ａも含めて除去する場合、第１の主面８０ｂの凹凸が小さくなる。それゆえ、第１の主面８０ｂに接して形成される電極９８の平坦性を向上することができる。
（８）本実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の主面８０ｂを研削する工程の後、第１の主面８０ｂに接して電極９８が形成される。これにより、第１の主面８０ｂに対する電極９８の密着性を向上することができる。
次に、本発明の実施の形態についてより詳細に説明する。
（実施の形態１）
図１および図２を参照して、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。
本実施の形態のＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８（裏面電極）とを主に有する。炭化珪素基板１０は、たとえば、炭化珪素基板８０と、ｎ型ドリフト領域８１（エピタキシャル層）と、ｐ型ベース領域８２と、ｎ型領域８３と、ｐ型コンタクト領域８４とを有する。
炭化珪素基板８０は、たとえば六方晶炭化珪素からなり、ポリタイプ４Ｈを有する。炭化珪素基板８０は、たとえばｎ型（第１の導電型）を有する。ｎ型ドリフト領域８１は炭化珪素基板８０上に形成されたエピタキシャル層である。ｎ型ドリフト領域８１はｎ型を有する。ｎ型ドリフト領域８１の不純物濃度は、炭化珪素基板８０の不純物濃度よりも低いことが好ましい。ｎ型ドリフト領域８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
ｐ型ベース領域８２はｐ型（第２導電型）を有する。ｐ型ベース領域８２はｎ型ドリフト領域８１上に設けられている。ｐ型ベース領域８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ｎ型領域８３はｎ型を有する。ｎ型領域８３は、ｐ型ベース領域８２によってｎ型ドリフト領域８１から隔てられるようにｐ型ベース領域８２上に設けられている。ｐ型コンタクト領域８４はｐ型を有する。ｐ型コンタクト領域８４はソース電極９４およびｐ型ベース領域８２につながっている。
炭化珪素基板１０の表面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは壁面ＳＷおよび底部ＢＴを有する。壁面ＳＷはｎ型領域８３およびｐ型ベース領域８２を貫通してｎ型ドリフト領域８１に至っている。壁面ＳＷはｐ型ベース領域８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。
壁面ＳＷは炭化珪素基板１０の表面１０ａに対して傾斜しており、トレンチＴＲは開口に向かってテーパ状に拡がっている。壁面ＳＷの面方位は、（０００−１）面に対して５０°以上６５°以下傾斜していることが好ましい。底部ＢＴはｎ型ドリフト領域８１上に位置している。本実施の形態において、底部ＢＴは炭化珪素基板１０の表面１０ａとほぼ平行な面である。
ゲート絶縁膜９１は、トレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。ドレイン電極９８（裏面電極）は炭化珪素基板８０に接して配置されている。
次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法について図３を参照して説明する。
まず、炭化珪素基板準備工程（Ｓ１０：図３）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素からなるインゴットをスライスすることにより、導電型がｎ型（第１導電型）であり、第１の主面８０ｂと反対側の第２の主面８０ａとを有する炭化珪素基板８０（図５）が準備される。なお、第１の主面８０ｂは珪素面または珪素面から１０°以下の角度オフした面であり、第２の主面８０ａは炭素面または炭素面から１０°以下の角度オフした面である。
次に、エッチピットを出現させる工程（Ｓ２０：図３）が実施される。エッチピットを出現させる工程では、炭化珪素基板８０の第１の主面８０ｂをエッチングすることにより、第１の主面８０ｂにマイクロパイプのエッチピット３ａを含むエッチピット３が出現する。図６を参照して、エッチピット３は、螺旋転位（貫通螺旋転位）や、刃状転位（貫通刃状転位）や、混合転位や、基底面転位や、マイクロパイプなどの結晶欠陥がエッチングにより広がって形成されたものである。つまり、エッチピット３には、マイクロパイプのエッチピット３ａと、マイクロパイプ以外の欠陥由来のエッチピット３ｂとがある。マイクロパイプ以外の欠陥由来のエッチピット３ｂとは、たとえば螺旋転位（貫通螺旋転位）のエッチピットや、刃状転位（貫通刃状転位）のエッチピットや、混合転位（貫通混合転位）のエッチピットや、基底面転位のエッチピットなどである。
上記エッチピットを出現させるためのエッチングは、ドライエッチングであってもよいし、ウェットエッチングであってもよい。ドライエッチングとしてたとえばガスエッチングが用いられてもよい。ガスエッチングとして、窒素ガスと、塩素ガスと、酸素ガスとが用いられてもよい。具体的には、たとえば、第１の主面８０ｂを有する炭化珪素基板８０をチャンバ内に配置し、チャンバに窒素を導入してチャンバ内の圧力を５０Ｐａとし、温度を１０５０℃にする。次に、チャンバにたとえば塩素ガスが０．２ｓｌｍの流速で４５分流される。次に、チャンバにたとえば窒素と酸素との混合ガス（窒素９０％、酸素１０％）が３ｓｌｍの流速で５分流される。なお、塩素ガスがチャンバーに導入された後、チャンバの圧力は９００００Ｐａまで上昇する。窒素と酸素との混合ガスの導入時におけるチャンバの圧力は５００００Ｐａであり、その後９００００Ｐａまで上昇する。またウェットエッチングとして、ＫＯＨ（水酸化カリウム）エッチングが行われてもよい。具体的には、第１の主面８０ｂを有する炭化珪素基板１０が、たとえば５１５℃の溶融ＫＯＨに８分間浸漬される。次に、第１の主面８０ｂを有する炭化珪素基板１０が純水により洗浄される。以上により、マイクロパイプのエッチピット３ａと、マイクロパイプ以外のエッチピット３ｂとが第１の主面８０ｂに出現する。
次に、マイクロパイプの位置情報取得工程（Ｓ３０：図３）が実施される。マイクロパイプの位置情報取得工程では、炭化珪素基板８０の第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置情報が取得される。具体的には、図２０を参照して、炭化珪素基板８０の第１の主面８０ｂに出現したマイクロパイプのエッチピット３ａが、たとえば光学顕微鏡などを用いて光学的に観察される。マイクロパイプのエッチピット３ａの観察は、炭化珪素基板８０の第１の主面８０ｂ側に光学顕微鏡を配置し、第１の主面８０ｂ側から第１の主面８０ｂを行われてもよい。また第２の主面８０ａ側に光学顕微鏡を配置し、第２の主面８０ａ側から炭化珪素基板１０を透過して第１の主面８０ｂが観察されてもよい。
光学顕微鏡で観察した画像を解析することにより、炭化珪素基板８０の第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置が特定される。好ましくは、光学顕微鏡により第１の主面８０ｂ全体の画像が取得され、第１の主面８０ｂに存在するマイクロパイプのエッチピット３ａの全ての２次元位置が特定される。たとえば、炭化珪素基板８０のオリフラ８０ｃと平行であって第１の主面８０ｂに位置する線をｘ軸とし、ｘ軸と垂直であってかつ第１の主面８０ｂに位置する線をｙ軸とする。たとえば、ｘ軸方向における第１の主面８０ｂの幅が最大となる位置にｘ軸を配置し、ｙ軸方向における第１の主面８０ｂの幅が最大となる位置にｙ軸を配置したとき、ｘ軸とｙ軸とが交差した位置を座標の原点とする（つまり、ｘ＝０、ｙ＝０）。第１の主面８０ｂにおけるマイクロパイプの２次元位置情報とは、たとえば第１の主面８０ｂをｘｙ座標系とみなしたときのマイクロパイプのエッチピット３ａの中心位置の座標（たとえば、ｘ＝ｘ1、ｙ＝ｙ1）のことである。マイクロパイプの２次元位置情報は、メモリに一時的に保存されてもよい。またマイクロパイプのエッチピット３ａか、マイクロパイプのエッチピット３ａ以外のエッチピット３ｂかの判断はたとえば以下のようにして行われてもよい。たとえばある一定のサイズ以上のエッチピットをマイクロパイプのエッチピット３ａと判断してもよい。また他のエッチピット３ｂと比較して、他のエッチピット３ｂよりも大きいエッチピットをマイクロパイプのエッチピット３ａと判断してもよい。
次に、第２の主面研磨工程（Ｓ４０：図３）が実施される。具体的には、たとえば、コロイダルシリカなどの研磨材を用いた化学機械研磨により、炭化珪素基板８０の第２の主面８０ａが研磨され、第２の主面８０ａがエピタキシャル成長が可能な程度まで平坦化される。
次に、第１の主面研磨工程（Ｓ４５：図３）が実施される。具体的には、たとえば、コロイダルシリカなどの研磨材を用いた化学機械研磨により、炭化珪素基板８０の第１の主面８０ｂが研磨され、第１の主面８０ｂが平坦化される。なお、第１の主面研磨工程は、後述するエピタキシャル層形成工程（Ｓ５０：図３）の後に行われてもよい。また第１の主面８０ｂと第２の主面８０ａとが同時に研磨されても良い。
次に、エピタキシャル層形成工程（Ｓ５０：図３）が実施される。具体的には、図７を参照して、炭化珪素からなる炭化珪素基板８０の第２の主面８０ａに、炭化珪素からなるｎ型ドリフト領域８１が形成される。ｎ型ドリフト領域８１の形成は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行われ得る。ｎ型ドリフト領域８１には不純物としてたとえば窒素（Ｎ）やリン（Ｐ）が導入される。ｎ型ドリフト領域８１上にｐ型ベース領域８２およびｎ型領域８３が形成される。
次に、イオン注入工程（Ｓ６０：図３）が実施される。図８を参照して、たとえばｎ型ドリフト領域８１の全面に対するイオン注入を行うことにより行い得る。ｐ型ベース領域８２を形成するために、ｎ型ドリフト領域８１の表面１０ａに対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
図９を参照して、炭化珪素基板１０のｎ型領域８３上にレジスト膜６０が形成される。次にレジスト膜６０に対して露光および現像が行われる。これにより、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するマスク層６１（図１０）が形成される。次にマスク層６１を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。次にマスク層６１が除去される（図１１）。このように、フォトリソグラフィ法によって炭化珪素基板１０の表面１０ａとｐ型ベース領域８２とを繋ぐｐ型コンタクト領域８４が形成される。
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
図１２を参照して、ｎ型領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４０がフォトリソグラフィ法によって形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）が形成される位置に対応して形成される。
次に凹部形成工程が実施される。具体的には、図１３を参照して、マスク層４０が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の表面１０ａに凹部ＴＱが形成される。マスク層４０の開口部を通じて、炭化珪素基板１０のｎ型領域８３と、ｐ型ベース領域８２と、ｎ型ドリフト領域８１の一部とがエッチングにより除去されることにより当該凹部ＴＱが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の表面１０ａに対してＩＣＰ−ＲＩＥが行われることにより、トレンチＴＲ（図１）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った壁面Ａおよび底部Ｂを有する凹部ＴＱが形成される。
次に、熱エッチング工程が実施される。具体的には、炭化珪素基板１０に形成された凹部ＴＱに対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の凹部ＴＱの壁面Ａが熱エッチングされる。炭化珪素基板１０は炉内においてたとえば１０００℃以上１８００℃以下で２０分程度加熱されることにより、炭化珪素基板１０の凹部ＴＱの壁面Ａがエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以上であり、さらに好ましくは１５００℃以上である。なお、二酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
図１４に示すように、上記の熱エッチング工程を実施することにより、凹部ＴＱの壁面Ａおよび底部Ｂがたとえば２ｎｍ以上０．１μｍ程度エッチングされることにより、炭化珪素基板１０上に壁面ＳＷおよび底部ＢＴから形成されるトレンチＴＲが形成される。次にマスク層４０がエッチングなど任意の方法により除去される。トレンチＴＲは、側面である壁面ＳＷと壁面ＳＷに連接する底部ＢＴとにより形成されている。底部ＢＴは面であっても構わないし、線であっても構わない。底部ＢＴが線である場合、トレンチＴＲの形状は断面視においてＶ型となる。
次に、ゲート絶縁膜形成工程が実施される。具体的には、図１５を参照して、上述した凹部ＴＱの壁面Ａを熱エッチングすることによりトレンチＴＲを形成した後、トレンチＴＲの壁面ＳＷに接してゲート絶縁膜９１が形成される。よりトレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆い、ｎ型ドリフト領域８１、ｐ型ベース領域８２、ｎ型領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。これにより、ゲート絶縁膜９１とｐ型ベース領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐ型ベース領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、表面電極形成工程（Ｓ７０：図３）が実施される。表面電極形成工程では、ゲート電極９２と、ソース電極９４とが形成される。具体的には、図１６を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
次に、図１７を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により表面１０ａ上においてｎ型領域８３およびｐ型コンタクト領域８４の各々が露出される。次に表面１０ａ上においてｎ型領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を加熱することにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。
次に、第１の主面研削工程（Ｓ８０：図３）が実施される。具体的には、炭化珪素基板８０の第１の主面８０ｂに対して研削が行われることにより、炭化珪素基板８０がたとえば２００μｍ程度除去される。第１の主面８０ｂを研削する工程では、好ましくはエッチピット３の少なくとも一部が除去される。図１８を参照して、マイクロパイプのエッチピット３ａの一部が残り、かつマイクロパイプ以外のエッチピット３ｂが全部除去されるように、第１の主面８０ｂが研削されてもよい。マイクロパイプのエッチピット３ｂを有する領域は、後述するチップ選別工程によって、不良と判断され廃棄処分されるチップ領域である。そのため、マイクロパイプのエッチピット３ａの一部が残っていても構わない。一方、マイクロパイプ以外のエッチピット３ｂは、後述するチップ選別工程によって、良品と判断されるチップ領域であるため、マイクロパイプ以外のエッチピット３ｂを除去することで、第１の主面８０ｂにおける欠陥密度を低減することができる。
図１９に示すように、マイクロパイプのエッチピット３ａと、マイクロパイプ以外のエッチピット３ｂとの双方が除去されてもよい。マイクロパイプのエッチピット３ａが一部でも残っていると、後述する裏面電極形成工程（Ｓ９０：図３）において第１の主面８０ｂに裏面電極９８が形成される際に、裏面電極９８はマイクロパイプのエッチピット３ａの内部にも入り込んで形成される。そのため、裏面電極９８の表面における凹凸が大きくなる。後述するチップ選別工程（Ｓ１１０：図３）において不良と判断されるチップ領域における裏面電極９８の表面の凹凸が大きくなると、良品と判断されるチップ領域における裏面電極９８の表面の凹凸も大きくなる。図１９に示すように、マイクロパイプのエッチピット３ａを除去することで、第１の主面８０ｂの平坦性を向上することができる。それゆえ、第１の主面８０ｂに形成される裏面電極９８の平坦性が向上する。
次に、裏面電極形成工程（Ｓ９０：図３）が実施される。具体的には、炭化珪素基板８０の第１の主面８０ｂに裏面電極９８が形成される。裏面電極９８に用いられる材料は、上述したソース電極を構成する材料と同じであってもよい。
次に、炭化珪素基板切断工程（Ｓ１００：図３）が実施される。図２１を参照して、炭化珪素基板８０が、たとえばダイシングソーにより切断されて、複数のチップＣ１２〜Ｃ６５が形成される。つまり、炭化珪素基板１０を複数のチップＣ１２〜Ｃ６５に切断する。複数のチップＣ１２〜Ｃ６５は、マイクロパイプのエッチピット３ａを有するチップＣ２５、Ｃ４３と、マイクロパイプ以外のエッチピット３ｂを有するチップＣ２３、Ｃ３２、Ｃ５５とを含む。
次に、チップ選別工程（Ｓ１１０：図３）が実施される。チップ選別工程では、マイクロパイプの位置情報取得工程（Ｓ３０：図３）において取得されたマイクロパイプの２次元位置情報に基づいて、チップの選別が行われる。チップ選別工程は、マイクロパイプのエッチピット３ａの２次元位置情報を、チップの識別番号に対応させる工程を有する。たとえばマイクロパイプのエッチピット３ａの中心位置が、切断後のどの識別番号のチップに位置するかが判断される。図２０を参照して、たとえばマイクロパイプのエッチピット３ａの中心位置が第１の主面８０ｂのどの領域にあるかが判断される。ｘ方向の位置がｘ3以上ｘ4以下であって、ｙ方向の位置がｙ3以上ｙ4以下である炭化珪素基板１０の領域が、炭化珪素基板８０切断後、どの識別番号のチップに対応するかが判断される。マイクロパイプのエッチピット３ａの中心位置が（ｘ1、ｙ1）である場合、当該エッチピット３ａを含むチップはチップＣ２５であると判断される。同様に、マイクロパイプのエッチピット３ａの中心位置が（ｘ2、ｙ2）である場合、当該エッチピット３ａを含むチップはチップＣ４３であると判断される。チップ選別工程では、マイクロパイプのエッチピット３ａを含むチップが不良品と判断され、マイクロパイプのエッチピット３ａを含まないチップは良品と判断される。
次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置情報が取得され、当該２次元位置情報に基づいてチップの選別が行われる。それゆえ、マイクロパイプが炭化珪素基板８０の第１の主面８０ｂのどの位置に存在していても、マイクロパイプを含むチップを検出することができる。結果として、精度良くマイクロパイプを含むチップを選別することができる。
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第２の主面８０ａに接して炭化珪素エピタキシャル層８１が形成される。これにより、マイクロパイプが炭化珪素エピタキシャル層８１に覆われて閉塞マイクロパイプとなった場合であっても、精度良くマイクロパイプを含むチップを選別することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、２次元位置情報がチップＣ１２〜Ｃ６５の識別番号に対応させられる。これにより、マイクロパイプが存在するチップを特定することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、マイクロパイプを含むエッチピット３を出現させる工程の後、第１の主面８０ｂが研磨される。これにより、エッチピットを出現させる工程において発生した炭化珪素基板８０の反りを低減することができる。また第１の主面８０ｂの研磨が第２の主面８０ａに接して炭化珪素エピタキシャル層８１を形成工程の後に行われる場合、炭化珪素エピタキシャル層８１を形成する工程によって発生した炭化珪素基板８０の反りとエッチピットを出現させる工程において発生した炭化珪素基板８０の反りとの双方を低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、エッチピット３の少なくとも一部を除去するように第１の主面８０ｂが研削される。マイクロパイプのエッチピット３ａ以外の小さいエッチピット３ｂを除去することで、良品のチップにおける欠陥を除去することができる。またマイクロパイプのエッチピット３ａも含めて除去する場合、第１の主面８０ｂの凹凸が小さくなる。それゆえ、第１の主面８０ｂに接して形成される電極９８の平坦性を向上することができる。結果として、良品のチップにおける電極９８の平坦性を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第１の主面８０ｂを研削する工程の後、第１の主面８０ｂに接して裏面電極９８が形成される。これにより、第１の主面８０ｂに対する裏面電極９８の密着性を向上することができる。
（実施の形態２）
次に、実施の形態２に係るＭＯＳＦＥＴ１の製造方法について図４を参照して説明する。なお、実施の形態２に係る製造方法によって製造されたＭＯＳＦＥＴ１の構造は実施の形態１と同様である。
まず、実施の形態１で説明した方法と同様の方法により、炭化珪素基板準備工程（Ｓ１０：図４）が実施される。これにより、第１の主面８０ｂと、第１の主面８０ｂと反対の第２の主面８０ａとを有する炭化珪素基板が準備される。次に、実施の形態１で説明した方法と同様の方法により、エッチピットを出現させる工程（Ｓ２０：図４）が実施される。これにより、第１の主面８０ｂにマイクロパイプのエッチピット３ａを含むエッチピット３が出現する。次に、実施の形態１で説明した方法と同様の方法により、マイクロパイプの位置情報取得工程（Ｓ３０：図４）が実施される。これにより、炭化珪素基板８０の第１の主面８０ｂにおけるマイクロパイプのエッチピット３ａの２次元位置情報が取得される。次に、実施の形態１で説明した方法と同様の方法により、第２の主面研磨工程（Ｓ４０：図４）が実施される。これにより、炭化珪素基板８０の第２の主面８０ａが研磨される。次に、実施の形態１で説明した方法と同様の方法により、エピタキシャル層形成工程（Ｓ５０：図４）が実施される。これにより、炭化珪素基板８０の第２の主面８０ａに接して炭化珪素エピタキシャル層８１が形成される。
次に、切断位置パターン形成工程（Ｓ５１：図４）が実施される。具体的には、図２２を参照して、後述する炭化珪素基板切断工程（Ｓ１００：図４）において炭化珪素基板が切断させる切断位置を示すパターン２が、炭化珪素基板８０上に形成された炭化珪素エピタキシャル層８１の表面１０ａに形成される。当該切断位置を示すパターンは、たとえば炭化珪素エピタキシャル層８１の表面１０ａに、たとえば線状のパターンの溝を設けることにより形成される。当該パターン２は、切断後のチップの形状に対応して設けられ、たとえば炭化珪素エピタキシャル層８１の表面１０ａの法線方法から見て、長方形または正方形の枠がｘ軸方向およびｙ軸方向に沿って複数並べられたものであってもよい。これにより、切断後のチップの外縁を明確にすることができる。
次に、マイクロパイプ観察工程（Ｓ５２：図４）が実施される。たとえば、炭化珪素基板８０の第２の主面８０ａに対向する位置に光学顕微鏡が配置される。次に、たとえば、光学顕微鏡の焦点が第１の主面８０ｂに合わされ、光学顕微鏡により第１の主面８０ｂ全体の画像が取得されることにより、第１の主面８０ｂの２次元情報が取得される。第１の主面８０ｂの２次元情報は、マイクロパイプのエッチピット３ａの第１の主面８０ｂにおける２次元位置情報を含む。たとえば光学顕微鏡により取得された第１の主面８０ｂの画像を基に、第１の主面８０ｂに形成されたマイクロパイプのエッチピット３ａの第１の主面８０ｂにおける２次元位置が特定される。その後、たとえば光学顕微鏡の焦点が第２の主面８０ａに合わされ、第２の主面８０ａ全体の画像が取得される。マイクロパイプのエッチピット３ａの第１の主面における２次元位置情報が、第２の主面８０ａに形成された切断位置を示すパターン２と比較される。マイクロパイプのエッチピット３ａが、切断位置を示すパターン２のどの位置に存在するかが特定される。マイクロパイプのエッチピット３ａを含むチップの識別番号（アドレス）の情報が外部メモリなどに記録される。なお、マイクロパイプの特定は、マイクロパイプの位置情報取得工程（Ｓ３０：図３）で説明した方法と同様の方法で行われてもよい。
次に、実施の形態１で説明した方法と同様の方法により、イオン注入工程（Ｓ６０：図４）と、表面電極形成工程（Ｓ７０：図４）と、第１の主面研削工程（Ｓ８０：図４）と、裏面電極形成工程（Ｓ９０：図４）とが実施される。
次に、炭化珪素基板切断工程（Ｓ１００：図４）が実施される。具体的には、切断位置パターン形成工程（Ｓ５１：図４）によって、炭化珪素基板８０上に形成された炭化珪素エピタキシャル層８１の表面１０ａに形成された切断位置を示すパターン２に沿って、炭化珪素基板８０が切断される。これにより、図２１に示すように、炭化珪素基板１０が複数のチップＣ１２〜Ｃ６５に切断される。複数のチップＣ１２〜Ｃ６５は、マイクロパイプのエッチピット３ａを有するチップＣ２５、Ｃ４３と、マイクロパイプ以外のエッチピット３ｂを有するチップＣ２３、Ｃ３２、Ｃ５５とを含む。
次に、チップ選別工程（Ｓ１１０：図４）が実施される。マイクロパイプ観察工程（Ｓ５２：図４）により記録されたマイクロパイプのエッチピット３ａを含むチップの識別番号（アドレス）の情報を基に、マイクロパイプのエッチピット３ａを含むチップが不良品と判断され、マイクロパイプのエッチピット３ａを含まないチップは良品と判断される。なお、上述のようにマイクロパイプのエッチピット３ａを含むチップの識別番号の特定は、マイクロパイプ観察工程において、第１の主面におけるマイクロパイプのエッチピット３ａの２次元位置情報に基づいて得られた情報である。なお、チップの選別は、マイクロパイプの位置情報取得工程（Ｓ３０：図４）において取得されたマイクロパイプの２次元位置情報に基づいて行われてもよいし、マイクロパイプ観察工程（Ｓ５２：図４）において得られた情報とマイクロパイプの位置情報取得工程（Ｓ３０：図４）に得られた情報とを併せて判断した情報に基づいて行われてもよい。
次に、実施の形態２に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素エピタキシャル層８１の表面１０ａにチップＣ１２〜Ｃ６５の切断位置を示すパターン２が形成される。炭化珪素基板８０を複数のチップＣ１２〜Ｃ６５に切断する工程では、パターン２に沿って炭化珪素基板８０が切断される。切断位置を示すパターンを形成することにより、簡易な方法でマイクロパイプが存在するチップを特定することができる。
また実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、チップＣ１２〜Ｃ６５を選別する工程は、マイクロパイプの２次元位置情報をパターン２の位置と比較することにより行われる。炭化珪素基板８０の反りが小さい場合において、第１の主面８０ｂにおけるマイクロパイプの２次元位置情報を、第２の主面８０ａ側である表面１０ａに形成されたパターン２の位置と比較することにより、簡易な方法でかつ精度良くマイクロパイプが存在するチップを特定することができる。
なお、上記各実施の形態において、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型がｐ型であって、かつ第２導電型がｎ型であっても構わない。また上記各実施の形態において、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）などであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、２ パターン、３，３ａ，３ｂ エッチピット、１０，８０ 炭化珪素基板、１０ａ 表面、４０，６１ マスク層、６０ レジスト膜、８０ａ 第２の主面、８０ｂ 第１の主面、８０ｃ オリフラ、８１ 炭化珪素エピタキシャル層（ｎ型ドリフト領域）、８２ ｐ型ベース領域、８３ ｎ型領域、８４ ｐ型コンタクト領域、９１ ゲート絶縁膜、９２ ゲート電極、９３ 層間絶縁膜、９４ ソース電極、９５ ソース配線層、９８ 裏面電極（ドレイン電極）、Ａ，ＳＷ 壁面、Ｂ，ＢＴ 底部、Ｃ１２〜Ｃ６５，Ｃ２３，Ｃ２５，Ｃ４３ チップ、ＴＱ 凹部、ＴＲ トレンチ。

Claims (8)

  1. 第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素基板を準備する工程と、
    前記第１の主面をエッチングすることで、前記第１の主面にマイクロパイプのエッチピットを含むエッチピットを出現させる工程と、
    前記第１の主面における前記マイクロパイプの２次元位置情報を取得する工程と、
    前記炭化珪素基板を複数のチップに切断する工程と、
    前記２次元位置情報に基づいて前記チップの選別を行う工程とを備え、
    前記第１の主面は珪素面または前記珪素面から１０°以下の角度オフした面である、炭化珪素半導体装置の製造方法。
  2. 前記第２の主面に接して炭化珪素エピタキシャル層を形成する工程をさらに備えた、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記炭化珪素エピタキシャル層の表面に前記チップの切断位置を示すパターンを形成する工程をさらに備え、
    前記炭化珪素基板を前記複数のチップに切断する工程では、前記パターンに沿って前記炭化珪素基板が切断される、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記チップを選別する工程は、前記マイクロパイプの前記２次元位置情報を前記パターンの位置と比較することにより行われる、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記２次元位置情報を前記チップの識別番号に対応させる工程をさらに備えた、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  6. 前記マイクロパイプを含む前記エッチピットを出現させる工程の後、前記第１の主面を研磨する工程をさらに備えた、請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記エッチピットの少なくとも一部を除去するように前記第１の主面を研削する工程をさらに備えた、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 前記第１の主面を研削する工程の後、前記第１の主面に接して電極を形成する工程をさらに備えた、請求項７に記載の炭化珪素半導体装置の製造方法。
JP2013075747A 2013-04-01 2013-04-01 炭化珪素半導体装置の製造方法 Pending JP2014203833A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013075747A JP2014203833A (ja) 2013-04-01 2013-04-01 炭化珪素半導体装置の製造方法
EP14778263.5A EP2983198A4 (en) 2013-04-01 2014-02-07 METHOD FOR PRODUCING A SILICON CARBIDE SEMICONDUCTOR COMPONENT
CN201480009879.4A CN105074897A (zh) 2013-04-01 2014-02-07 制造碳化硅半导体器件的方法
US14/772,054 US20160020156A1 (en) 2013-04-01 2014-02-07 Method for manufacturing silicon carbide semiconductor device
PCT/JP2014/052861 WO2014162775A1 (ja) 2013-04-01 2014-02-07 炭化珪素半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013075747A JP2014203833A (ja) 2013-04-01 2013-04-01 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2014203833A true JP2014203833A (ja) 2014-10-27

Family

ID=51658079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013075747A Pending JP2014203833A (ja) 2013-04-01 2013-04-01 炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (1) US20160020156A1 (ja)
EP (1) EP2983198A4 (ja)
JP (1) JP2014203833A (ja)
CN (1) CN105074897A (ja)
WO (1) WO2014162775A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP2019192859A (ja) * 2018-04-27 2019-10-31 株式会社 日立パワーデバイス 炭化ケイ素半導体装置の製造方法および検査システム
JP2020031076A (ja) * 2018-08-20 2020-02-27 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2021038106A (ja) * 2019-09-02 2021-03-11 昭和電工株式会社 ＳｉＣインゴットの評価方法、ＳｉＣデバイスの製造方法およびＳｉＣ種結晶の評価方法
JP7438162B2 (ja) 2021-04-15 2024-02-26 三菱電機株式会社 炭化珪素半導体装置の検査方法および炭化珪素半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6999101B2 (ja) * 2017-02-16 2022-01-18 国立大学法人埼玉大学 エッチング方法
US20210320005A1 (en) * 2018-07-20 2021-10-14 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318031A (ja) * 2006-05-29 2007-12-06 Central Res Inst Of Electric Power Ind 炭化珪素半導体素子の製造方法
JP2012199573A (ja) * 2012-06-01 2012-10-18 Nippon Steel Corp 炭化珪素単結晶ウェハ
JPWO2011162265A1 (ja) * 2010-06-23 2013-08-22 日産化学工業株式会社 炭化珪素基板研磨用組成物及び炭化珪素基板の研磨方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7201799B1 (en) * 2004-11-24 2007-04-10 Kla-Tencor Technologies Corporation System and method for classifying, detecting, and counting micropipes
JP5130468B2 (ja) * 2007-07-26 2013-01-30 株式会社エコトロン ＳｉＣエピタキシャル基板の製造方法
JP4758492B2 (ja) * 2009-03-24 2011-08-31 トヨタ自動車株式会社 単結晶の欠陥密度測定方法
EP2490247A1 (en) * 2009-10-13 2012-08-22 Sumitomo Electric Industries, Ltd. Silicon carbide substrate manufacturing method and silicon carbide substrate
US20110242312A1 (en) * 2010-03-30 2011-10-06 Lasertec Corporation Inspection system and inspection method
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318031A (ja) * 2006-05-29 2007-12-06 Central Res Inst Of Electric Power Ind 炭化珪素半導体素子の製造方法
JPWO2011162265A1 (ja) * 2010-06-23 2013-08-22 日産化学工業株式会社 炭化珪素基板研磨用組成物及び炭化珪素基板の研磨方法
JP2012199573A (ja) * 2012-06-01 2012-10-18 Nippon Steel Corp 炭化珪素単結晶ウェハ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP2019192859A (ja) * 2018-04-27 2019-10-31 株式会社 日立パワーデバイス 炭化ケイ素半導体装置の製造方法および検査システム
WO2019208314A1 (ja) * 2018-04-27 2019-10-31 株式会社日立パワーデバイス 炭化ケイ素半導体装置の製造方法および検査システム
JP7061510B2 (ja) 2018-04-27 2022-04-28 株式会社 日立パワーデバイス 炭化ケイ素半導体装置の製造方法および検査システム
JP2020031076A (ja) * 2018-08-20 2020-02-27 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP7065729B2 (ja) 2018-08-20 2022-05-12 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2021038106A (ja) * 2019-09-02 2021-03-11 昭和電工株式会社 ＳｉＣインゴットの評価方法、ＳｉＣデバイスの製造方法およびＳｉＣ種結晶の評価方法
JP7379952B2 (ja) 2019-09-02 2023-11-15 株式会社レゾナック ＳｉＣインゴットの評価方法、ＳｉＣデバイスの製造方法およびＳｉＣ種結晶の評価方法
JP7438162B2 (ja) 2021-04-15 2024-02-26 三菱電機株式会社 炭化珪素半導体装置の検査方法および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
US20160020156A1 (en) 2016-01-21
WO2014162775A1 (ja) 2014-10-09
EP2983198A1 (en) 2016-02-10
EP2983198A4 (en) 2016-08-31
CN105074897A (zh) 2015-11-18

Similar Documents

Publication Publication Date Title
WO2014162775A1 (ja) 炭化珪素半導体装置の製造方法
JP5000424B2 (ja) 炭化珪素単結晶ウェハの欠陥検出方法、及び炭化珪素半導体素子の製造方法
JP5192661B2 (ja) 炭化珪素半導体素子の製造方法
JP5443908B2 (ja) 半導体装置の製造方法
US9691608B2 (en) Silicon carbide substrate, silicon carbide semiconductor device, and methods for manufacturing silicon carbide substrate and silicon carbide semiconductor device
US20160189955A1 (en) Silicon carbide semiconductor substrate, method for manufacturing silicon carbide semiconductor substrate, and method for manufacturing silicon carbide semiconductor device
US8586998B2 (en) Silicon carbide substrate manufacturing method and silicon carbide substrate
US10229836B2 (en) Method for manufacturing silicon carbide epitaxial substrate, silicon carbide epitaxial substrate, method for manufacturing silicon carbide semiconductor device, and silicon carbide semiconductor device
JP2007103585A (ja) 炭化珪素基板および縦型半導体装置
US9263347B2 (en) Method of manufacturing silicon carbide semiconductor device
JP2013053049A (ja) 炭化珪素基板、炭化珪素基板の製造方法、および半導体装置の製造方法
TW201308622A (zh) 半導體裝置之製造方法
JP6179164B2 (ja) 炭化ケイ素ショットキーバリアダイオード。
JP6883745B2 (ja) 半導体装置およびその製造方法
JP2014225557A (ja) 炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール
JP2008235767A (ja) 半導体素子及びその製造方法
US9647081B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6658257B2 (ja) 炭化珪素半導体装置
US20230369411A1 (en) Method of manufacturing silicon carbide substrate, silicon carbide single-crystal substrate and silicon carbide semiconductor device
JP6590116B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2022163818A (ja) 炭化珪素半導体装置の製造方法
JP6511848B2 (ja) 半導体装置
JP2019106555A (ja) 半導体装置
JP2016028009A (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
JP2016154181A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170328