CN105074897A - 制造碳化硅半导体器件的方法 - Google Patents

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Abstract

一种制造碳化硅半导体器件(1)的方法，包括以下步骤：制备具有第一主表面(80b)以及与第一主表面(80b)相反的第二主表面(80a)的碳化硅衬底(80)；蚀刻第一主表面(80b)而使包括微管道的蚀刻坑(3a)出现在第一主表面(80b)上；获得关于第一主表面(80b)上的微管道的二维位置信息；碳化硅衬底切割成多个芯片(C12-C65)。基于二维位置信息选择芯片(C12-C65)。第一主表面(80b)是硅面或者从硅面偏离小于或等于10°的角的面。由此，可提供一种可以高精度筛选出包括微管道的芯片的制造碳化硅半导体器件的方法。

Description

制造碳化硅半导体器件的方法
技术领域
本发明涉及一种制造碳化硅半导体器件的方法，且特别涉及一种包括执行芯片筛选的步骤的制造碳化硅半导体器件的方法。
背景技术
近年来，为了实现高击穿电压、低损耗以及在高温环境下应用半导体器件，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是一种具有比已经常规地广泛用作用于半导体器件的材料的硅的带隙大的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可具有高击穿电压、降低的导通电阻等等。此外，有利地，由此采用碳化硅作为其材料的半导体器件即使在高温环境下也具有比采用硅作为其材料的半导体器件更小劣化的特性。
在可能发生在碳化硅衬底中的缺陷中，微管道是特别成问题的。例如，M.Holz以及其他三个人的“ReliabilityconsiderationforrecentInfineonSiCdiodereleases”，MicroelectronicsReliability，No.47，2007年8月21日，pp.1741至1745(NPD1)描述了一种用于检测微管道的方法。根据该文献，通过对器件施加雪崩击穿电压并检查电压施加之前和之后的泄漏电流的改变来检测微管道。
引证文献列表
非专利文献
NPD1：M.Holz以及其他三个人的“ReliabilityconsiderationforrecentInfineonSiCdiodereleases”，MicroelectronicsReliability，No.47，2007年8月21日，pp.1741至1745
发明内容
技术问题
当外延层形成在具有微管道的碳化硅衬底上时，微管道被外延层堵塞。在本说明书中，被外延层堵塞的微管道被称为堵塞微管道。在出货前的例行检查阶段中，具有堵塞的微管道的器件展现出不次于那些不具有堵塞微管道的器件的特性。但是，具有堵塞微管道的器件在使用两或三个月之后会具有增大的泄漏电流，且因此希望在出货前通过检查而筛选出这种器件。
但是，在上述文献中描述的方法中，当微管道存在于保护环终端部中时，即使雪崩击穿电压施加至器件，也不会有电流流过保护环终端部，且因此基于电压施加前和后之间的比较的泄漏电流没有增大。因此，当微管道存在于保护环部中时，微管道不能被上述文献中描述的方法所检测，且因此检测微管道的精度不充分。因此，存在包括了微管道的芯片在没有被筛选出的情况下就被出货的情况。
提出本发明以解决这个问题，且本发明的一个目的是提供一种制造碳化硅半导体器件的方法，通过这种方法可以高精度筛选出包括微管道的芯片。
问题的解决手段
根据本发明的制造碳化硅半导体器件的方法包括以下步骤：制备具有第一主表面以及与第一主表面相反的第二主表面的碳化硅衬底；通过蚀刻第一主表面使包括微管道的蚀刻坑出现在第一主表面中；获得关于第一主表面中的微管道的二维位置信息；将碳化硅衬底切割成多个芯片；以及基于二维位置信息执行芯片筛选，其中第一主表面是硅面或相对于硅面具有小于或等于10°的偏离角的面。
发明的有益效果
如上述说明清晰可见的，本发明可提供一种制造碳化硅半导体器件的方法，通过该方法可以高精度筛选出包括微管道的芯片。
附图说明
图1是示意性示出本发明第一实施例中的碳化硅半导体器件的结构的截面示意图。
图2是示意性示出本发明第一实施例中的碳化硅半导体器件的碳化硅衬底的形状的透视示意图。
图3是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的流程图。
图4是示意性示出本发明第二实施例中的制造碳化硅半导体器件的方法的流程图。
图5是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第一步骤的截面示意图。
图6是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第二步骤的截面示意图。
图7是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第四步骤的截面示意图。
图8是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第五步骤的截面示意图。
图9是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第六步骤的截面示意图。
图10是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第七步骤的截面示意图。
图11是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第八步骤的截面示意图。
图12是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第九步骤的截面示意图。
图13是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十步骤的截面示意图。
图14是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十一步骤的截面示意图。
图15是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十二步骤的截面示意图。
图16是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十三步骤的截面示意图。
图17是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十四步骤的截面示意图。
图18是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十五步骤的截面示意图。
图19是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十六步骤的截面示意图。
图20是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第三步骤的平面示意图。
图21是示意性示出本发明第一实施例中的制造碳化硅半导体器件的方法的第十七步骤的平面示意图。
图22是示意性示出本发明第二实施例中的制造碳化硅半导体器件的方法的形成切割位置图案的步骤的平面示意图。
具体实施方式
以下，将参考附图说明本发明的实施例。应当注意，在下述附图中，相同或相应的部分由相同的参考符号给出且不再赘述。此外，在本说明书的晶体学描述中，单独的晶向由[]表示，组晶向由<>表示，单独的面由()表示，且组面由{}表示。此外，通常通过将“-”(横杠)置于数字上来表示负晶体学指数，但是在本说明书中，通过将负号置于数字前来表示。
首先，将在下述(1)至(8)中说明本发明实施例的概述。
(1)根据本实施例的制造碳化硅半导体器件1的方法包括以下步骤：制备具有第一主表面80b以及与第一主表面80b相反的第二主表面80a的碳化硅衬底80；通过蚀刻第一主表面80b而使包括微管道的蚀刻坑3a出现在第一主表面80b中；获得关于第一主表面80b中的微管道的二维位置信息；将碳化硅衬底切割成多个芯片C12至C65；以及基于二维位置信息执行芯片C12至C65的筛选，其中第一主表面80b是硅面或相对于硅面具有小于或等于10°的偏离角的面。
依照根据本实施例的碳化硅半导体器件1，获得关于第一主表面80b中的微管道的二维位置信息，且基于二维位置信息执行芯片的筛选。因此，不管微管道存在于碳化硅衬底80的第一主表面80b中的哪里，都能检测包括微管道的芯片。因此，可以高精度筛选出包括微管道的芯片。
(2)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，碳化硅外延层81形成为与第二主表面80a接触。由此，即使微管道由碳化硅外延层81覆盖且变成堵塞微管道，也能以高精度筛选出包括微管道的芯片。
(3)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，指示芯片C12至C65的切割位置的图案2形成在碳化硅外延层81的正表面10a上。在将碳化硅衬底80切割成多个芯片C12至C65的步骤中，沿图案2切割碳化硅衬底80。通过形成指示切割位置的图案，可通过简单的方法指定其中存在微管道的芯片。
(4)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，通过将关于微管道的二维位置信息与图案2的位置进行比较来执行对芯片C12至C65执行筛选的步骤。在碳化硅衬底80具有小翘曲的情况下，通过将关于第一主表面80b中的微管道的二维位置信息与形成在位于更靠近第二主表面80a的一侧上的正表面10a上的图案2的位置进行比较，可通过简单的方法且以高精度指定其中存在微管道的芯片。
(5)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，二维位置信息与芯片C12至C65的识别编号关联。由此，可指定其中存在微管道的芯片。
(6)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，在使包括微管道的蚀刻坑3出现的步骤之后抛光第一主表面80b。由此，可降低在使蚀刻坑出现的步骤中产生的碳化硅衬底80的翘曲。此外，当在形成与第二主表面80a接触的碳化硅外延层81的步骤之后抛光第一主表面80b时，可降低由形成碳化硅外延层81的步骤产生的碳化硅衬底80的翘曲以及使蚀刻坑出现的步骤中产生的碳化硅衬底80的翘曲两者。
(7)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，研磨第一主表面80b以去除至少部分蚀刻坑3。通过去除除微管道的蚀刻坑3a之外的小蚀刻坑3b，可去除一致的芯片中的缺陷。此外，当也去除微管道的蚀刻坑3a时，第一主表面80b具有小不平坦性。因此，可提高形成为与第一主表面80b接触的电极98的平坦性。
(8)优选地，在根据本实施例的制造碳化硅半导体器件1的方法中，在研磨第一主表面80b的步骤之后，电极98形成为与第一主表面80b接触。由此，可提高电极98到第一主表面80b的粘附性。
以下将更详细说明本发明的实施例。
(第一实施例)
参考图1和2，将说明作为根据本实施例的碳化硅半导体器件的MOSFET1的结构。
本实施例的MOSFET1主要具有碳化硅衬底10、栅极绝缘膜91、栅电极92、层间绝缘膜93、源电极94、源互连层95以及漏电极98(背表面电极)。碳化硅衬底10例如具有碳化硅衬底80、n型漂移区81(外延层)、p型基极区82、n型区83、以及p型接触区84。
碳化硅衬底80例如由六方碳化硅制成且具有4H多晶型。碳化硅衬底80例如具有n型(第一导电类型)。n型漂移区81是形成在碳化硅衬底80上的外延层。n型漂移区81具有n型。优选地，n型漂移区81中的杂质浓度低于碳化硅衬底80中的杂质浓度。n型漂移区81中的施主浓度优选大于或等于1×1015cm-3且小于或等于5×1016cm-3，且例如为8×1015cm-3。
p型基极区82具有p型(第二导电类型)。p型基极区82设置在n型漂移区81上。p型基极区82中的杂质浓度例如是1×1018cm-3。n型区83具有n型。n型区83提供在p型基极区82上，以通过p型基极区82与n型漂移区81分离。p型接触区84具有p型。p型接触区84连接至源电极94和p型基极区82。
沟槽TR设置在碳化硅衬底10的正表面10a中。沟槽TR具有侧壁SW以及底部BT。侧壁SW贯穿n型区83以及p型基极区82，且到达n型漂移区81。在p型基极区82上，侧壁SW包括MOSFET1的沟道表面。
侧壁SW相对于碳化硅衬底10的正表面10a倾斜，且沟槽TR朝向开口以锥形方式展开。优选地，侧壁SW的面晶向相对于(000-1)面倾斜大于或等于50°且小于或等于65°。底部BT位于n型漂移区81上。在本实施例中，底部BT是基本上平行于碳化硅衬底10的正表面10a的表面。
栅极绝缘膜91覆盖沟槽TR的侧壁SW和底部BT中的每一个。栅电极92设置在栅极绝缘膜91上。源电极94与n型区83和p型接触区84中的每一个接触。源互连层95与源电极94接触。源互连层95例如是铝层。层间绝缘膜93将栅电极92与源互连层95绝缘。漏电极98(背表面电极)布置为与碳化硅衬底80接触。
以下将参考图3说明根据第一实施例的制造MOSFET1的方法。
首先执行制备碳化硅衬底的步骤(S10：图3)。通过切割例如由通过升华方法形成的具有4H多晶型的六方碳化硅制成的晶锭而制备具有n型导电类型(第一导电类型)且具有第一主表面80b以及相对侧上的第二主表面80a的碳化硅衬底80(图5)。应当注意第一主表面80b是硅面或相对于硅面具有小于或等于10°的偏离角的面，且第二主表面80a是碳面或相对于碳面具有小于或等于10°的偏离角的面。
随后，执行使蚀刻坑出现的步骤(S20：图3)。在使蚀刻坑出现的步骤中，通过蚀刻第一主表面80b使包括微管道的蚀刻坑3a的蚀刻坑3出现在碳化硅衬底80的第一主表面80b中。参考图6，由于通过蚀刻而使诸如螺旋位错(贯穿螺旋位错)、边缘位错(贯穿边缘位错)、混合型位错、基面位错以及微管道的晶体缺陷展开而形成蚀刻坑3。即，蚀刻坑3包括微管道的蚀刻坑3a以及除微管道之外的缺陷造成的蚀刻坑3b。除微管道之外的缺陷造成的蚀刻坑3b例如包括螺旋位错(贯穿螺旋位错)的蚀刻坑、边缘位错(贯穿边缘位错)的蚀刻坑、混合型位错(贯穿混合型位错)的蚀刻坑、基面位错的蚀刻坑等等。
使上述蚀刻坑出现的蚀刻可以是干法蚀刻或湿法蚀刻。对于干法蚀刻来说，例如可采用气体蚀刻。对于气体蚀刻来说，可采用氮气、氯气以及氧气。具体地，例如，将具有第一主表面80b的碳化硅衬底80置于腔室内，将氮气引入腔室，且将腔室内的压力设定为50Pa且将温度设定为1050℃。随后，例如使氯气以0.2slm的流速流过腔室45分钟。随后，例如，使氮气和氧气(氮气：90％，氧气：10％)的混合气体以3slm的流速流过腔室5分钟。应当注意，在将氯气引入腔室中之后，腔室内的压力增至90000Pa。当引入氮气和氧气的混合气体时，腔室内的压力是50000Pa，且随后增至90000Pa。此外，对于湿法蚀刻来说，可执行KOH(氢氧化钾)蚀刻。具体地，例如将具有第一主表面80b的碳化硅衬底10在515℃下浸入熔融KOH中八分钟。随后，借助纯水清洗具有第一主表面80b的碳化硅衬底10。因此，微管道的蚀刻坑3a以及除微管道之外的蚀刻坑3b出现在第一主表面80b中。
随后，执行获得关于微管道的位置信息的步骤(S30：图3)。在获得关于微管道的位置信息的步骤中，获得关于碳化硅衬底80的第一主表面80b中的微管道的蚀刻坑3a的二维位置信息。具体地，参考图20，例如采用光学显微镜等光学观察已经出现在碳化硅衬底80的第一主表面80b中的微管道的蚀刻坑3a。可通过将光学显微镜置于碳化硅衬底80的第一主表面80b一侧上并从第一主表面80b一侧观察第一主表面80b来执行，或者可通过将光学显微镜置于碳化硅衬底80的第二主表面80a一侧上并从第二主表面80a一侧经由碳化硅衬底10观察第一主表面80b来执行微管道的蚀刻坑3a的观察。
通过分析由光学显微镜观察的图像，指定碳化硅衬底80的第一主表面80b中的微管道的蚀刻坑3a的二维位置。优选地，通过光学显微镜获得整个第一主表面80b的图像，且指定第一主表面80b中存在的微管道的所有蚀刻坑3a的二维位置。例如，平行于碳化硅衬底80的定向平面80c并位于第一主表面80b中的线被定义为x轴，且垂直于x轴并位于第一主表面80b中的线被定义为y轴。例如，在x轴布置在第一主表面80b在x轴方向上具有最大宽度的位置处且y轴布置在第一主表面80b在y轴方向上具有最大宽度的位置处的情况下，x轴和y轴彼此相交的位置被定位坐标的原点(即，x＝0,y＝0)。关于第一主表面80b中的微管道的二维位置信息例如是第一主表面80b被认为是xy坐标系(例如，x＝x1,y＝y1)时，微管道的蚀刻坑3a的中心的位置的坐标。关于微管道的二维位置信息可暂时保存在存储器中。此外，蚀刻坑被确定为微管道的蚀刻坑3a还是除微管道的蚀刻坑3a之外的蚀刻坑3b例如如下所述。例如，大于某一尺寸的尺寸的蚀刻坑可被确定为微管道的蚀刻坑3a。替代地，当与其它蚀刻坑3b比较时，大于其它蚀刻坑3b的蚀刻坑被确定为微管道的蚀刻坑3a。
随后，执行抛光第二主表面的步骤(S40：图3)。具体地，例如通过采用诸如硅胶的磨料的化学机械抛光，抛光碳化硅衬底80的第二主表面80a，且将第二主表面80a平坦化至允许外延生长的程度。
随后，执行抛光第一主表面的步骤(S45：图3)。具体地，例如通过采用诸如硅胶的磨料的化学机械抛光，抛光碳化硅衬底80的第一主表面80b，且平坦化第一主表面80b。应当注意，抛光第一主表面的步骤可在下述形成外延层的步骤(S50：图3)之后执行。此外，可同时抛光第一主表面80b和第二主表面80a。
随后，执行形成外延层的步骤(S50：图3)。具体地，参考图7，由碳化硅制成的n型漂移区81形成在由碳化硅制成的碳化硅衬底80的第二主表面80a上。例如可通过CVD(化学气相沉积)方法执行n型漂移区81的形成。例如，将氮(N)或磷(P)作为杂质引入n型漂移区81中。p型基极区82和n型区83形成在n型漂移区81上。
随后，执行注入离子的步骤(S60：图3)。参考图8，例如可通过在n型漂移区81的整个表面上执行离子注入来执行注入离子的步骤。对于形成p型基极区82来说，例如诸如铝(Al)的用于赋予p型的杂质的离子注入n型漂移区81的正表面10a。此外，在用于形成n型区83的离子注入中，注入例如诸如磷(P)的用于赋予n型的杂质离子。应当注意，替代离子注入，可采用伴随杂质的添加的外延生长。
参考图9，抗蚀剂膜60形成在碳化硅衬底10的n型区83上。随后，对抗蚀剂膜60执行曝光和显影。由此，形成在对应于将要形成p型接触区84的位置具有开口的掩膜层61(图10)。随后，通过采用掩膜层61的离子注入形成p型接触区84。随后，去除掩膜层61(图11)。因此，通过光刻方法形成连接碳化硅衬底10的正表面10a以及p型基极区82的p型接触区84。
随后，执行热处理以活化杂质。这种热处理优选在大于或等于1500℃且小于或等于1900℃的温度下执行，且例如在约1700℃下执行。热处理例如执行约30分钟。用于热处理的气氛优选为惰性气体气氛，且例如是Ar气氛。
参考图12，具有开口的掩膜层40通过光刻方法形成在由n型区83和p型接触区84制成的表面上。对于掩膜层40来说，例如可采用氧化硅膜等等。开口形成为对应于将要形成沟槽TR(图1)的位置。
随后，执行形成凹陷部的步骤。具体地，参考图13，通过对具有其上形成掩膜层40的碳化硅衬底10执行等离子体蚀刻，凹陷部TQ形成在碳化硅衬底10的正表面10a中。通过经由掩膜层40中的开口的蚀刻，通过去除n型区83、p型基极区82以及碳化硅衬底10的n型漂移区81的一部分而形成凹陷部TQ。对于蚀刻方法来说，例如，可采用干法蚀刻，且更具体地，电感耦合等离子体反应离子蚀刻(ICP-RIE)。例如，通过采用SF6或SF6和O2的混合气体作为反应气体对碳化硅衬底10的正表面10a执行ICP-RIE，具有基本上沿碳化硅衬底10的厚度方向的侧壁A以及底部B的凹陷部TQ形成在将要形成沟槽TR(图1)的区域中。
随后，执行热蚀刻步骤。具体地，对形成在碳化硅衬底10中的凹陷部TQ执行热蚀刻。在热蚀刻步骤中，碳化硅衬底10中的凹陷部TQ的侧壁A在熔炉内被热蚀刻，同时将含氯气体供应进熔炉。在熔炉内，例如在大于或等于1000℃且小于或等于1800℃下加热碳化硅衬底10约20分钟，且由此蚀刻碳化硅衬底10中的凹陷部TQ的侧壁A。用于碳化硅衬底10的热蚀刻的温度优选大于或等于800℃，更优选大于或等于1300℃，且进一步优选大于或等于1500℃。应当注意，由二氧化硅制成的掩膜层40在碳化硅的热蚀刻过程中基本上不被蚀刻，因为其具有相对于碳化硅的非常高的选择性。
通过执行上述热蚀刻步骤，凹陷部TQ的侧壁A和底部B例如被蚀刻约大于或等于2nm和0.1μm，且由此由侧壁SW和底部BT形成的沟槽TR形成在碳化硅衬底10上，如图14中所示。随后，通过诸如蚀刻的任意方法去除掩膜层40。沟槽TR由作为侧面的侧壁SW以及与侧壁SW连接的底部BT形成。底部BT可以是表面或可以是线。当底部BT是线时，当在截面观察时，沟槽TR具有V形。
随后，执行形成栅极绝缘膜的步骤。具体地，参考图15，在通过上述热蚀刻凹陷部TQ的侧壁A而形成沟槽TR之后，栅极绝缘膜91形成为与沟槽TR的侧壁SW接触。形成进一步覆盖沟槽TR的侧壁SW和底部BT中的每一个且与n型漂移区81、p型基极区82、n型区83以及p型接触区84的栅极绝缘膜91。栅极绝缘膜91由二氧化硅制成，且例如通过热氧化形成。
在形成栅极绝缘膜91之后，可执行利用一氧化氮(NO)作为环境气体的NO退火。具体地，例如，将具有其上形成栅极绝缘膜91的碳化硅衬底10在大于或等于1100℃且小于或等于1300℃下，保持在一氧化氮气氛下一小时。由此，氮原子引入栅极绝缘膜91和p型基极区82之间的界面区中。因此，抑制了界面区中的界面态的形成，且因此可提高沟道迁移率。应当注意除NO之外的气体可用作环境气体，如果该气体允许氮原子的这种引入的话。
在NO退火之后，可进一步执行采用氩(Ar)作为环境气体的Ar退火。优选地，用于Ar退火的加热温度高于用于NO退火的加热温度，且低于栅极绝缘膜91的熔点。这种加热温度例如保持约一小时。由此，进一步抑制了栅极绝缘膜91和p型基极区82之间的界面区中的界面态的形成。应当注意，对于环境气体来说，可采用诸如氮气的其他惰性气体替代Ar气。
随后，执行形成正表面电极的步骤(S70：图3)。在形成正表面电极的步骤中，形成栅电极92和源电极94。具体地，参考图16，栅电极92形成在栅极绝缘膜91上。具体地，栅电极92形成在栅极绝缘膜91上以填充沟槽TR内部的区域，且以栅极绝缘膜91插入其间。栅电极92可例如通过形成导体或掺杂多晶硅膜以及CMP来形成。
随后，参考图17，层间绝缘膜93形成在栅电极92以及栅极绝缘膜91上以覆盖栅电极92的暴露表面。执行蚀刻以致开口形成在层间绝缘膜93以及栅极绝缘膜91中。通过这个开口，n型区83以及p型接触区84中的每一个暴露在正表面10a上。随后，形成与正表面10a上的n型区83以及p型接触区84中的每一个接触的源电极94。具体地，例如包含Ti、Al和Si的金属膜通过溅射形成为与n型区83和p型接触区84中的每一个接触。随后，通过加热具有其上形成金属膜的碳化硅衬底10，合金化金属膜，且因此形成与碳化硅衬底10欧姆接触的源电极94。
随后，执行研磨第一主表面的步骤(S80：图3)。具体地，通过研磨碳化硅衬底80的第一主表面80b，碳化硅衬底80例如被去除约200μm。在研磨第一主表面80b的步骤中，优选去除至少部分蚀刻坑3。参考图18，可研磨第一主表面80b以致保留微管道的蚀刻坑3a的部分且全部去除除微管道之外的蚀刻坑3b。具有微管道的蚀刻坑3b的区域是将通过执行下述芯片筛选步骤而被确定为有缺陷并将被废弃的芯片区。因此，可保留微管道的蚀刻坑3a的一部分。另一方面，除微管道之外的蚀刻坑3b是将通过执行下述芯片筛选而被确定为合格的芯片区。因此，通过去除除了微管道之外的蚀刻坑3b，可降低第一主表面80b中的缺陷密度。
如图19中所示，可同时去除微管道的蚀刻坑3a以及除微管道之外的蚀刻坑3b。甚至如果部分保留微管道的蚀刻坑3a，则在形成下述背表面电极(S90：图3)的步骤中，背表面电极98形成在第一主表面80b上时，背表面电极98形成为使得其也进入微管道的蚀刻坑3a的内部。因此，背表面电极98的正表面具有较大的不平坦性。当将在下述执行芯片筛选(S110：图3)的步骤中被确定为有缺陷的芯片区中的背表面电极98的正表面具有较大不平坦性时，将被确定为合格的芯片区中的背表面电极98的正表面也具有较大不平坦性。通过如图19中所示去除微管道的蚀刻坑3a，可提高第一主表面80b的平坦性。因此，提高了形成在第一主表面80b上的背表面电极98的平坦性。
随后，执行形成背表面电极的步骤(S90：图3)。具体地，背表面电极98形成在碳化硅衬底80的第一主表面80b上。用于背表面电极98的材料可与上述用于源电极的材料相同。
随后，执行切割碳化硅衬底的步骤(S100：图3)。参考图21，例如借助切割锯切割碳化硅衬底80以形成多个芯片C12至C65。即，碳化硅衬底10被切割成多个芯片C12至C65。多个芯片C12至C65包括各具有微管道的蚀刻坑3a的芯片C25和C43，以及各具有除了微管道之外的蚀刻坑3b的芯片C23、C32和C55。
随后，执行进行芯片筛选的步骤(S110：图3)。在执行芯片筛选的步骤中，根据获得关于微管道的位置信息的步骤中获得的关于微管道的二维位置信息执行芯片的筛选(S30：图3)。执行芯片筛选的步骤具有将关于微管道的蚀刻坑3a的二维位置信息与芯片的识别编号关联的步骤。例如，确定微管道的蚀刻坑3a的中心的位置位于具有哪个识别编号的哪个切割芯片。参考图20，例如，确定微管道的蚀刻坑3a的中心位置位于第一主表面80b的哪个区域。在切割碳化硅衬底80之后，确定位于在x方向上从x3至x4并且在y方向上从y3至y4的碳化硅衬底10的区域与具有哪个识别编号的哪个芯片关联。当微管道的蚀刻坑3a的中心位置是(x1,y1)时，包括蚀刻坑3a的芯片被确定为芯片C25。类似地，当微管道的蚀刻坑3a的中心位置是(x2,y2)时，包括蚀刻坑3a的芯片被确定为芯片C43。在执行芯片的筛选的步骤中，包括微管道的蚀刻坑3a的芯片被确定为缺陷产品，且不包括微管道的蚀刻坑3a的芯片被确定为合格产品。
以下，将说明根据第一实施例的制造MOSFET1的方法的功能和效果。
依照根据第一实施例的MOSFET1，获得关于第一主表面80b中的微管道的蚀刻坑3a的二维位置信息，且基于二维位置信息执行芯片的筛选。因此，不管微管道存在于碳化硅衬底80的第一主表面80b中的哪里，都可检测包括微管道的芯片。因此，可以高精度筛选出包括微管道的芯片。
此外，依照根据第一实施例的制造MOSFET1的方法，碳化硅81形成为与第二主表面80a接触。由此，即使微管道由碳化硅外延层81覆盖且变成堵塞微管道，也可以高精度筛选出包括微管道的芯片。
而且，依照根据第一实施例的制造MOSFET1的方法，二维位置信息与芯片C12至C65的识别编号关联。由此，可指定其中存在微管道的芯片。
而且，依照根据第一实施例的制造MOSFET1的方法，在使包括微管道的蚀刻坑3出现的步骤之后抛光第一主表面80b。由此，可降低使包括微管道的蚀刻坑3出现的步骤中产生的碳化硅衬底80的翘曲。此外，当形成与第二主表面80a接触的碳化硅外延层81的步骤之后抛光第一主表面80b时，可同时降低由形成碳化硅外延层81的步骤而产生的碳化硅衬底80的翘曲以及在使蚀刻坑出现的步骤中产生的碳化硅衬底80的翘曲。
而且，依照根据第一实施例的制造MOSFET1的方法，研磨第一主表面80b以去除至少部分蚀刻坑3。通过去除除了微管道的蚀刻坑3a之外的小蚀刻坑3b，可去除合格芯片中的缺陷。此外，当也去除微管道的蚀刻坑3a时，第一主表面80b具有小不平坦性。因此，可提高形成为与第一主表面80b接触的电极98的平坦性。因此，可提高合格芯片中电极98的平坦性。
而且，依照根据第一实施例的制造MOSFET1的方法，背表面电极98在研磨第一主表面80b的步骤之后形成为与第一主表面80b接触。由此，可提高背表面电极98对第一主表面80b的粘附性。
(第二实施例)
以下将参考图4说明根据第二实施例的制造MOSFET1的方法。应当注意通过根据第二实施例的制造方法制造的MOSFET1具有与第一实施例相同的结构。
首先，通过与第一实施例中说明的相同的方法执行制备碳化硅衬底的步骤(S10：图4)。由此，制备具有第一主表面80b和与第一主表面80b相反的第二主表面80a的碳化硅衬底。随后，通过与第一实施例中说明的相同的方法执行使蚀刻坑出现的步骤(S20：图4)。由此，包括微管道的蚀刻坑3a的蚀刻坑3出现在第一主表面80b中。随后，通过与第一实施例中说明的相同的方法执行获得关于微管道的位置信息的步骤(S30：图4)。由此，获得关于碳化硅衬底80的第一主表面80b中的微管道的蚀刻坑3a的二维位置信息。随后，通过与第一实施例中说明的相同的方法执行抛光第二主表面的步骤(S40：图4)。由此，抛光碳化硅衬底80的第二主表面80a。随后，通过与第一实施例中说明的相同的方法执行形成外延层的步骤(S50：图4)。由此，碳化硅外延层81形成为与碳化硅衬底80的第二主表面80a接触。
随后执行形成切割位置图案的步骤(S51：图4)。具体地，参考图22，指示在下述切割碳化硅衬底的步骤(S100：图4)中将被切割的碳化硅衬底的切割位置的图案2形成在碳化硅衬底80上形成的碳化硅外延层81的正表面10a上。指示切割位置的图案通过例如在碳化硅外延层81的正表面10a中例如提供具有线性图案的凹槽而形成。图案2被提供为对应于切割的芯片的形状，且可以是例如当从垂直于碳化硅外延层81的正表面10a的方向观察时，沿x轴方向以及y轴方向布置的多个矩形或正方形框架。由此，可区分切割的芯片的外边缘。
随后，执行观察微管道的步骤(S52：图4)。例如，将光学显微镜置于面对碳化硅衬底80的第二主表面80a的位置处。随后，例如，将光学显微镜聚焦在第一主表面80b上，且通过光学显微镜获得整个第一主表面80b的图像。由此，获得关于第一主表面80b的二维信息。关于第一主表面80b的二维信息包括关于第一主表面80b中的微管道的蚀刻坑3a的二维位置信息。例如根据通过光学显微镜获得的第一主表面80b的图像指定形成在第一主表面80b中的微管道的蚀刻坑3a在第一主表面80b中的二维位置。随后，例如，将光学显微镜聚焦在第二主表面80a上，且获得整个第二主表面80a的图像。将关于第一主表面中的微管道的蚀刻坑3a的二维位置信息与指示形成在第二主表面80a上的切割位置的图案2进行比较。指定微管道的蚀刻坑3a存在于指示切割位置的图案2中的哪里。关于各自包括微管道的蚀刻坑3a的芯片的识别编号(地址)的信息被记录在外部存储器等中。应当注意可通过与获得关于微管道的位置信息的步骤(S30：图3)中说明的相同的方法指定微管道。
随后，通过与第一实施例中说明的相同的方法执行注入离子的步骤(S60：图4)、形成正表面电极的步骤(S70：图4)、研磨第一主表面的步骤(S80：图4)以及形成背表面电极的步骤(S90：图4)。
随后，执行切割碳化硅衬底的步骤(S100：图4)。具体地，沿通过在碳化硅衬底80上形成的碳化硅外延层81的正表面10a上形成切割位置图案的步骤(S51：图4)形成的指示切割位置的图案2切割碳化硅衬底80。由此，如图21中所示，将碳化硅衬底10切割成多个芯片C12至C65。多个芯片C12至C65包括各具有微管道的蚀刻坑3a的芯片C25以及C43，以及各具有除了微管道之外的蚀刻坑3b的芯片C23、C32和C55。
随后，执行进行芯片的筛选的步骤(S110：图4)。根据观察微管道的步骤(S52：图4)中记录的关于各自包括微管道的蚀刻坑3a的芯片的识别编号(地址)的信息，包括微管道的蚀刻坑3a的芯片被确定为缺陷产品，且不包括微管道的蚀刻坑3a的芯片被确定为合格产品。应当注意，如上指定的各自包括微管道的蚀刻坑3a的芯片的识别编号是在根据关于第一主表面中的微管道的蚀刻坑3a的二维位置信息观察微管道的步骤中获得的信息。应当注意，根据获得关于微管道的位置信息的步骤(S30：图4)中获得的关于微管道的二维位置信息或根据由观察微管道的步骤(S52：图4)中获得信息以及获得关于微管道的位置信息的步骤(S30：图4)中获得的信息两者而确定的信息执行芯片的筛选。
随后，将说明根据第二实施例的制造MOSFET1的方法的功能和效果。
依照根据第二实施例的制造MOSFET1的方法，指示芯片C12至C65的切割位置的图案2形成在碳化硅外延层81的正表面10a上。在将碳化硅衬底80切割成多个芯片C12至C65的步骤中，沿图案2切割碳化硅衬底80。通过形成指示切割位置的图案，可通过简单的方法指定其中存在微管道的芯片。
而且，依照根据第二实施例的制造MOSFET1的方法，通过将关于微管道的二维位置信息与图案2的位置进行比较来执行进行芯片C12至C65的筛选的步骤。在碳化硅衬底80具有小翘曲的情况下，通过将关于第一主表面80b中的微管道的二维位置信息与在位于更接近第二主表面80a的一侧上的正表面10a上形成的图案2的位置进行比较，可通过简单的方法且以高精度指定其中存在微管道的芯片。
应当注意，虽然在上述各个实施例中，第一导电类型已经描述成n型且第二导电类型已经描述成p型，但是第一导电类型可以是p型且第二导电类型可以是n型。此外，虽然在上述各个实施例中，MOSFET已经描述成碳化硅半导体器件的一个实例，但是碳化硅半导体器件可以是IGBT(绝缘栅双极晶体管)、SBD(肖特基势垒二极管)等等。
应当理解，本文公开的实施例在每个方面都是说明性而非限制性的。本发明的范围由权利要求的范围限定，而不是由上述说明书限定，且旨在包括处于等同于权利要求范围的范围和含义内的任意变型。
参考符号列表
1：碳化硅半导体器件(MOSFET)；2：图案；3,3a,3b：蚀刻坑；10,80:碳化硅衬底；10a：正表面；40,61:掩膜层；60：抗蚀剂膜；80a：第二主表面；80b：第一主表面；80c：定向平面；81：碳化硅外延层(n型漂移区)；82：p型基极区；83：n型区；84：p型接触区；91：栅极绝缘膜；92：栅电极；93：层间绝缘膜；94：源电极；95：源互连层；98：背表面电极(漏电极)；A,SW:侧壁；B,BT:底部；C12至C65,C23,C25,C43:芯片；TQ：凹陷部；TR：沟槽。

Claims (8)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备具有第一主表面以及与所述第一主表面相反的第二主表面的碳化硅衬底；
通过蚀刻所述第一主表面来使蚀刻坑出现在所述第一主表面中，其中所述蚀刻坑包括微管道的蚀刻坑；
获得关于在所述第一主表面中的所述微管道的二维位置信息；
将所述碳化硅衬底切割成多个芯片；以及
基于所述二维位置信息来执行对所述芯片的筛选，
其中，所述第一主表面是硅面或相对于所述硅面具有小于或等于10°的偏离角的面。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，进一步包括形成与所述第二主表面接触的碳化硅外延层的步骤。
3.根据权利要求2所述的制造碳化硅半导体器件的方法，进一步包括在所述碳化硅外延层的正表面上形成指示所述芯片的切割位置的图案的步骤，
其中，在将所述碳化硅衬底切割成所述多个芯片的步骤中，沿所述图案切割所述碳化硅衬底。
4.根据权利要求3所述的制造碳化硅半导体器件的方法，其中，通过将关于所述微管道的所述二维位置信息与所述图案的位置进行比较来执行对所述芯片执行筛选的步骤。
5.根据权利要求1或2所述的制造碳化硅半导体器件的方法，进一步包括将所述二维位置信息与所述芯片的识别编号关联的步骤。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，进一步包括在使包括所述微管道的所述蚀刻坑出现的步骤之后，抛光所述第一主表面的步骤。
7.根据权利要求1至6中的任一项所述的制造碳化硅半导体器件的方法，进一步包括研磨所述第一主表面以去除至少部分所述蚀刻坑的步骤。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，进一步包括在研磨所述第一主表面的步骤之后，形成与所述第一主表面接触的电极的步骤。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP6999101B2 (ja) * 2017-02-16 2022-01-18 国立大学法人埼玉大学 エッチング方法
JP7061510B2 (ja) * 2018-04-27 2022-04-28 株式会社 日立パワーデバイス 炭化ケイ素半導体装置の製造方法および検査システム
WO2020017208A1 (ja) * 2018-07-20 2020-01-23 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP7065729B2 (ja) * 2018-08-20 2022-05-12 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP7379952B2 (ja) * 2019-09-02 2023-11-15 株式会社レゾナック ＳｉＣインゴットの評価方法、ＳｉＣデバイスの製造方法およびＳｉＣ種結晶の評価方法
JP7438162B2 (ja) 2021-04-15 2024-02-26 三菱電機株式会社 炭化珪素半導体装置の検査方法および炭化珪素半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318031A (ja) * 2006-05-29 2007-12-06 Central Res Inst Of Electric Power Ind 炭化珪素半導体素子の製造方法
US20100119849A1 (en) * 2007-07-26 2010-05-13 Nobuhiko Nakamura Sic epitaxial substrate and method for producing the same
CN102449732A (zh) * 2009-10-13 2012-05-09 住友电气工业株式会社 制造碳化硅衬底的方法和碳化硅衬底
JP2012199573A (ja) * 2012-06-01 2012-10-18 Nippon Steel Corp 炭化珪素単結晶ウェハ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7201799B1 (en) * 2004-11-24 2007-04-10 Kla-Tencor Technologies Corporation System and method for classifying, detecting, and counting micropipes
JP4758492B2 (ja) * 2009-03-24 2011-08-31 トヨタ自動車株式会社 単結晶の欠陥密度測定方法
US20110242312A1 (en) * 2010-03-30 2011-10-06 Lasertec Corporation Inspection system and inspection method
CN102947919B (zh) * 2010-06-23 2015-11-25 日产化学工业株式会社 碳化硅基板研磨用组合物和碳化硅基板的研磨方法
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318031A (ja) * 2006-05-29 2007-12-06 Central Res Inst Of Electric Power Ind 炭化珪素半導体素子の製造方法
US20100119849A1 (en) * 2007-07-26 2010-05-13 Nobuhiko Nakamura Sic epitaxial substrate and method for producing the same
CN102449732A (zh) * 2009-10-13 2012-05-09 住友电气工业株式会社 制造碳化硅衬底的方法和碳化硅衬底
JP2012199573A (ja) * 2012-06-01 2012-10-18 Nippon Steel Corp 炭化珪素単結晶ウェハ

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