JP7438162B2

JP7438162B2 - 炭化珪素半導体装置の検査方法および炭化珪素半導体装置の製造方法

Info

Publication number: JP7438162B2
Application number: JP2021068965A
Authority: JP
Inventors: 勝俊菅原; 泰宏香川; 知秀寺島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-04-15
Filing date: 2021-04-15
Publication date: 2024-02-26
Anticipated expiration: 2041-04-15
Also published as: JP2022163866A

Description

本開示は、炭化珪素半導体装置の検査方法および炭化珪素半導体装置の製造方法に関するものである。

パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が広く使用されている。一方、次世代のスイッチング素子として、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴやＩＧＢＴなどが注目されており、１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。

ＳｉＣは多くの結晶多型を有している。結晶多型は結晶を構成する原子配置の違いに基づくものであり、結晶多型の異なるＳｉＣ結晶は異なる物性を示す。一般に電力制御用の半導体素子には４Ｈ－ＳｉＣが用いられている。しかしながら、ＳｉＣ結晶を１つの結晶多型のみで構成することは難しく、結晶成長中に他の結晶多型が混入して欠陥の原因となる。また、ＳｉＣ基板上へエピタキシャル成長を行う際の異物や、傷といった表面形状の異常も欠陥の原因となる。これらの欠陥は素子信頼性の劣化につながるため、問題となる欠陥を含むチップを選択的に脱落させることが可能なスクリーニング技術が望まれる。

半導体装置のスクリーニング技術としては、基板の欠陥検査の結果に基づいて欠陥を含んだチップを脱落させるもの（例えば下記の特許文献１）などが知られている。

特許第５０００４２４号公報

前述のように、欠陥の多い半導体装置のチップを選択的に脱落させることが可能なスクリーニング技術が望まれるが、ＳｉＣ基板の場合、イオン注入や、例えば１１００℃以上の高温処理を行うプロセスによって、上記の特許文献のようなスクリーニング技術では発見できなかった欠陥がプロセス中に拡張する、あるいはプロセス途中で新たな欠陥が発生するといった問題があった。

本開示は以上のような課題を解決するためになされたものであり、炭化珪素半導体装置の検査および製造の過程において、素子信頼性の劣化につながる欠陥を含む半導体装置のチップを選択的に脱落させることが可能なスクリーニング技術を提供することを目的とする。

本開示に係る炭化珪素半導体装置の検査方法は、ＳｉＣ基板の欠陥を検出する欠陥検査工程と、ＳｉＣ基板に形成された複数のチップのうち、欠陥検査工程で検出された欠陥を含むチップを脱落させる第１のスクリーニング工程と、複数のチップのそれぞれのドレイン－ソース間のアバランシェ電圧を測定するアバランシェ電圧測定工程と、複数のチップのそれぞれについて、アバランシェ電圧よりも小さい測定用電圧を決定する測定用電圧決定工程と、複数のチップのそれぞれのドレイン－ソース間に測定用電圧を印加して、ドレイン－ソース間のリーク電流を測定するリーク電流測定工程と、第１のスクリーニング工程よりも後に行われ、複数のチップのうち、リーク電流が予め定められた閾値を超えるチップ、あるいは、リーク電流が他のチップのリーク電流よりも大きく、且つ、他のチップのリーク電流との差が予め定められた閾値を超えるチップを脱落させる第２のスクリーニング工程と、欠陥検査工程よりも前、または、第１のスクリーニング工程と第２のスクリーニング工程との間に行われ、ＳｉＣ基板を１１００℃以上で熱処理して、ＳｉＣ基板に導入した不純物を活性化させる活性化アニール工程と、を備えるものである。

本開示に係る炭化珪素半導体装置の検査方法によれば、素子信頼性の劣る半導体装置のチップを選択的に脱落させるスクリーニングが可能である。

線状欠陥の例を模式的に示す図である。ＭＯＳＦＥＴの耐圧特性を示す図である。実施の形態に係る炭化珪素半導体装置の検査方法のフローチャートである。

＜実施の形態１＞
一般に各チップの欠陥の有無を調べるための欠陥検査は、ＳｉＣ基板のエピタキシャル成長後に行われており、スクリーニング技術を用いて、欠陥が多いチップを選択的に脱落させることができれば、炭化珪素半導体装置の信頼性を向上させることができる。なお、欠陥の有無を調べる欠陥検査の方法としては、フォトルミネセンス（Photo Luminescence：ＰＬ）法、Ｘ線トポグラフィー（X-Ray Topography）法、表面形状検査などがある。なお、ＰＬ法による測定とは測定サンプルに対し、サンプルの持つバンドギャップより高いエネルギーを有する光を照射し、サンプルから発せられる微弱なＰＬ光を観察する評価手法である。特定の波長を透過するフィルタを使用し、サンプル平面から発せられるＰＬ光をとらえることで、平面的なＰＬイメージ画像が得られる。例えば、炭化珪素のバンドギャップエネルギーよりも大きなエネルギーを有する光としては、波長４００ｎｍ以下の光であり、レーザー光で紫外光を照射してもよく、ランプにより紫外光を照射してもよい。

ある種の欠陥は、表面形状検査とＰＬの組み合わせによって見つけることができる。例えば線状欠陥はＳｉＣ基板表面において鋭角三角形状の形状を有する。ＰＬを用いると、線状欠陥と同じ位置に積層欠陥が観察される。一般にＳｉＣ基板はオフ角を有しており、オフ角の傾斜方向は、エピタキシャル成長におけるステップフローの方向と一致する。特に、図１のように線状欠陥２の延びる方向がＳｉＣ基板１のステップフローの方向（オフ角の傾斜方向）に平行な場合、線状欠陥２の位置とＳｉＣ基板１内の積層欠陥（不図示）の位置とが重なる傾向が強い。よって、表面形状検査で、ＳｉＣ基板のオフ角の傾斜方向に平行な線状欠陥を検出すれば、特に影響の大きい積層欠陥を検出することができる。この積層欠陥以外にも素子信頼性に影響を及ぼす欠陥は存在しており、上記の検査方法を組み合わせることでこれを検出することができる。

したがって、欠陥検査で得られた欠陥の位置（座標）と、ＳｉＣ基板のウェハ上のチップの配置とを照合することで、欠陥を含むチップを特定し、欠陥を含むチップを脱落させるスクリーニングを行えば、欠陥を含むチップを脱落させることができる。以下、この方法によるスクリーニングを「第１のスクリーニング」という。

欠陥の位置の情報を得るための欠陥検査を行うタイミングは、ＳｉＣ基板のエピタキシャル成長工程の後から、ＳｉＣ基板にイオン注入した不純物を活性化させるための活性化アニール工程までの間、または、活性化アニール工程の後の任意のタイミングでよい。

ただし、第１のスクリーニング工程だけでは、必ずしも欠陥を含むチップだけを選択的に脱落させることができるとは限らない。イオン注入工程や高温での活性化アニール工程において、第１のスクリーニング工程で発見できなかった欠陥がプロセス中に拡張し、さらにプロセス途中で新しく発生するためである。例えば、ＳｉＣ－ＭＯＳＦＥＴにはボディダイオードと呼ばれるｐｎダイオードが寄生しており、このボディダイオードに電流を流すと、ＢＰＤ（Basal Plane Dislocation）などの欠陥を起点に積層欠陥が延びることが知られている。活性化アニール工程を高温化した場合、この起点となる欠陥が成長する懸念がある。よって、第１のスクリーニングのための欠陥検査は、活性化アニール後に行われてもよい。

また、第１のスクリーニングのための欠陥検査を、エピタキシャル成長工程後と活性化アニール工程後との両方で行ってもよい。その場合、エピタキシャル成長後に検出された欠陥と、それと同位置にある活性化アニール後に検出された欠陥とを比較することで、信頼性に大きく影響する欠陥をより高精度に検出することができる。ただし、欠陥検査を活性化アニール工程後やエピタキシャル成長後に行ったとしても、第１のスクリーニングは画像処理による検査であり、誤検知などから欠陥が発見できない場合を防ぐ必要があるため、後述する第２のスクリーニング工程を行う必要がある。

図２は、２つのＭＯＳＦＥＴの耐圧特性を示す図である。図２に示すように、信頼性に影響を及ぼす欠陥を含むＭＯＳＦＥＴはドレイン－ソース間電圧を増加させたとき、ドレイン－ソース間電圧がアバランシェ電圧に至る直前にドレイン－ソース間のリーク電流が増加する傾向がある。よって、ドレイン－ソース間電圧がアバランシェ電圧に至る直前にドレイン－ソース間のリーク電流が増加するチップを特定し、リーク電流が増加したチップを脱落させるスクリーニングを行えば、欠陥を含むチップを脱落させることができる。以下、この方法によるスクリーニングを「第２のスクリーニング」という。

第２のスクリーニングは、チップの静特性のみに基づいて行われるため、チップテストの一環として行うことができる。そのため、第２のスクリーニングのために追加の設備を導入する必要はない。また、第１のスクリーニングよりも第２のスクリーニングの方がチップ１つあたりに要する時間が長いため、第１のスクリーニングを先に行って、第２のスクリーニングの対象となるチップを減らす方が、検査全体にかかる時間を短くできる。第１のスクリーニング工程を第２のスクリーニング工程よりも先に行う場合、活性化アニール工程は、欠陥検査工程よりも前、または、第１のスクリーニング工程と第２のスクリーニング工程との間に行われることが好ましい。なお、リーク電流は、高温環境下で大きくなるため、第２のスクリーニングは高温下で行われることが好ましい。

ただし、アバランシェ電圧は、ＳｉＣ基板のエピタキシャル成長層の不純物濃度や膜厚のばらつきによって変動するため、一定のドレイン－ソース間電圧のもとで測定したリーク電流に基づいて第２のスクリーニングを行うと、本来脱落させるべきチップの流出や、正常なチップの過剰脱落が起こるおそれがある。それを防止するため、事前に各チップのアバランシェ電圧を測定しておき、アバランシェ電圧の測定値に基づいて、各チップのリーク電流の測定時に印加するドレイン－ソース間電圧（以下「測定用電圧」という）を決定するとよい。すなわち、第２のスクリーニングでは、各チップのドレイン－ソース間に測定用電圧を印加した状態でリーク電流を測定し、測定されたリーク電流が予め定められた閾値を超えるチップを脱落させるという手法をとるとよい。

あるいは、第２のスクリーニングにおいて、各チップのリーク電流を測定し、他のチップとのリーク電流の乖離が大きいチップを脱落させるという手法をとってもよい。より具体的には、リーク電流が他のチップのリーク電流（例えば、他のチップのリーク電流の平均値など）よりも大きく、且つ、他のチップのリーク電流との差が予め定められた閾値を超えるチップを脱落させるという手法をとってもよい。

また、測定用電圧の決定方法は任意の方法でよい。例えば、アバランシェ電圧に０．５以上１未満の係数を乗じた値を測定用電圧とする方法や、アバランシェ電圧から０より大きくアバランシェ電圧の半分以下の値を減じた値を測定用電圧とする方法などが考えられる。

このように、測定用電圧をアバランシェ電圧の測定値に応じた値に設定することで、アバランシェ電圧にチップごとのばらつきがある場合でも、第２のスクリーニングにおいて、本来脱落させるべきチップの流出や、正常なチップの過剰脱落を防止することができる。なお、アバランシェ電圧の測定またはリーク電流の測定を行う際、チップのゲート－ソース間に負電圧を印加してもよい。これはＭＯＳＦＥＴがオンからオフに遷移するゲート閾値電圧が低い場合、ゲート電圧０Ｖでのリーク電流が大きくなり、欠陥起因のリーク電流が見えにくくなるためである。

図３は、本実施の形態に係る炭化珪素半導体装置の検査方法のフローチャートである。以下、図３に基づいて当該検査方法を説明する。なお、当該検査方法は、半導体装置の製造過程に組み込まれてもよく、イオン注入工程及び活性化アニール工程が第１スクリーニング工程と第２スクリーニング工程の間に行われてもよいし、図３に示す各ステップの間に他の製造過程が組み込まれてもよい。すなわち、本実施の形態に係る炭化珪素半導体装置の製造方法は、図３に示す炭化珪素半導体装置の検査方法を含む。以下では、不図示のイオン注入工程及び活性化アニール工程が第１スクリーニング工程と第２スクリーニング工程の間に行われる場合を説明する。

まず、欠陥検査工程（ステップＳＴ１）では、ＳｉＣ基板の欠陥を検出する欠陥検査が行われる。第１のスクリーニング工程（ステップＳＴ２）では、ステップＳＴ１で検出された欠陥の位置と、ＳｉＣ基板のウェハ上のチップの配置とを照合することで、ＳｉＣ基板に形成された複数のチップのうちから欠陥を含むチップを特定し、欠陥を含むチップを脱落させる第１のスクリーニングが行われる。

そして、第１のスクリーニング工程後には、イオン注入工程及び活性化アニール工程が行われる。イオン注入工程では、ＳｉＣ基板に不純物イオンを注入する。活性化アニール工程では、イオン注入工程で注入された不純物イオンを活性化させるため、ＳｉＣ基板を１１００℃以上の高温で熱処理する。なお、イオン注入及び活性化アニールを行う手段は任意の手段でよい。

イオン注入工程及び活性化アニール工程後に行うアバランシェ電圧測定工程（ステップＳＴ３）では、ウェハ上の各チップに対して、ドレイン－ソース間のアバランシェ電圧の測定が行われる。測定用電圧決定工程（ステップＳＴ４）では、ステップＳＴ３で得られたアバランシェ電圧の測定値に基づいて、ウェハ上のチップのそれぞれについて、アバランシェ電圧よりも小さい測定用電圧が決定される。リーク電流測定工程（ステップＳＴ５）では、各チップのドレイン－ソース間に、ステップＳＴ４で決定された測定用電圧が印加され、その状態で、各チップのドレイン－ソース間のリーク電流が測定される。

そして、第２のスクリーニング工程（ステップＳＴ６）において、ウェハ上のチップのうち、リーク電流が予め定められた閾値を超えるチップ、あるいは、リーク電流が他のチップのリーク電流よりも大きく、且つ、他のチップのリーク電流との差が予め定められた閾値を超えるチップが特定され、特定されたチップを脱落させる第２のスクリーニングが行われる。

また、欠陥検査工程（ステップＳＴ１）における欠陥検査の方法は、フォトルミネセンス（ＰＬ）法、Ｘ線トポグラフィー法、表面形状検査など、任意の方法でよいし、複数を組み合わせてもよい。

実施の形態１の検査方法及び検査方法を含む製造方法によれば、第１のスクリーニング工程だけでなく第２のスクリーニング工程も行うことで活性化アニール工程等において新しく発生した素子信頼性の劣化につながる欠陥を含むチップをより選択的に脱落させることができる。また、第２のスクリーニング工程が第１のスクリーニング工程よりも後に行われることで検査全体にかかる時間を短くして生産性を向上させることができる。

なお、上記の実施の形態を適宜、変形、省略することが可能である。

１ＳｉＣ基板（ウェハ）、２線状欠陥。

Claims

ＳｉＣ基板の欠陥を検出する欠陥検査工程と、
前記ＳｉＣ基板に形成された複数のチップのうち、前記欠陥検査工程で検出された前記欠陥を含むチップを脱落させる第１のスクリーニング工程と、
前記複数のチップのそれぞれのドレイン－ソース間のアバランシェ電圧を測定するアバランシェ電圧測定工程と、
前記複数のチップのそれぞれについて、前記アバランシェ電圧よりも小さい測定用電圧を決定する測定用電圧決定工程と、
前記複数のチップのそれぞれの前記ドレイン－ソース間に前記測定用電圧を印加して、前記ドレイン－ソース間のリーク電流を測定するリーク電流測定工程と、
前記第１のスクリーニング工程よりも後に行われ、前記複数のチップのうち、前記リーク電流が予め定められた閾値を超えるチップ、あるいは、前記リーク電流が他のチップのリーク電流よりも大きく、且つ、前記他のチップのリーク電流との差が予め定められた閾値を超えるチップを脱落させる第２のスクリーニング工程と、
前記欠陥検査工程よりも前、または、前記第１のスクリーニング工程と前記第２のスクリーニング工程との間に行われ、前記ＳｉＣ基板を１１００℃以上で熱処理して、前記ＳｉＣ基板に導入した不純物を活性化させる活性化アニール工程と、
を備える炭化珪素半導体装置の検査方法。
前記欠陥検査工程は、前記ＳｉＣ基板のエピタキシャル成長工程の後に行われる、
請求項１に記載の炭化珪素半導体装置の検査方法。
前記活性化アニール工程は、前記ＳｉＣ基板のエピタキシャル成長工程の後に行われる、
請求項１に記載の炭化珪素半導体装置の検査方法。
前記欠陥検査工程は、さらに、前記ＳｉＣ基板のエピタキシャル成長工程よりも後、且つ、前記活性化アニール工程よりも前にも行われる、
請求項１に記載の炭化珪素半導体装置の検査方法。
前記測定用電圧は、前記アバランシェ電圧に０．５以上１未満の係数を乗じることによって算出される、
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置の検査方法。
前記アバランシェ電圧測定工程または前記リーク電流測定工程において、前記複数のチップのそれぞれのゲート－ソース間に負電圧が印加される、
請求項１から請求項５のいずれか一項に記載の炭化珪素半導体装置の検査方法。
前記欠陥検査工程は、フォトルミネセンス法による検査工程を含む、
請求項１から請求項６のいずれか一項に記載の炭化珪素半導体装置の検査方法。
前記欠陥検査工程で検出される欠陥は、前記ＳｉＣ基板のオフ角の傾斜方向に平行な線状欠陥である、
請求項１から請求項７のいずれか一項に記載の炭化珪素半導体装置の検査方法。
請求項１から請求項８のいずれか一項に記載の炭化珪素半導体装置の検査方法を含む、
炭化珪素半導体装置の製造方法。