WO2006114999A1 - 化合物半導体装置及び化合物半導体製造方法 - Google Patents

化合物半導体装置及び化合物半導体製造方法 Download PDF

Info

Publication number
WO2006114999A1
WO2006114999A1 PCT/JP2006/307205 JP2006307205W WO2006114999A1 WO 2006114999 A1 WO2006114999 A1 WO 2006114999A1 JP 2006307205 W JP2006307205 W JP 2006307205W WO 2006114999 A1 WO2006114999 A1 WO 2006114999A1
Authority
WO
WIPO (PCT)
Prior art keywords
crystal
substrate
plane
crystal plane
sic
Prior art date
Application number
PCT/JP2006/307205
Other languages
English (en)
French (fr)
Inventor
Jun Suda
Tsunenobu Kimoto
Original Assignee
Kyoto University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyoto University filed Critical Kyoto University
Priority to JP2007514524A priority Critical patent/JPWO2006114999A1/ja
Priority to US11/918,733 priority patent/US20090072243A1/en
Publication of WO2006114999A1 publication Critical patent/WO2006114999A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/35—Non-linear optics
    • G02F1/37—Non-linear optics for second-harmonic generation
    • G02F1/377—Non-linear optics for second-harmonic generation in an optical waveguide structure
    • G02F1/3775—Non-linear optics for second-harmonic generation in an optical waveguide structure with a periodic structure, e.g. domain inversion, for quasi-phase-matching [QPM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/35—Non-linear optics
    • G02F1/355—Non-linear optics characterised by the materials used
    • G02F1/3551—Crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/021—Silicon based substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
    • H01S5/320225—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth polar orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
    • H01S5/32025—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth non-polar orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP

Definitions

  • the present invention relates to a compound semiconductor device such as SiC, a group VIII nitride, a group II oxide, and the like. More specifically, the basic technology for controlling the polarity 'crystal plane' crystal orientation of a SiC semiconductor and a semiconductor based thereon Relates to body devices.
  • SiC has an extremely high thermal conductivity, and conductive substrates and insulating substrates are available. SiC is relatively close in lattice constant and thermal expansion coefficient to A1N, GaN-based Group III nitrides and ZnO-based Group II oxides, and has the same polarity as these nitrides and oxides. It has the characteristic of being a crystal or a cubic crystal. Between SiC and Group III nitride, there is a strong relationship between the bond between Si and N and the bond between C and Group III metal, and it has the property that the polarity control of the grown Group III nitride is easy. is doing.
  • SiC (0001) Si polar face where the Si bond protrudes perpendicularly to the interface, Si and N bond at the growth interface, and as a result, the grown group III nitride has a group III atom bond. It has a vertically protruding structure, that is, a tribal polar surface.
  • SiC and Group II oxides there is a similar relationship between SiC and Group II oxides when the polarity of Group II oxides is determined by the polarity of SiC.
  • JP 1 LA Eyres, et al., AU— epitaxial fabrication of tnick, orientation— pat terned GaAs films for nonlinear optical frequency conver Sion ", Appl. Phys. Letts. Vol. 79, No.7 P.904- 906, (2001).
  • the SiC substrate has advantages over sapphire in terms of lattice matching, heat conduction, and electrical conduction control.
  • the polarity of the growth layer is determined by the polarity of the SiC substrate. It was very difficult to produce an inverted structure.
  • the present invention relates to a technique for mixing an arbitrary polar 'crystal plane' crystal orientation in the surface of a SiC substrate and forming a SiC layer, a group III nitride, or a group II oxide layer on the surface.
  • the purpose is to provide Moreover, it aims at providing the technique which adhere
  • Providing a method of manufacturing a semiconductor device comprising: a step of making at least one of two kinds of crystal plane orientations or in-plane crystal directions different between the first crystal plane and the second crystal plane that have appeared Is done.
  • a step of preparing a first ISiC substrate having a first crystal plane and a second SiC substrate having a second crystal plane, and a depth from the back surface to the first crystal plane and the back side surface of the first ISiC substrate is in contact with the second crystal plane and the back surface of the first crystal plane.
  • the substrate is fused by heat treatment, and the substrate is automatically peeled off in the vicinity of the maximum concentration of implanted atoms, and after peeling, the substrate is bonded to the second SiC substrate, and the second SiC surface is formed as a thin film.
  • the first ISiC substrate that remains bonded to the substrate is completely removed in a part of the in-plane region, and the second crystal plane that is the surface of the second SiC substrate is exposed on the surface of the bonded substrate.
  • the first crystal plane by the first ISiC substrate and the second crystal plane by the second SiC substrate are mixed on the surface. And exposing such that at least one of two kinds of crystal plane orientations or in-plane crystal orientations of the first crystal plane and the second crystal plane appearing on the substrate surface is different from each other.
  • a semiconductor device manufacturing method is provided.
  • any SiC substrate having a 3C, 4H, 6H, or 15R crystal structure is used as the first ISiC substrate or the second SiC substrate, and (OOOl) Si is used as the first crystal plane.
  • C plane in the case of 3C, ⁇ 111 ⁇ Si plane or ⁇ 1 1 1 ⁇ C plane, or a crystal plane within 30 degrees from it
  • the second crystal plane is ⁇ 1 100 ⁇ or ⁇ 11 20 ⁇ plane ( ⁇ 100 ⁇ or ⁇ 110 ⁇ or ⁇ 1-10 ⁇ in the case of 3C) or a crystal plane within 15 degrees from that, and SiC on the first crystal plane
  • a transistor or diode using a III-V group or II-VI group semiconductor is formed, and a light emitting diode, laser diode or photodiode using a group III V or II-VI group semiconductor on the second crystal plane.
  • a monolithic device is provided.
  • a semi-insulating or first conductivity type having a (0001) Si surface or (000-1) C surface of SiC or a surface within 10 degrees or so.
  • a SiC substrate on which a first crystal plane and a second crystal plane different from the first crystal plane are formed, and formed on the SiC substrate, on the first crystal plane A first laminated structure having a first lower cladding, a first active layer, and a first upper cladding layer that is formed and inherits the characteristics of the first crystal plane; and formed on the second crystal plane.
  • a non-linear optical element having a stripe structure.
  • a SiC substrate on which a first crystal plane and a second crystal plane different from the first crystal plane are formed formed on the SiC substrate, and formed on the first crystal plane
  • a structure having different polar faces, crystal faces, or crystal orientations can be produced on SiC.
  • this as the starting point (template) for the fabrication of various devices and functional materials, functional materials and nonlinear optical devices with large nonlinear optical effects, and trench-mesa structures with high aspect ratio using selective etching of polarity , Ma It is possible to realize micro machines, integrated circuits of transistors with different threshold voltages, integrated devices of high-performance transistors and high-performance light-emitting devices. Further, by using an adhesion technique, it is possible to embed an arbitrary structure in the adhesion interface, and there is an advantage that the manufacturing process and integration of a semiconductor device having two or more elements are facilitated.
  • FIG. 1 is a diagram showing a method of manufacturing a SiC semiconductor crystal according to a first embodiment of the present invention in the order of main steps.
  • FIG. 2 is a diagram showing a method of manufacturing a SiC semiconductor crystal according to the present embodiment in the order of main steps, and is a diagram following FIG.
  • FIG. 3 is a diagram showing the manufacturing method of the SiC semiconductor crystal according to the present embodiment in the order of main steps, and is a diagram following FIG.
  • FIG. 4 A method of manufacturing a SiC semiconductor crystal according to a modification of the first embodiment of the present invention, wherein the bonding process is shown by combining the Si polar face and the nonpolar face (1120) or (1100).
  • FIG. 4 A method of manufacturing a SiC semiconductor crystal according to a modification of the first embodiment of the present invention, wherein the bonding process is shown by combining the Si polar face and the nonpolar face (1120) or (1100).
  • FIG. 5 is a method for manufacturing a SiC semiconductor crystal according to a modification of the present embodiment, and is a diagram subsequent to FIG.
  • FIG. 6 shows a method for manufacturing a semiconductor device according to a second embodiment of the present invention, and shows an example of using smart cut technology.
  • FIG. 7 illustrates a semiconductor device manufacturing method according to a third embodiment of the present invention with reference to the drawings.
  • a specific embedded structure is formed in advance on the SiC substrate itself, and the process of bonding the force is performed.
  • FIG. 8 is a diagram subsequent to FIG. 7, showing a method for manufacturing a semiconductor device according to the present embodiment.
  • FIG. 9 is a diagram showing a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 10 A) Forces up to FIG. 10 (E) are diagrams showing the configuration related to the polar surface of SiC.
  • FIG. 11 is a diagram showing a method for manufacturing a nonlinear optical element according to a second specific example of the present embodiment.
  • FIG. 12 is a diagram showing an example of a method for manufacturing a nonlinear optical element.
  • FIG. 13 (A) and FIG. 13 (B) are diagrams relating to the polarity of SiC.
  • FIG. 14 is a diagram showing a manufacturing method according to a different form from the nonlinear optical element manufacturing method shown in FIGS. 11 and 12.
  • FIGS. 15A and 15B are diagrams showing a configuration example of a nonlinear optical element having a periodic polarization inversion structure.
  • FIG. 15A is a perspective view
  • FIG. 15B is a cross-sectional view along an optical waveguide.
  • FIG. 16 is a diagram showing an example of a method for manufacturing the structure shown in FIG.
  • FIG. 13 (A) and FIG. 13 (B) are diagrams relating to the polarity of SiC.
  • Fig. 13 (A) out of Si atoms (indicated by white circles) and C atoms (indicated by black circles), the bonds of the misaligned atoms are moved from the crystal surface to the surface.
  • the polarity of the crystal is defined by whether it extends in the vertical direction. In the structure shown in Fig.
  • Si bonds extend vertically from the surface, which is called the Si polarity, and this plane is called the (0001) plane or more explicitly the (OOOl) Si plane. .
  • the bond of surface force C extends vertically, which is C polarity, (000— Called 1) plane or (000-1) C plane.
  • the ⁇ 11 20 ⁇ and ⁇ 1 100 ⁇ planes located at exactly 90 degrees and the plane between them have no polarity!
  • the bond between Si and N and the bond between C and Group III metal are strong. Therefore, when a Group V nitride is grown on SiC, Si and N are bonded in SiC (0001) Si polarity. As a result, the growing group III nitride has a structure in which the bond of group III atoms protrudes vertically, that is, a group III polar surface.
  • FIGS. 1A to 1C are diagrams showing an outline of the first semiconductor manufacturing technique of the present invention.
  • the surface of one side of the SiC substrate 1 becomes a Si nuclear plane with a bond extending perpendicularly to the (0001) Si polar plane (the direction of the surface having the Si polar plane is indicated by an arrow.
  • the other side (back) is the (000-1) C polarity plane (the direction of the surface having the C polarity plane is the direction opposite to the direction indicated by the arrow).
  • the substrates la and lb are bonded together in an arrangement in which the (0001) Si faces face each other (an arrangement in which the directions indicated by the arrows face each other). After the substrates la and lb are bonded together, for example, by performing heat treatment at 800 ° C. to 1000 ° C. for several hours, strong wafer fusion can be performed. This process is based on a physical phenomenon similar to the direct bonding used in the fabrication of SOI (Silicon on Insulator).
  • the thickness of the oxide film is appropriately set in consideration of the fusing conditions. Depending on the conditions, there may be a very thin oxide film or a fusing condition that intentionally forms an oxide film only on one substrate.
  • a substrate (referred to as a polarity reversal substrate) having an arrangement in which (0001) Si faces face each other can be formed.
  • the major differences between the above process and the silicon direct bonding process are as follows.
  • SiC has high heat resistance as well as SU, so the fusion temperature is 1000 ° C or higher, for example, 1450 ° C SiO
  • FIGS. 2A to 2D are diagrams showing an outline of the second semiconductor manufacturing technique of the present invention.
  • the second semiconductor manufacturing technology of the present invention is a technology using smart cut technology. As shown in FIG. 2A, first, two SiC (OOOl) substrates 81a and 81b are prepared.
  • oxide films 83a and 83b are respectively formed on the wafer surface of the Si surface (this technology can be realized even if the crystal surface is reversed with the technology described below and replaced with the C surface entirely).
  • the structure shown by the symbol 80a (including the substrate 81a) and the symbol 80b (substrate) are formed by forming an oxide film on the surface by oxidizing and oxidizing at 1150 ° C for 2 hours in an atmospheric pressure of oxygen. Including 8 lb).
  • FIG. 2 (B) (000 1) Si polar surface side so that one substrate 81b (FIG. 1 (B)) has a peak at the shallow position in the depth direction near one surface.
  • H + ions are implanted through the oxide film 83b to form a SiC insulating layer 82a in a region in the thickness direction in the SiC layer 82.
  • a structure 82 with different H + ion concentrations in the thickness direction is formed.
  • the vicinity of the surface becomes a region 82c having a low H + ion concentration.
  • one substrate structure 82 (81b in FIG. 2 (B)) and the other substrate 81a are connected to both substrates 81a '82 with (0001) Si polarity. It is arranged and bonded via the oxide film 84 (83a'83b) in the direction in which the surfaces face each other. After that, heat treatment is performed for several hours at 800 ° C to 1000 ° C to achieve strong wafer fusion. At this time, as shown in FIG. 2D, the wafer (thick region of 81b) is automatically peeled off at the portion where the H + ions are implanted (position in the depth direction) 82a. Thereby, it is possible to leave the thin SiC layer 82c on the substrate 81a through the oxide film 84. A polarity reversal substrate similar to that shown in FIG. 1C can also be formed.
  • the second method for manufacturing a semiconductor device of the present invention since the separation location (depth) can be adjusted and set by the implantation energy of H + ion implantation, the process of thinning and flattening is performed. There is an advantage that the polishing amount can be remarkably reduced even if it is not necessary to carry out the process in addition, or even if the process of thinning and flattening is added. Therefore, it is possible to reduce the amount of substrate material (powder, etc.) that needs to be discarded by polishing as much as possible, especially in the manufacturing process using SiC substrates, which require large costs and electric power for Balta production. The benefits are extremely large.
  • the first S is formed over the entire surface of the substrate. It is also possible to polish the iC substrate la or substrate 81a and make it thin or flat, or, in the first place, the first ISiC substrate la or 81a previously thinned to 50 microns or less Can also be used.
  • 3 (A) to 3 (D) are diagrams showing steps subsequent to the step shown in FIG. 1 (C) (SiO / SiO interface is omitted.) O First,
  • the substrate la is polished from the surface side (upper surface side) of FIG. 3A using a P (Chemical Mechanical Polishing) method or the like to make the substrate la into a thin film la ′. At this time, the side wall SW is also removed. This completes the polarity reversal template ( Figure 3 (C)).
  • the polarity reversal template structure shown in Fig. 3 (C) is a laminated structure of SiCZSiO ZSiC, and SiO
  • SiCoI SiConlnsulator
  • group III nitride GaN, A1N
  • group III nitride GaN, A1N
  • FIG. 4 (E) by growing a group III nitride such as a GaN layer on SiCl having a Si polar face, a Ga-polar face with a Ga polar face extending perpendicularly to a Ga bond face 1 7 Can grow.
  • GaN 17a having an N polar face in which N bonds extend vertically can be grown.
  • an AlGaN layer 21a having is formed.
  • a group III nitride crystal having a group III polar surface or a nitrogen polar surface at an arbitrary position in the substrate surface can be formed by patterning the polarity reversal template.
  • the central HEMT and the HEMTs on both sides differ in the polarity of SiC that forms the channel layer on which the AlGaNZGaN HEMT is formed.
  • This embodiment is an example in the case of using the second semiconductor manufacturing technology (smart cut technology).
  • SiC substrate 81a, SiO layer 84, and inverted SiC layer As shown in Fig. 2 (D), SiC substrate 81a, SiO layer 84, and inverted SiC layer
  • FIG. 3 (B ) Is realized.
  • the SiO 2 sidewall is removed, and then the first implementation is performed through the steps of FIG. 3 (D) to FIG. 4 (E) and FIG. 4 (F).
  • a device structure similar to that of the device can be created.
  • HEMT using AlGa_NZGaN will be described as an example.
  • HEMTs using AlGa_NZGaN heterojunctions can be applied to high-frequency devices, power devices, and ultra-high-speed devices, and are expected to be applied to these devices.
  • the HEMT having this structure is generally manufactured using a multilayer structure in which crystals are grown in the c-axis direction.
  • Xeno-nitrides have strong piezo polarization and spontaneous polarization, and based on this, the direction of the c-axis relative to the AlGaN / GaN heterointerface, [0001] and [000-1] lead to the AlGaN / GaN interface.
  • Carrier induction is promoted or inhibited.
  • the threshold voltage of the transistor is greatly shifted depending on the growth direction.
  • the inventor paid attention to the fact that the threshold voltage can be greatly changed by setting the c-axis to the [000-1] direction opposite to [0001]. That is, each of the above embodiments
  • the polarity of the group III nitride can be arbitrarily changed within the substrate plane. Therefore, by using the crystal growth technique according to the present embodiment, an integrated circuit of group m nitride transistors having a plurality of threshold voltages can be realized on one substrate.
  • the group III nitride transistors (Vthl and Vth2) on the center side and the right side (or left side) shown in FIG. 5 are the GaN channel layers 46c and 46d below the AlGaN layers 47c and 47d, as is apparent from FIG. Has a crystal axis in the opposite direction (represented by an upward arrow and a downward arrow), and has a significantly different threshold voltage Vth.
  • Vthl and Vth2 The group III nitride transistors (Vthl and Vth2) on the center side and the right side (or left side) shown in FIG. 5 are the GaN channel layers 46c and 46d below the AlGaN layers 47c and 47d, as is apparent from FIG.
  • a first SiC substrate 41 and a second SiC substrate 44 having (0001) plane orientation and (000-1) plane orientation are prepared.
  • an oxide film 43 is formed on each surface (FIG. 6B), and the two SiC substrates 41 and 44 are bonded to the first or second substrate. Fusion is performed using the technique according to the second embodiment (FIG. 6C).
  • the portion corresponding to the first SiC substrate 41 is thinned by polishing or the like (FIG. 6 (D) 44a).
  • a part of the thinned film 44a on the first SiC substrate 41 is used by using a known processing technique such as a photolithography method and a reactive ion etching method.
  • the region 44 ′ is removed, and a partial film (region) 44c of the thinned film 44a is left (FIG. 6E).
  • a processed substrate in which, for example, the (0001) surface 41 and the (000-1) surface 44c of SiC are alternately formed on the substrate surface can be produced.
  • Fig. 6 (F) the device structure shown in Fig. 5 is completed by performing general device processes such as an etching process for element isolation and an electrode formation process in sequence (Fig. 6).
  • G has the same structure).
  • FIG. 5 described above is a diagram illustrating an example of a HEMT structure having an AlGaN / GaN heterointerface prepared by the above-described process described with reference to FIG.
  • the HEMT structure having an AlGaN / GaN heterointerface according to this embodiment has a [0001] stacked structure of the SiO layer 43c and the SiC polarity inversion layer 44c on the SiC substrate 41. Area and this
  • the HEMT has a region from which the stacked structure has been removed, and a HEMT formed on each region. More specifically, the A1N buffer layer 45c / 45d on the region where the stacked structure is formed, the AlGaN / GaN channel layer 47c / 46c (000-1), and the region where the stacked structure is not formed.
  • AlGaN / GaN channel layer 47d / 46d (0001) it is possible to make the HEMT's Vth force Vthl and Vth2 different.
  • an integrated circuit requires transistors having different threshold values. This improves the degree of freedom in circuit design and is effective for low power consumption. Therefore, by using the above technology, the advantage that HEMTs having different threshold values can be formed on the same substrate is extremely great.
  • the HEMT structure using the group III nitride is exemplified, but the same method is used to use the group II acid oxide having the same polarity as the group III nitride.
  • a device structure can be formed. More specifically, if a Zn Mg O layer or ZnO layer is used as the noria layer and a ZnO layer or Zn Cd_O layer is used as the channel layer, a channel can be formed at the interface.
  • HEMTs with different threshold voltages Vth can be formed on the same substrate.
  • the crystal growth technique according to the present embodiment can be applied not only to group III nitrides but also to arbitrary materials. More specifically, it can be applied to Group II oxides (substances containing one or more of Zn, Mg, and Cd and oxygen).
  • the present technique is expanded from the viewpoint of free control of crystal plane and crystal orientation. be able to.
  • a combination of a Si polar surface and a nonpolar surface (11 1-20) or (1 1 100) is also possible. That is, in the structure shown in FIG. 7, two substrates having different crystal planes are fused together. By using such a combination of fusion, a high performance integrated device can be realized.
  • a substrate having a (0001) Si polar face 51a and a substrate having (11-20) face 5 lb are prepared, and as shown in FIG. )
  • the back surface side of the substrate having the Si polar surface 51a and the front surface side of the substrate having the (11-20) surface 5 lb can be fused in the same manner as described above with the intermediate layer 53 interposed therebetween.
  • the (11 120) surface 51b and the intermediate layer 53 are removed with respect to a certain region (the left region in the figure).
  • the right region and the left region are separated, and the source Z drain electrode 57Z63 and the gate electrode 61 on the AlGaN layer 55 are formed in the left region, thereby completing the FET (HEM T).
  • electrodes 77 and 75 are formed on the high-concentration n-type GaN layer 51b 'and the p-type GaN layer cladding layer 73, respectively, thereby forming a laser device having a multiple quantum well structure. It can be done.
  • a high-performance GaN-based HEMT can be fabricated on the Si polar surface.
  • piezo-polarization does not occur on the nonpolar surface, the emission recombination probability of electrons and holes is increased, and a high-performance GaN laser can be fabricated.
  • a template substrate having a polar surface and a nonpolar surface it is possible to make a high-performance electronic device and a high-performance optical device monolithically.
  • the nonlinear optical element according to the second specific example of the present embodiment is a nonlinear optical element formed on the SiC substrate 41 as shown in FIG. 11 (and FIG. 11 (B), and is a clad made of A1G aN. And a light guide layer 46 that also has a high refractive index GaN force sandwiched between the clad layers 45 and 47.
  • a free crystal orientation in the substrate plane As described above, a free crystal orientation in the substrate plane according to the present embodiment.
  • the control technology it is possible to produce a structure in which the crystal orientation is periodically modulated with respect to the light traveling direction, as shown in Fig. 11 (A).
  • the incident light wave of the fundamental wave travels along the light guide layer 46, and the quasi phase matching is achieved by the reversal of the periodic crystal orientation, the generation of the second harmonic with high efficiency is achieved, and the emitted light 2 ⁇ force S can get.
  • a first SiC substrate 41 and a second SiC substrate 44 having (0001) plane orientation and (000-1) plane orientation are prepared.
  • Each of the SiC substrates 41 and 44 is oxidized to form an oxide film 43 on the surface (Fig. 12 (B)), and the two SiC substrates are fused (Fig. 12 (C)).
  • the thin layer 44a of the second SiC substrate is removed in a striped manner using lithography and reactive ion etching techniques. As a result, it is possible to fabricate a substrate in which the (0001) plane and (000-1) plane of SiC appear alternately on the surface (regions of 441 and 44b / 43a in FIG. 12 (E)).
  • a stripe structure for realizing optical confinement in the lateral direction which is the in-plane direction of the substrate, is formed using known processing techniques including lithography and reactive ion etching to complete the nonlinear optical device. (Fig. 12 (F), (G)).
  • the plane orientation of SiC may have a deviation within 10 degrees from each plane orientation.
  • group III nitride when a group III nitride is grown on the SiC (0001) plane and the (000-1) plane at the same time, the growth process of the group III nitride is completed once, so the process is simplified and omitted. Force growth methods that can be applied. Depending on the conditions, the growth rate of group III nitrides may vary greatly depending on the surface polarity.
  • discontinuity of the light guide, the cladding layer, and the crystal growth surface may occur at the interface where the crystal axis is reversed. Therefore, although the number of processes increases, in order to avoid such a problem, first, a group III nitride is grown under the optimum conditions for one plane orientation, and then the group III nitride grown in the other plane orientation After removing the object selectively by lithography or the like, a group III nitride is grown under the optimum conditions for this plane orientation, and finally the excess group III nitride formed on the surface is removed, thereby forming a structure with few steps. It can be made.
  • the AlGaN layers 45a and 45b to be the first cladding layer are grown, and then a process for flattening is performed. Subsequently, the guide layer and the second cladding layer are separately formed.
  • Another method is to introduce a planarization process after growth. Since flatness can generally be achieved by polishing, it is also necessary to remove the polishing damage layer after planarization and before growth of the next layer. The Since the guide layer is thin, if the difference in growth rate is not large, the planarization step after the guide layer growth can be omitted.
  • a group II oxide having the same polarity can also be used instead of the group III nitride.
  • Zn Mg 2 O or ZnO is used for the cladding layer and ZnO or Zn Cd 2 O is used for the light guide layer
  • quasi phase matching by light confinement and polarity reversal can be realized.
  • quasi phase matching is possible even if SiC is used instead of the group VIII nitride.
  • SiC is difficult to form mixed crystals, and it is difficult to realize a longitudinal light guide layer using SiC. By removing the substrate, it is necessary to realize an optical confinement guide by air or other low refractive index materials.
  • the (11 20) and (11 20) planes (however, both In-plane crystallographic orientation [0001] directions differ from each other by about 180 °).
  • the crystal growth plane itself is exactly the same, so there is no difference in the growth rate of the thin film that grows on it, so there is a step caused by the difference in growth rate.
  • This technique of controlling the crystal plane direction as desired with the same crystal plane is extremely effective as a manufacturing technique for nonlinear optical elements, and can be applied to all other devices.
  • the feature that crystal growth on the template is equivalent is a feature that can be obtained only by the structure using the technique according to the present embodiment.
  • the thickness of the SiO layer depends on the fusion conditions
  • SiC thin film on the surface is limited by normal polishing technology due to uneven polishing, and the use of methods such as smart cutting is effective.
  • crystals having different polar faces are passed through an insulating film such as SiO.
  • the force described by using heat fusion technology as an example.
  • a technique of bonding using a general adhesive may be used.
  • no adhesive layer is used
  • the total thickness of the silicon oxide film present at the fusion boundary between the first ISiC substrate and the second SiC substrate is the SiC substrate, If the thickness is less than 200 nm, the oxide film can be easily formed in the process of thermally oxidizing SiC because it is thin. Moreover, since the SiO layer is thin, there is an effect of reducing the step formed on the template.
  • the SiO is removed later and the
  • the thickness of SiO can be adjusted depending on the application.
  • a structure of 3C, 4H, 6H, or 15R is used as the SiC substrate.
  • at least one of the first crystal face and the second crystal face is within 85 degrees from the (OOOl) Si face ( ⁇ lll ⁇ Si face in the case of 3C), and the other is the (000-1) C face.
  • the force is preferably within 85 degrees.
  • the first crystal plane is the Si polar plane
  • the second crystal plane is the C polar plane
  • the first crystal plane is the C polar plane and the second crystal plane is the Si polar plane.
  • the structure is intended to mix two types of surface polarities.
  • the first crystal plane and the second crystal plane are the same or substantially the same crystal plane, provided that the crystal orientations in the in-plane direction are different.
  • the crystal plane difference is preferably within 20 degrees, and the plane orientation difference is preferably 10 degrees or more.
  • both include (0001) Si polar planes, but the in-plane azimuth [1-100] axis is offset by, for example, 30 °.
  • the crystal growth on the template is equivalent in both regions, and the growth conditions are the same, or the thin film can be grown under the optimal crystal growth conditions in either region. It is realized.
  • both planes can be regarded as almost the same if they are not exactly the same, but within a difference of about 20 degrees.
  • the in-plane orientation difference is determined according to the target function. For example, in principle, it is desirable to rotate the nonlinear optical element by 180 degrees.
  • the first crystal face is used as the SiC substrate with a crystal structure of 3C, 4H, 6H, or 15R.
  • the orientation of at least one of the second crystal planes is (0001) Si plane ( ⁇ 111 ⁇ Si plane for 3C) or (000-1) C plane (for 3C ⁇ -1- 1-1 ⁇ C face) within 30 degrees, and the other crystal face is within 11 degrees from ⁇ 11-20 ⁇ face or ⁇ 1 100 ⁇ face (in the case of 3C, ⁇ 100 ⁇ or ⁇ 110 ⁇ ) Configure as follows. This corresponds to the combination of a polar surface (polar surface) and a non-polar surface (nonpolar surface).
  • the power given as an example of the application of integrating III-nitride transistors and light-emitting devices for example, in the case of a sensor, etc. It can also be used for applications such as integrating the same on the same substrate.
  • the first crystal face is used as the SiC substrate with a crystal structure of 3C, 4H, 6H, or 15R.
  • the plane orientation of the second crystal plane is the same, and the plane orientation is within 15 degrees from the ⁇ 11 20 ⁇ plane or ⁇ 1 100 ⁇ plane (in the case of 3C,) ⁇ 100 ⁇ or ⁇ 110 ⁇ ),
  • the crystal orientation forces S in the planes of the first crystal plane and the second crystal plane are different from each other by 170 degrees or more. It has the same non-polar surface and a structure that is configured so that only the in-plane orientation is different. This is a more specific example of 2) and is particularly useful for the production of nonlinear optical elements, high-performance micromachines, piezoelectric elements, and the like.
  • FIG. 10 is a diagram illustrating the method of manufacturing the semiconductor device according to the present embodiment.
  • a first SiC substrate 2 Ola having a (0001) Si polar face and a second SiC substrate 201b are prepared.
  • the first substrate 201a is semi-insulating (Semi-ins
  • the n region 202a is formed in the substrate of ulating, SI).
  • the second substrate 201b is an n-conducting SiC substrate.
  • the first substrate 201a and the second substrate 201b are placed slightly in the middle with the surface of the second substrate 201b in contact with the surface of the first substrate 201a.
  • a layer SiO 203 is formed and applied.
  • the intermediate layer 203 and the SiC layer 205 on the first substrate 201a are selectively removed in a partial region, whereby an n + region 202a is formed in the partial region. Is exposed.
  • the first region including the region in which the n + region 202a is formed and the n + -SiC layer 205 having the (000-1) C-polar plane and the second region in which the selective removal process is performed is formed.
  • First and second A1N layers 211 and 215 are respectively formed in the region (FIG. 10D).
  • the A1N layer formed in the first region inherits the polarity of the first region, and the A1N layer formed in the second region inherits the polarity of the second region.
  • a first electrode 221 is formed in a region where the p + layer 202a in the first region is exposed, and a second electrode 223a is formed on the first A1N layer 211.
  • the third electrode 231 is formed on the SiC layer 205 and the fourth electrode 233b is formed on the second A1N layer 215. This makes it possible to form a piezo element with two electrodes independent and of opposite polarity in each region (Fig. 10 (E)).
  • the SiO layer 203 which is an intermediate layer, is insulated from the substrate 201.
  • FIG. 9 is a diagram showing a method for manufacturing a semiconductor device according to the present embodiment.
  • a first SiC substrate 41a and a second SiC substrate 41b having a (11-20) nonpolar surface are prepared.
  • the first substrate 41a and the second substrate 41b are arranged so that the in-plane crystal orientation, specifically, the [0001] axis direction differs from each other by 180 degrees. Form and fuse. If necessary, thin 4 lb of 2nd SiC substrate
  • the intermediate layer 43 on the first substrate 41a and the thinned second SiC substrate 44 are selectively removed from a part of the region to selectively remove this region.
  • the [0001] axis is exposed to the right on the surface, that is, (11 20) nonpolar surface.
  • the part not to be removed is the (1120) nonpolar plane, but the [0001] axis is facing left.
  • FIG. 14 is a diagram showing an example of the process derived from FIG. 14 (A) corresponding to Fig. 12 (A) to Fig. 12 (E) is also applied to the structure shown in Fig. 14 (E) after performing the steps up to Fig. 14 (E).
  • a thin film having a film thickness equal to or larger than the step existing on the surface is deposited.
  • this thin film material for example, epitaxial growth is performed using a thin film material such as SiC, A1N, GaN, or ZnO.
  • a thin film material such as SiC, A1N, GaN, or ZnO.
  • SiC silicon carbide
  • A1N aluminum nitride
  • GaN gallium nitride
  • ZnO zinc oxide
  • epitaxial growth of other materials or polycrystalline deposition with orientation may be used.
  • the surface of the thin film material is etched by polishing, CMP, ion beam sputtering, or the like to perform surface flattening, as shown in FIG. 14G.
  • polishing CMP, ion beam sputtering, or the like to perform surface flattening, as shown in FIG. 14G.
  • Fig. 14 (E) shows that the SiC layer 43c and the SiC polarity
  • the area where the laminated structure with the inversion layer 44c remains, the area where the laminated structure is removed, and the SiC 81 formed on each area are planarized, for example, (0001) plane SiC81 d and (000-1 ) Plane
  • a flat surface is formed with SiC81c (Fig. 14 (G)).
  • the surface heights of (0001) plane Si C81d and (000-1) plane SiC81c are almost the same, so the growth rate on each crystal plane in the subsequent process.
  • a thin film AlGaN45, GaN46, AlGaN47
  • This and the waveguide direction With a laminated structure of AlGaN45b, GaN46b, and AlGaN47b adjacent to each other, a device having a waveguide with few steps can be manufactured.
  • the spread due to the growth process is a parameter that depends on various growth conditions. It is desirable to reduce the step so that the thin films in both regions are in contact immediately after the start of the thin film deposition process. More specifically, it is preferable to suppress the step to about 1/10 or less of the stripe width.
  • Figs. 15 (A) and 15 (B) are nonlinear optical elements with a periodically poled structure using AlGaN546 for the guide layer and ⁇ 1 ⁇ 545 ⁇ 547 for the cladding layer.
  • AlGaN 546 with high 1A1 composition for the guide layer and ⁇ 1 ⁇ 545 ⁇ 547 for the cladding layer absorption due to interband transition can be suppressed, and nonlinear optical elements can be used up to shorter wavelength region I can.
  • AlGaN can be used for the clad layer, or a film containing a small amount of In, B, or the like can be used for the clad layer and the guide layer.
  • the length of one region on the progress direction of light is a force Oomune 0.1 i um ⁇ 200 i um determined in accordance with the non-linear function of interest.
  • the number of cycles can be several cycles, several tens of cycles, or thousands of cycles.
  • the periodic polarization reversal is performed in the direction of the device surface.
  • the polarization reversal is performed in the plane. In both cases, the effects of quasi-phase matching by periodic polarization reversal can be obtained, but in Fig. 15, as will be described later, there are very excellent features from the viewpoint of device fabrication. As a result, an element with less loss can be manufactured more easily.
  • a method for manufacturing the element structure shown in FIG. 15 will be described with reference to FIG.
  • a plane perpendicular to the (0001) plane as the crystal orientation.
  • Examples of such surface candidates include (1-100) and (11-20).
  • steps such as oxide film formation, fusion, thinning by polishing, pattern jung, etc. are performed, and the structure shown in Fig. 16 (E) is obtained. Make it.
  • an open circle with an X indicates an arrow pointing backward
  • an open circle with a dot indicates a forward arrow.
  • a repeated structure is formed in the direction along the substrate surface, with the stacked structure of / SiC644a and the exposed structure of the SiC (11-20) plane.
  • Fig. 16 (E) For the structure of Fig. 16 (E) corresponding to Fig. 12 (E), epitaxial growth of SiC or A1N with a thickness greater than the step shown in Fig. 16 (E) is performed, followed by mechanical polishing. Alternatively, the surface is flattened by a method such as chemical mechanical polishing. Thereafter, an A1N cladding layer 645a '645b, an AlGaN guide layer (active layer) 646a' 646b, and an A1N cladding layer 647a '647b are grown by nitride epitaxial growth.
  • the second stacked structure 645a / 646a / 647a is formed on the first stacked structure 643a / 644b, and the first stacked structure 643a / 644a is formed.
  • Stacked structure 643a / 644b shaped A third stacked structure 645b / 646b / 647b is formed on the unformed region.
  • a stripe structure for realizing optical confinement in the lateral direction which is the in-plane direction of the substrate, is formed using known processing techniques including lithography and reactive ion etching, and a nonlinear optical element is completed. .
  • the present invention can be used to realize new functions, integrated function devices, etc., in addition to devices manufactured by growing Group III nitrides and Group II oxides, as well as semiconductor devices composed only of SiC. . Furthermore, according to the present invention, a SiC-based polarity reversal layer can be easily and accurately formed. In particular, it can be applied to various fields such as waveguide-type nonlinear optical devices, EZD-structured HEM T, micromachine, and element isolation.

Description

明 細 書
化合物半導体装置及び化合物半導体製造方法
技術分野
[0001] 本発明は、 SiC、 ΠΙ族窒化物、 II族酸化物等の化合物半導体装置に関し、より詳細 には、 SiC半導体の極性'結晶面'結晶方位制御の基本技術と、それに基づく半導 体装置に関する。
背景技術
[0002] SiCは極めて高 ヽ熱伝導率を有しており、また、導電性基板及び絶縁性基板が入 手可能である。 SiCは、 A1N、 GaN系の III族窒化物や ZnO系の II族酸化物と格子定 数や熱膨張係数が比較的近ぐさらに、これらの窒化物、酸化物と同様に極性を持 つ六方晶もしくは立方晶であるという特徴を有している。 SiCと III族窒化物との間に は、 Siと Nの結合と Cと III族金属の結合とが強いという関係があり、成長した III族窒 化物の極性制御が容易であるという性質を有している。すなわち、 Siの結合が界面 に対して垂直に突き出た SiC (0001) Si極性面では、成長界面において Siと Nとが 結合し、結果として、成長した III族窒化物は III族原子の結合が垂直に突き出た構造 、すなわち ΠΙ族極性面を持つ。同じように、 SiCと II族酸ィ匕物との間にも、同様な関係 、すなわち SiCの極性により II族酸ィ匕物の極性が決まると 、う性質がある。
[0003] 近年、 SiC基板上への高品質 A1N、 GaN系 III族窒化物の結晶成長の技術開発が 進められ、 III族窒化物をデバイス活性層として持つ、緑色〜紫外線発光ダイオード、 レーザーダイオード、高周波パワートランジスタなどのデバイスが実現されつつある。 このようなデバイスの製造においては、基板全面にわたって III族窒化物結晶の極性 や結晶方位が一つに統一されている必要がある。 SiC基板の極性により III族窒化物 の極性が固定されると言うことは、生産における歩留まり向上や、ミクロな極性反転領 域混入によるデバイス性能低下の防止などの意味で、 SiC基板の利用は大変効果 的となる。
[0004] 一方、ある種のデバイスや、複数の素子を集積した集積デバイスは、基板面内に極 性が反転した領域や、結晶方位が異なる領域を人為的に導入することが、デバイス 作製上必須となる。例えば、化合物半導体である GaAs系において極性反転技術を 用いて疑似位相整合型波長変換素子が作成されている (例えば、非特許文献 1参照
) o
特干文献 1 : L. A. Eyres, et al., AU— epitaxial fabrication of tnick, orientation— pat terned GaAs films for nonlinear optical frequency conver Sion", Appl. Phys. Letts. Vol. 79, No.7 P.904- 906,(2001).
発明の開示
発明が解決しょうとする課題
[0005] ΠΙ族窒化物や II族酸化物の基板として、 SiCとならんでサファイア (A1 0
2 3 )が良く用 いられている。サファイアは極性を持たない結晶であるため、その上に成長する III族 窒化物や II族酸ィ匕物の極性はサファイア基板の結晶方位では決まらず、成長条件や 基板処理条件により成長層の極性が制御される。これは、上記の極性の統一'再現 性という意味では、デメリットとなるが、極性を混在させた構造を作ろうとした場合、基 板表面にパターニングを行って、異なる成長条件や基板処理条件を部分的に施すこ とにより、そのような構造を実現することができ、逆にメリットとなる。実際、そのような方 法で、 III族窒化物の面内極性反転構造がサファイア基板上で実現されている。一方 、 SiC基板はサファイアに対して、格子整合性や熱伝導、電気伝導制御などの優位 性があるもの、極性という点では、 SiC基板の極性により成長層の極性が決まってし まうため、極性反転構造の作製が極めて困難であった。
[0006] 本発明は、 SiC基板表面に任意の極性'結晶面'結晶方位を面内で混在させ、そ の表面に SiC層又は III族窒化物又は II族酸ィ匕物層を形成する技術を提供すること を目的とする。また、この目的のために、異なる極性'結晶面'結晶方位を有する SiC を接着する技術を提供することを目的とする。
課題を解決するための手段
[0007] 本発明の一観点によれば、第 1結晶面を有する第 ISiC基板と第 2結晶面を有する 第 2SiC基板とを準備する工程と、前記第 ISiC基板と前記第 2SiC基板とを、前記第 1結晶面の裏側の面と前記第 2結晶面とが接するように接着を行う工程と、前記第 1S iC基板を面内の一部の領域で完全に除去し、接着後の基板表面に、第 2SiC基板 の表面である前記第 2結晶面を露出させる工程であって、基板表面に前記第 ISiC 基板による第 1結晶面と第 2SiC基板による第 2結晶面が混在する構造を形成し、基 板表面に現れた第 1結晶面と第 2結晶面との 2種類の結晶面方位又は面内の結晶方 位の少なくとも一方が異なるようにする工程とを有することを特徴とする半導体装置の 製造方法が提供される。
[0008] また、第 1結晶面を有する第 ISiC基板と第 2結晶面を有する第 2SiC基板とを準備 する工程と、第 ISiC基板の第 1結晶面と裏側の面に、裏面からある深さで濃度が最 大になるように水素もしくは希ガスをイオン注入する工程と、前記第 ISiC基板と前記 第 2SiC基板とを、前記第 1結晶面の裏側の面と前記第 2結晶面とが接するように配 置し熱処理により基板融着を行うとともに、前記注入原子濃度が最大になる近辺で自 動的に剥離させる工程と、剥離後、前記第 2SiC基板に接着され、薄膜として第 2Si C表面に接着され残っている第 ISiC基板を面内の一部の領域において完全に除去 し、接着後の基板表面に、第 2SiC基板の表面である第 2結晶面を露出させる工程で あって、基板表面に第 ISiC基板による第 1結晶面と第 2SiC基板による第 2結晶面が 混在する構造を形成し、基板表面に現れた第 1結晶面と第 2結晶面との 2種類の結 晶面方位又は面内の結晶方位の少なくとも一方が異なるように露出させる工程とを 有することを特徴とする半導体装置の製造方法が提供される。
[0009] 上記によれば、基板表面に現れた 2種類の表面の、結晶面方位もしくは面内の結 晶方位の少なくとも一方が異なるようにすることができるため、様々なデバイスへの応 用が可能である。
[0010] 本発明の他の観点によれば、第 ISiC基板、第 2SiC基板として 3C, 4H, 6H, 15 R結晶構造の 、ずれかの SiC基板を用い、第 1結晶面として (OOOl) Si面もしくは (0 00— 1) C面（3Cの場合には { 111 } Si面もしくは { 1 1 1 } C面、もしくはそこから 30度以内の結晶面を用い、第 2結晶面として、 { 1 100}もしくは { 11 20}面（3C の場合には { 100}もしくは { 110}もしくは { 1— 10})もしくはそこから 15度以内の結 晶面を用い、さらに前記第 1結晶面上に SiCもしくは III-V族もしくは II-VI族半導体を 用いたトランジスタもしくはダイオードを形成し、前記第 2結晶面上に III V族もしくは II— VI族半導体を用いた発光ダイオード、レーザダイオードもしくはフォトダイオード を形成した、モノリシックデバイスが提供される。
[0011] 本発明の他の観点によれば、 SiCの（0001) Si面もしくは（000— 1) C面もしくはそ こカゝら 10度以内の面を有する、半絶縁性もしくは第 1導電型を有する基板内に第 1導 電型と異なる第 2導電型の高濃度不純物領域が局所的に形成されている第 1の SiC 基板と第 2の SiC基板とを準備する工程と、前記第 1の基板と前記第 2の基板とを、そ れぞれの表面が接するように接着する工程と、前記第 1の基板の前記中間層と前記 SiC層とを選択的に除去することにより前記高濃度不純物領域の表面を露出させる 工程と、 III族窒化物もしくは II族酸化物膜を形成し、前記第 1の基板と前記第 2の基 板とのそれぞれの一部領域の前記堆積膜を除去し、この除去した領域と前記 ΠΙ族窒 化物もしくは II族酸化物膜上とにそれぞれ電極を形成する工程と、を有する圧電デ バイス、センサーデバイスもしくはマイクロマシンの製造方法が提供される。
[0012] また、第 1の結晶面と該第 1の結晶面とは異なる第 2の結晶面とが形成された SiC基 板と、該 SiC基板に形成され、前記第 1の結晶面上に形成され該第 1の結晶面の特 性を引き継ぐ第 1の下部クラッドと第 1の活性層と第 1の上部クラッド層とを有する第 1 の積層構造と、前記第 2の結晶面上に形成され該第 2の結晶面の特性を引き継ぐ第 2の下部クラッドと第 2の活性層と第 2の上部クラッド層とを有する第 2の積層構造と、 が前記基板面内方向に交互に配置されたストライプ構造と、を有する非線形光学素 子が提供される。
[0013] さらに、第 1の結晶面と該第 1の結晶面とは異なる第 2の結晶面とが形成された SiC 基板と、該 SiC基板に形成され、前記第 1の結晶面上に形成され該第 1の結晶面の 特性を引き継ぐ第 1の層をチャネル層とする第 1の電界効果トランジスタと、前記第 2 の結晶面上に形成され該第 2の結晶面の特性を引き継ぐ第 2の層をチャネル層とす る第 2の電界効果トランジスタ構造とを有する半導体装置が提供される。
発明の効果
[0014] 本発明によれば、 SiC上に異なる極性面又は結晶面又は結晶方位を有する構造を 作製することができる。これを各種デバイス、機能性材料作製の出発点 (テンプレート )とすることにより、大きな非線形光学効果を持つ機能性材料や非線形光学デバイス 、極性の選択エッチングを用いた高いアスペクトレシオを持つトレンチ'メサ構造、マ イクロマシン、異なるしきい値電圧を持つトランジスタの集積回路、高性能トランジスタ と高性能発光デバイスの集積デバイス、などを実現することができる。また、接着技術 を利用することにより、接着界面に任意の構造を埋め込むことが可能で、 2つ以上の 素子を備えた半導体装置の製造工程や集積ィ匕が容易になるという利点がある。 図面の簡単な説明
[図 1]本発明の第 1の実施の形態による SiC半導体結晶の製造方法を主要工程順に 示した図である。
[図 2]本実施の形態による SiC半導体結晶の製造方法を主要工程順に示した図であ り、図 1に続く図である。
[図 3]本実施の形態による SiC半導体結晶の製造方法を主要工程順に示した図であ り、図 2に続く図である。
[図 4]本発明の第 1の実施の形態の変形例による SiC半導体結晶の製造方法であつ て、 Si極性面と無極性面（1120)や（1100)の組み合わせにより貼り合わせ工程を示 す図である。
[図 5]本実施の形態の変形例による SiC半導体結晶の製造方法であって、図 4に続く 図である。
[図 6]本発明の第 2の実施の形態による半導体装置の製造方法であり、スマートカット 技術を使用する場合の例を示す図である。
[図 7]本発明の第 3の実施の形態による半導体装置の製造方法について図面を参照 しつつ説明を行う。本実施の形態は、 SiC基板自体に、ある特定の埋め込み構造を 予め形成しておいて力も張り合わせなどを行う工程を示す図である。
[図 8]本実施の形態による半導体装置の製造方法であって、図 7に続く図である。
[図 9]本発明の第 4の実施の形態による半導体装置の製造方法を示す図である。
[図 10]図 10 (A)力も図 10 (E)までは、 SiCの極性面に関する構成を示す図である。
[図 11]本実施の形態の第 2の具体例による非線形光学素子の製造方法を示す図で ある。
[図 12]非線形光学素子の製造方法の一例を示す図である。
[図 13]図 13 (A)及び図 13 (B)は、 SiCの極性に関する図である。 [図 14]図 11、図 12に示す非線形光学素子製造方法とは別の形態による製造方法を 示す図である。
[図 15]周期的分極反転構造をもつ非線形光学素子の一構成例を示す図であり、図 1 5 (A)は斜視図、図 15 (B)は光導波路に沿う断面図である。
[図 16]図 15に示す構造を製造する方法の一例を示す図である。
符号の説明
[0016] l"-SiC基板、 la- "SiC基板 (極性反転用）、 3a (上面）、 3b (下面）、 3c (側面）、 17 •••N極性面を有する GaN層、 17a〜Ga極性面を有する GaN。
発明を実施するための最良の形態
[0017] 以下に、本発明の実施の形態による SiC半導体装置及び半導体製造方法につい て図面を参照しつつ説明を行う。図 13 (A)及び図 13 (B)は、 SiCの極性に関する図 である。図 13 (A)に示すように、 Si原子（白抜きの丸印で示す）と C原子（黒塗りの丸 印で示す）とのうち 、ずれの原子の結合手が結晶表面からその表面に垂直な方向に 延びているかにより結晶の極性が定義される。図 13 (A)に示す構造では、表面から Siの結合手が垂直に伸びており、これを Si極性と称し、この面を (0001)面もしくはよ り明示的に（OOOl) Si面と呼ぶ。 (3C SiCの場合は { 111 }面もしくは { 111 } Si面） 一方、図 13 (B)に示す構造では、表面力 Cの結合手が垂直に伸びており、これを C極性、（000— 1)面や（000— 1) C面と称する。互いに 180度の反対の面である（0 001)面や (000— 1)面力 オフセット角を持つ面は、 Siと Cの結合手が両方現れる 力 90度を境に Si極性、 C極性と便宜上呼ぶこととする。また、ちょうど 90度に位置 する { 11 20}や { 1 100}面およびその間の面は極性がな!、無極性面と呼ばれる
[0018] 上述の通り、 Siと Nとの結合及び Cと III族金属との結合は強いため、 SiC上に ΠΙ族 窒化物を成長すると、 SiC (0001) Si極性では Siと Nが結合し、成長する III族窒化物 は結果として III族原子の結合が垂直に突き出た構造、すなわち III族極性面を持つ ようになる。
[0019] まず、本発明の実施の形態の詳細な説明を行う前に、図 1及び図 2を参照しつつ、 本発明の第 1及び第 2の半導体製造技術の 2つの原理について説明を行う。 [0020] 図 1 (A)から (C)までは、本発明の第 1の半導体製造技術の概略について示す図 である。図 1 (A)に示す SiC (OOOl)基板 1を 2枚（図 1 (A)では 1枚のみを示す。）準 備し、必要に応じて清浄表面にするための表面処理を行う。図 13を参照して説明し たように、 SiC基板 1の一方側の表面は Si原子力 垂直に結合手が出た (0001) Si 極性面となり（Si極性面を有する表面の方向を矢印の指す方向とする）、他方側の面 (裏面）は、（000— 1) C極性面となる（C極性面を有する表面の方向を矢印の指す方 向と反対方向とする)。
[0021] この状態において、例えば酸素常圧雰囲気中 1150°Cで 2時間酸ィ匕することにより 、図 1 (B)に示すように、基板表面全面、すなわち 3a (上面側）、 3b (下面側）、 3c (側 面側）に酸化膜 SiOを形成する。次に、図 1 (C)に示すように、酸化膜を形成した基
2
板 la、 lbの双方の基板同士を、（0001) Si面を同士が向き合う配置 (矢印が指す方 向が向き合う配置)で貼り合わせる。基板 la、 lbを貼り合わせた後に、例えば、 800 °Cから 1000°Cにおいて数時間の熱処理を行うことにより強固なウェハ融着を行うこと ができる。この工程は、 SOI (Silicon on Insulator)の作製で用いられる Direct Bonding (SiOを介した Siウェハ同士の融着）と類似の物理的'ィ匕学的現象に基づく
2
工程である。酸ィ匕膜の厚さは、融着条件を勘案して適切に設定する。条件によって は極めて薄い酸ィ匕膜、または、意図的に一方の基板だけに酸化膜を形成する融着 条件とする場合もある。
[0022] 上記工程に基づいて、図 1 (C)に示すように、（0001) Si面を同士が向き合う配置 を有する基板 (極性反転基板と呼ぶ)を作成することができる。上記工程と、 Siの Dire ct Bonding工程との大きな違いは以下の通りである。すなわち、 SiCは SUりも高い 耐熱性を持っているので、融着温度を 1000°C以上、例えば 1450°Cなどの SiOの
2 ガラス転移温度以上を用いることも可能である。このような高い温度を用いると、融着 する前の融着する面の平坦性が多少悪くても SiOの流動により良好な融着を達成
2
することができる。後述するように SiCの融着する面にあら力じめ各種デバイス構造を 作成する場合には、 SiC融着面を完全に表面を平坦ィ匕することは困難であるため、こ のような高温での基板の融着方法は極めて有効となる。このような高温融着の利点を 活かすためには、酸化膜厚はある程度厚!、方が望まし 、。 [0023] 図 2 (A)から図 2 (D)までは、本発明の第 2の半導体製造技術の概略を示す図であ る。本発明の第 2の半導体製造技術は、スマートカット技術を利用した技術である。 図 2 (A)に示すように、まず、 2枚の SiC (OOOl)基板 81a、 81bを準備する。次いで、 Si面（以下に説明する技術と結晶面が逆のパターンとして、全て C面に置き換えても 、本技術を実現することができる）のウェハ表面に、酸化膜 83a ' 83bをそれぞれ形成 する。例えば、酸素常圧雰囲気中 1150°Cで 2時間程度の酸ィ匕処理を行い表面に酸 化膜を形成することにより、符号 80aで示す構造 (基板 81aを含む) )と符号 80b (基 板 8 lbを含む)で示す構造とが形成される。次いで、図 2 (B)に示すように、一方の基 板 81b (図 1 (B) )の一表面近傍の深さ方向に浅 ヽ位置にピークを有するように（000 1) Si極性面側に酸ィ匕膜 83bを通して H+イオンを注入し、 SiC層 82内のある厚さ方 向の領域に SiC絶縁層 82aを形成する。これにより、厚さ方向に H+イオンの濃度が 異なる構造 82が形成される。この際、イオン注入によるイオンの注入深さと H+イオン の濃度との関係に基づき、表面近傍は H+イオンの濃度が低い領域 82cとなる。
[0024] 次いで、図 2 (C)に示すように、一方の基板構造 82 (図 2 (B)の 81b)と他方の基板 81aとを、両方の基板 81a' 82を、（0001) Si極性面が向き合う方向で酸ィ匕膜 84 (83 a ' 83b)を介して配置して貼り合わせる。その後、 800°Cから 1000°Cで数時間の熱 処理を行い、強固なウェハ融着を実現する。この際、図 2 (D)に示すように、 H+ィォ ンを注入した部分 (深さ方向の位置） 82aにおいてウェハ（81bの厚い領域）が自動的 に剥離する。これにより、薄い SiC層 82cを基板 81a上に酸ィ匕膜 84を介して残すこと 力 Sできる。図 1 (C)と同様の極性反転基板を形成することもできる。
[0025] 本発明の第 2の半導体装置の製造方法によれば、 H+イオン注入の注入エネルギ 一により分離箇所 (深さ）を調整し設定することができるため、薄膜化'平坦ィ匕の工程 を追加して行わなくても良い、或いは、薄膜化'平坦ィ匕の工程を追加して行うとしても 研磨量を著しく低減することができるという利点がある。従って、研磨によって廃棄す る必要がある基板材料 (粉体など)を可能な限り少なくすることもでき、特にバルタ作 製に大きなコストと電力が必要な SiC基板を用いた製造プロセスにおいては、そのメリ ットが極めて大きい。
[0026] 尚、上記第 1のおよび第 2の作製プロセスを行った後に、基板全面にわたって第 1S iC基板 laもしくは基板 81aを研磨して薄層ィ匕 '平坦ィ匕することも可能であり、或いは、 そもそも融着の前に第 ISiC基板 laもしくは 81aとして予め 50ミクロン以下に薄層化 したものを利用することもできる。
[0027] 以上の工程により完成した極性反転基板では、図 1 (C) SiC (la) /SiO (5) /Si
2
C (lb)、図 2 (D) SiC (82c) /SiO (84) /SiC (83a)の構造を有しており、かつ、
2
SiC (laもしくは 82c)と SiC (lbもしくは 83a)とで基板表面から見た SiCの極性が異 なるという特徴を有するこれらの基板を出発基板 (テンプレート）として、以下に説明 するように様々なデバイスを作成することができる。
[0028] 以下、上記の第 1の結晶技術を例にして、本発明の第 1の実施の形態よる半導体 製造技術について図面を参照しつつ説明を行う。図 3 (A)から (D)までは、図 1 (C) に示す工程に続く工程を示す図である（SiO /SiO界面は省略している。 ) oまず、
2 2
図 3 (A)に示すように、 SiO界面（5 :図 1 (C) )において Si— O— Si結合を形成し Si
2
O表面同士が強固に融着した状態とする。次に、図 3 (B)に示すように、例えば CM
2
P (Chemical Mechanical Polishing)法などを用いて図 3 (A)の表面側（上面側 )から基板 laの研磨を行い、基板 laを薄膜 la'化する。この際、側壁 SWも同時に除 去される。これにより、極性反転テンプレートが完成する（図 3 (C) )。図 3 (C)に示す 極性反転テンプレート構造は、 SiCZSiO ZSiCの積層構造であり、かつ、 SiOを
2 2 挟んで両者の SiCl、 la'の極性が異なることを特徴とする。この構造は、極性に着目 しなければ SiCを保持基板とした場合の、 SiConlnsulator (SiCoI)と一見同様の構 造に見えるが、極性に着目するとその目的において全く異なるものである。すなわち 、一般的な SiCoIでは、下地基板は単なる保持基板として用いられ、その表面の方 位に特別な目的はない。また、保持基板を意図的に露出させ、かつ、以下に述べる ように、その表面上に薄膜形成を行うと 、う本発明に特有の概念を有して 、な 、。
[0029] まず、 Si極性面を保持させた ヽ領域を開口する図示しな!ヽフォトマスクを形成し、例 えば反応性イオンエッチング (RIE)などの周知の半導体加工方法により開口領域の エッチングを行う。開口領域のエッチング深さは、上部層 la'の厚さと酸ィ匕膜 3の厚さ 以上行う。これにより、下部層 1の表面（上面）を露出させることができる。図 3 (D)に 示すように、マスクが施されなかった開口部分 15は（0001) Si面 1が露出し、フォトマ スクが施された被覆部分 11は上部層が残っており C面（中間層） la'が残る。ここでフ オトマスクを除去する。
[0030] 次に、反応性イオンエッチングによるダメージを除去するための化学洗浄、ガスエツ チングなどを必要に応じて行った後、例えば、 III族窒化物（GaN, A1N)の結晶成長 を行う。図 4 (E)に示すように、 Si極性面を有する SiCl上に III族窒化物、例えば Ga N層を成長することにより、 Gaの結合手が垂直に延びる Ga極性面を有する GaN層 1 7を成長することができる。 Si極性面上に極性反転した SiC層 la'が残されている領 域では、 Nの結合手が垂直に延びる N極性面を有する GaN17aを成長することがで きる。
[0031] 次に、 AlGaN層を基板表面に形成すると、 Ga極性面を有する GaN層 17上には III 族極性面を有する AlGaN層 21力 N極性面を有する GaN層 17a上には N極性面を 有する AlGaN層 21aが形成される。このようにして、極性反転テンプレートのパター ンユングにより、基板面内の任意の位置に III族極性面又は窒素極性面を有する III 族窒化物結晶を形成することができる。
[0032] その後、イオン注入工程、電極形成（ソース Zドレイン電極 31aZ31b、ゲート電極 31の形成)、エッチング工程、素子分離工程 (素子分離領域 25の形成)などの一般 的な半導体素子形成工程を行うことにより、図 4 (F)に示すように、異なる極性面を有 する AlGaNZGaN HEMT (高電子移動度トランジスタ）が単一基板に多数集積ィ匕 された構造を有する集積回路を製造することができる。図 4 (F)に示すデバイス構造 においては、素子分離領域 (例えばトレンチ） 25により素子分離された HEMTであつ て、ゲート電極 31と、ソース Zドレイン電極 3 laZ3 lbとを有する HEMTが 3個形成 されている（実際の集積回路ではさらに多数の HEMTが形成される）。ここで、中央 の HEMTと両側の HEMTとでは、 AlGaNZGaN HEMTが形成されるチャネル 層を形成する SiCの極性が異なって 、ると 、う特徴を有して！/、る。
[0033] 次に、本発明の第 2の実施の形態による半導体装置の製造方法について説明を行 う。本実施の形態は、上記第 2の半導体製造技術 (スマートカット技術)を使用する場 合の例である。図 2 (D)に示すように、 SiC基板 81aと、 SiO層 84と、反転した SiC層
2
82cとの積層構造を作成することにより、本発明の第 1の実施の形態における図 3 (B )と同様の構成を有する半導体構造が実現される。次いで、図 3 (C)に示すように、 Si O側壁を除去し、次いで、図 3 (D)から図 4 (E)、図 4 (F)の工程を経て、第 1の実施
2
の形態と同様のデバイス構造を作成することができる。
[0034] 次に、より具体的なデバイス構造の第 1の具体例として、異なるしきい値をもつトラン ジスタの集積回路に関する応用例について図 5を参照しつつ説明を行う。図 5におい ては、トランジスタを用いた集積回路に例として、 ΠΙ族窒化物のヘテロ接合、例えば、 Al Ga _ NZGaNを用いた HEMTを例にして説明を行う。 Al Ga _ NZGaNのへ テロ接合を用いた HEMTは、高周波デバイスやパワーデバイス、超高速デバイスに 応用することでその特徴を生かすことができるため、これらのデバイスへの応用が期 待される。
[0035] この構造の HEMTは、 c軸方向に結晶成長した多層構造を用いて作製されるのが 一般的である。 ΠΙ族窒化物は強いピエゾ分極や自発分極を有しており、これに基づ いて AlGaN/GaNヘテロ界面に対する c軸の方向、 [0001]および [000— 1]に応じ て AlGaN/GaN界面へのキャリアの誘起が促進もしくは阻害される。すなわちトラン ジスタ特性という意味では、成長方向によりトランジスタのしきい値電圧が大きくシフト するという特徴を有する。
[0036] 例えば、高周波パワートランジスタ応用を目的として HEMTは、 AlGaN/GaN界面 のキャリアを少しでも多くすることが高性能化につながる。そこで、 [0001]方向の結 晶面が用いられ、自発分極'ピエゾ分極によりキャリアの誘起を促進させる。一方、 A1 GaN/GaN HEMTを用いて超高速論理回路などの集積回路を作製する場合には 、同一基板上で、異なるしきい値電圧を持つ HEMTを作成することができれば、回 路設計の自由度が大幅に向上する。
[0037] 従来の方法、すなわち、本発明の極性反転テンプレートを用いない場合は、ゲート 電極材料を変化させることにより、しきい値電圧を変化させる方法を用いざるを得な かった。ゲート電極材料はリーク電流低減などの他の要求も同時に満たさねばならず 、大きくしきい値電圧を変えることは難しい。
[0038] 発明者は、 c軸を [0001]とは反対方向の [000— 1]方向とすることにより、しきい値 電圧を大きく変えることが可能である点に着目した。すなわち、上記の各実施の形態 による結晶成長技術を用いると、基板面内である程度任意に ΠΙ族窒化物の極性を変 えることができる。従って、本実施の形態による結晶成長技術を用いることにより、複 数のしきい値電圧を持つ m族窒化物トランジスタの集積回路を 1つの基板上におい て実現することができる。
[0039] 上記の特徴を利用したデバイス構造の一例にっ ヽて図 5を参照しつつ説明を行う。
図 5に示す中央側と右側（又は左側）とのそれぞれ III族窒化物トランジスタ (Vthlと V th2)とは、図 5から明らかなように AlGaN層 47c、 47dの下層の GaNチャネル層 46c 、 46dにおいて反対方向の結晶軸を持っており（上向きの矢印と下向きの矢印とで表 される）、これに応じて、大きく異なるしきい値電圧 Vthを持つ。これらの素子の作製 方法の一例について図 6を参照しつつ説明する。図 5の詳細については後述する。
[0040] 図 6 (A)に示すように、（0001)面方位と（000—1)面方位とを持つ第 1の SiC基板 41と第 2の SiC基板 44とを準備する。それぞれの SiC基板 41、 44を酸化すること〖こ よりそれぞれの表面に酸ィ匕膜 43を形成し（図 6 (B) )、 2枚の SiC基板 41、 44を、上 記第 1又は第 2の実施の形態による技術を用いて融着する（図 6 (C) )。次いで、第 1 の SiC基板 41に相当する部分を研磨などにより薄層化する（図 6 (D) 44a)。次に、必 要とする領域に応じて、フォトリソグラフィ一法及び反応性イオンエッチング法などの 公知の加工技術を用いて、第 1の SiC基板 41上の薄層化された膜 44aの一部領域 4 4'を除去し、薄層化された膜 44aの一部の膜 (領域) 44cを残す (図 6 (E) )。これによ り、 SiCの（0001)面 41と（000— 1)面 44cとが基板表面に例えば交互に形成された 加工基板 (図 6 (E) )を作製することができる。
[0041] この加工基板上に、 III族窒化物の結晶成長に適切な表面洗浄、表面制御を施し た後に、例えば A1Nバッファ層 45と、 GaNチャネル層 46と、 AlGaNバリア層 47とを 含む層を順次結晶成長し (図 6 (F) )、素子分離のためのエッチング工程や電極形成 工程などの一般的なデバイスプロセスを順次行うことにより図 5に示すような素子構造 が完成する（図 6 (G)も同じ構造)。
[0042] ところで、 III族窒化物の成長には、場合によっては完全な SiC (0001)や (000—1 )面ではなぐそこから数度のオフセット角を持った面を用いた方が良質な結晶成長 を行うことができる場合がある。上記の説明においては、正確な（0001)面、（000— 1)面を用いて成長した場合を例に挙げてきたが、場合によっては極性反転テンプレ ートの上に成長する薄膜がより良質になるように、 SiCの面方位はそれぞれの面方位 力 ずれ (オフセット）を意図的に持たせるようにしても良い。成長条件などの違いが あるため一概には言えないが、例えば、テンプレートの上に ΠΙ族窒化物を成長する 場合は、おおむね 10度以内のオフセット角が適切である。テンプレートの上に SiCを 成長する場合には、 2〜9度が適切なオフセット角となる。
[0043] 上述した図 5は、図 6を参照して説明した上記の工程によって作成した AlGaN/Ga Nヘテロ界面を有する HEMT構造の一例を示す図である。図 6に示すように、本実 施の形態による AlGaN/GaNヘテロ界面を有する HEMT構造は、 [0001] SiC基板 41上に、 SiO層 43cと SiC極性反転層 44cとの積層構造が残っている領域と、この
2
積層構造を除去した領域と、のそれぞれの領域上に形成した HEMTを有して ヽる。 より詳細には、上記積層構造の形成された領域上における A1Nバッファ層 45c/45d と、 AlGaN/GaNチャネル層 47c/46c (000— 1)と、上記積層構造の形成されてい な 、領域上における AlGaN/GaNチャネル層 47d/46d (0001)との組み合わせを 工夫することで、それぞれの HEMTの Vth力 Vthlと Vth2のように異なるものとす ることがでさる。
[0044] 尚、一般に、集積回路においては、異なるしきい値を有するトランジスタを必要とし 、これにより、回路設計の自由度が向上するとともに、低消費電力ィ匕にも有効である。 従って、上記の技術を用いることで、異なるしきい値を有する HEMTを同一基板上 に形成できる利点は極めて大き 、。
[0045] 尚、上記の例においては、 III族窒化物を用いた HEMT構造について例示したが、 同様の方法を用いることにより、 ΠΙ族窒化物と同じく極性を有する II族酸ィ匕物を利用 してデバイス構造を形成することが可能である。より具体的には、ノリア層として、 Zn Mg O層や ZnO層を用い、チャネル層に ZnO層や Zn Cd _ O層などを用いると、 界面にチャネルを形成することができるため、同様の結晶成長技術と半導体加工技 術とを利用することで、しき ヽ値電圧 Vthの異なる HEMTを同一基板上に形成する ことができる。
[0046] 次に、本発明の第 1の実施の形態の変形例よる SiC半導体装置及び半導体製造 方法について説明を行う。本実施の形態による結晶成長技術は、 III族窒化物に限ら ず任意の材料にも応用が可能である。より具体的には、 II族酸化物 (Zn、 Mg、 Cdの いずれか一つ以上と酸素を含む物質）に適用できる。
[0047] ところで、分極反転基板を作製するに当たって、 Si極性面同士の接着と C極性面同 士の接着の 2通りが考えられる。いずれも、パターンユングにより、表面には Si極性と C極性を混在させることができるが、実際的には Si極性面同士の接着が望ましい。そ の理由は、 Si極性面は研磨速度が遅ぐ上部基板の薄膜化に多大な時間を要する 力 である。
[0048] これまでは、極性の制御を行うことを特徴とする技術について述べてきた力 さらに 、一般ィ匕した技術として、結晶面、結晶方位の自在な制御という観点で本技術を拡 張することができる。例えば図 7に示すように、 Si極性面と無極性面（11一 20)や（1 一 100)の組み合わせも可能である。すなわち、図 7に示す構造では、結晶面の異な る 2つの基板同士を融着している。このような融着の組み合わせを用いることで、高性 能集積デバイスを実現することができる。図 7 (A)に示す構造では、（0001) Si極性 面 51 aを有する基板と（11一 20)面 5 lbを有する基板とを準備し、図 7 (B)に示すよう に、（0001) Si極性面 51aを有する基板の裏面側と、（11一 20)面 5 lbを有する基板 の表面側とを中間層 53を挟んで上記と同様にして融着することができる。
[0049] 次に、図 8 (C)に示すように、（11一 20)面 51bと中間層 53とをある領域に関して除 去する（図では左側の領域)。次いで、 GaN層を成長すると、 SiC基板 51a上に、（00 01) Si極性面の GaN層 5 la'力 SiO中間層 53上には（11一 20)面の GaN層 51b
2
が形成される。 (0001) Si極性面の GaN層 5 lbと（ 11一 20)面の GaN層 5 lb，との間 の領域を除去し、図 8 (D)に示すように、それぞれの GaN層 5 la'、高濃度 n型 GaN 層 51b'上に、 AlGaN層 55と、 11型八10&?^層51 とを形成し、次いで、 n型 GaN層 クラッド層 67と、 GaNZlnGaN多重量子井戸層（MQW) 71と、 p型 GaN層クラッド 層 73と、を形成する。右側の領域と左側の領域とを分離し、左側に領域には、 AlGa N層 55上のソース Zドレイン電極 57Z63と、ゲート電極 61と、を形成し FET(HEM T)が完成する。右側の領域には、高濃度 n型 GaN層 51b'と p型 GaN層クラッド層 73 との上にそれぞれ電極 77、 75を形成し、多重量子井戸構造のレーザ素子を形成す ることがでさる。
[0050] 上述のように、 Si極性面上には高性能な GaN系 HEMTを作製することができる。ま た、一方、無極性面上にはピエゾ分極が生じないので、電子と正孔の発光再結合確 率が増大し高性能 GaN系レーザを作製可能である。すなわち、極性面と無極性面と を持つテンプレート基板を用いることで、高性能電子デバイスと高性能光デバイスと をモノリシックに作ることが可能である。
[0051] 次に、上記の技術のより具体的なデバイス構造の第 2の具体例として、非線形光学 素子の例について説明する。上記本実施の形態による半導体成長技術と半導体カロ ェ技術とを用いることにより、高性能な非線形光学素子などを実現することができる。 その例として第 2高調波発生素子を製造する例につ 、て図 11、図 12を参照しつつ 説明を行う。本実施の形態の第 2の具体例による非線形光学素子は、図 11 ( 及び 図 11 (B)に示すように、 SiC基板 41上に形成された非線形光学素子であって、 A1G aNからなるクラッド層 45 · 47と、このクラッド層 45 · 47により挟まれた高屈折率の GaN 力もなる光ガイド層 46とからなる。上述したように、本実施の形態による基板面内での 自在な結晶方位制御技術を用いるにより、光の進行方向に対して周期的に結晶方 位が変調を受けた構造を作製することができる。図 11 (A)に示すように、非線形光学 素子に入射光 ωで入射した基本波の光波は、光ガイド層 46に沿って進行し、周期的 結晶方位の反転により疑似位相整合が達成され高効率の第 2高調波の発生が達成 され、出射光 2 ω力 S得られる。
[0052] 上記非線形光学素子の製造方法の一例について図 12を参照しつつ説明を行う。
まず、図 12 (A)に示すように、（0001)面方位と（000—1)面方位とを持つ第 1の Si C基板 41と第 2の SiC基板 44とを準備する。それぞれの SiC基板 41 · 44を酸化処理 して表面に酸ィ匕膜 43を形成し（図 12 (B) )、 2枚の SiC基板を融着する（図 12 (C) )。
[0053] 続いて第 2の SiC基板 44に相当する部分を薄層化する（図 12 (D) :44a)。次に、 必要とする周期的反転に対応して、リソグラフィー技術と反応性イオンエッチング技 術とを用い、第 2の SiC基板の薄層 44aをストライプ状に力卩ェし除去する。これにより、 SiCの（0001)面と (000— 1)面とが表面に交互に現れた基板を作製することができ る（図 12 (E)符号 441と符号 44b/43aとの領域)。 [0054] このようにして作成された基板上に、第 1のクラッド層となる AlGaN層 45aと、光ガイ ド層となる GaN層 46aと、第 2のクラッド層となる AlGaN層 45cと、を成長する。これら の ΙΠ族窒化物は、表面に露出した SiCの面方位を受け継いで成長するために、空間 的な周期的結晶軸の反転構造が達成できる。すなわち、第 1の積層構造 43a/44b 上には、第 2の積層構造 45a/46a/47aが形成され、第 1の積層構造 43a/44bが形 成されていない領域上には、第 3の積層構造 45b/46b/47bが形成される。最後に、 基板面内方向である横方向の光閉じ込めを実現するためのストライプ構造をリソダラ フィ一と反応性イオンエッチングとを含む公知の加工技術を用いて形成し、非線形光 学素子が完成する（図 12 (F)、 （G) )。
[0055] ΙΠ族窒化物の成長において、場合によっては完全な SiC (0001)や SiC (000— 1 )面のみではなぐそれから数度のオフセット角を持った面を用いた方が良質な結晶 成長を行うことができる場合がある。従って、 SiCの面方位はそれぞれの面方位から 1 0度以内のずれを持っていても良い。
[0056] また、 SiC (0001)面と（000— 1)面上に、同時に III族窒化物を成長すると、 ΠΙ族 窒化物の成長プロセスが 1回で済むために工程を簡素化省略することができる力 成 長方法 '条件によっては面極性により III族窒化物の成長速度が大きく異なる場合が ある。
[0057] この場合、結晶軸が反転する界面において、光ガイド、クラッド層および結晶成長 表面の不連続が生じてしまうことがある。そこで、工程数は増加するが、このような問 題を回避するために、まず一方の面方位に対する最適条件で ΠΙ族窒化物を成長し、 次に、他方の面方位に成長した ΠΙ族窒化物をリソグラフィーなどにより選択的に除去 した後にこの面方位に対する最適条件で III族窒化物を成長し、最後に表面に形成 された余分な III族窒化物を除去することにより、段差の少ない構造を作製することが 可能となる。
[0058] 他の方法としては、上記のように第 1のクラッド層となる AlGaN層 45a, 45bを成長 後に平坦ィ匕のためのプロセスを行い、引き続き、ガイド層、第 2のクラッド層を各成長 後に平坦化プロセスを導入する方法もある。平坦ィ匕は一般に研磨によって実現する ことができるため、平坦化後、次の層の成長前には研磨ダメージ層の除去も必要とな る。ガイド層は薄いために、成長速度の差が大きくなければ、ガイド層成長後の平坦 化工程を省略することも可能である。
[0059] 尚、上記の実施例においても、 III族窒化物に代わり、同じく極性を持つ II族酸ィ匕物 を利用することも可能である。具体的には、クラッド層として、 Zn Mg Oや ZnOを用 い、光ガイド層に、 ZnOや Zn Cd Oなどを用いると、光閉じ込め、極性反転による 疑似位相整合を実現することができる。また、 ΠΙ族窒化物に代わり、 SiCを用いても 疑似位相整合は可能である。但し、 SiCは混晶の形成が困難であり、 Si Cを用い た縦方向の光ガイド層を実現することが難しい。基板を除去することにより、空気もし くは他の低屈折率物質による光閉じ込めガイドを実現する必要がある。
[0060] また、結晶軸の変調としては、第 1、第 2SiC基板として (0001)、（000— 1)を使用 する方法の他に、（11 20)、（11 20)面（但し両者の面内の結晶方位 [0001]方向 が互いに 180° 程度異なる）などを使用することもできる。この場合、面内の結晶方 位は異なるものの、結晶成長する面自体は全く同一であるために、その上に成長す る薄膜の成長速度の差がないため、成長速度の差に起因する段差の問題を完全に 解消することができるという極めて大きなメリットを有する。結晶面は同じで、結晶面方 位だけを任意に制御するというこの技術は、非線形光学素子の製造技術として極め て有効であるとともに、その他のあらゆるデバイスに応用することが出来る。テンプレ ート上への結晶成長が等価であるという特徴は、本実施の形態による技術を利用し た構造のみで得られる特徴である。
[0061] 但し、この場合でも SiCテンプレートに最初力 存在する段差の問題は解決しなけ ればならない。そのための一つの方法としては、極力 SiO層を薄くし、また、表面の S
2
iC基板を極限まで薄く研磨する方法である。 SiO層の厚さは、融着条件などの工夫
2
により数 nmに低減することができる。また、 SiOを用いない接着方法の採用も可能
2
である。表面の SiCの薄膜ィ匕は、通常の研磨技術では研磨ムラのため限界があり、ス マートカットなどの方法の利用が有効である。
[0062] 尚、上記各実施の形態にお!、ては、極性面の異なる結晶を SiOなどの絶縁膜を介
2
して熱により融着する技術を例にして説明した力 例えば、加熱処理とともに、又は加 熱処理の代わりに金属膜材料などを用いて金属同士の合金反応、もしくは SiCと金 属との合金反応を利用して基板同士を接着することも可能である。もちろん、一般の 接着剤を利用して接着する技術を値用しでもよい。但し、接着の強度が十分であるこ と、金属や接着剤がその後のプロセスにおいて汚染源などにならないこと、その後の プロセスの熱に耐えうることなどの制限が課せられる。また、接着層などを一切用いず
、機械的に互いを接しさせた SiCを極めて高温に保持して接着層なしで接着すること も可能である。実現の容易さ、接着強度、耐熱性などを考えると、 SiOを介した接着
2
力 Sもっとも応用範囲が広い。
[0063] 第 1結晶面と第 2結晶面とを接着する場合において、 SiC基板として、第 ISiC基板 と第 2SiC基板との融着境界に存在するシリコン酸ィ匕膜の厚さの合計が、 200nm以 下にすると、薄いため SiCを熱酸ィ匕する工程で容易に酸ィ匕膜を形成出来る。また、 Si O層が薄いことにより、テンプレート上に形成される段差を小さくする効果がある。
2
[0064] 一方、第 ISiC基板と第 2SiC基板との融着境界に存在するシリコン酸ィ匕膜の厚さ の合計が、 1ミクロン以上にすると、マイクロマシン応用では、後に SiOを除去して自
2
立構造を作ることが可能になる、また、電子回路応用では、基板と表面のデバイス · 配線との浮遊容量を低減することができ、高周波化'高速化の点で好ましい。すなわ ち、応用によって SiOの厚さを調整することができる。
2
[0065] 以下に、本実施の形態による技術のより具体的な応用例について説明する。
[0066] 1)第 1応用例：第 1結晶面と第 2結晶面とを接着する場合において、 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの構造を用いる。この際、第 1結晶面と第 2結晶面と の少なくとも一方が、（OOOl) Si面 (3Cの場合 { l l l }Si面)から 85度以内にあり、もう 一方が（000—1) C面 (3Cの場合 { - 1 - 1 - 1 }C面)力も 85度以内にあることが好ま しい。この際、第 1結晶面が Si極性面であり、第 2結晶面が C極性面である場合と、第 1結晶面が C極性面、第 2結晶面が Si極性面の場合と両方の場合がある。広義の意 味で二種類の面極性を混在させる目的の構造となる。
[0067] 2)第 2応用例：第 1結晶面と第 2結晶面とを同一かほぼ同一の結晶面とする、但し、 面内方向の結晶方位を異なったものとする。具体的には、結晶面の差は 20度以内、 面方位の差は 10度以上であることが好ましい。例えば、両方とも（0001) Si極性面で あるが、面内の方位 [1-100]軸が例えば 30° ずらして接着する場合が含まれる。同一 の面方位を用いることで、テンプレート上への結晶成長がどちらの領域でも等価にな るようにし、成長条件が同一、または、いずれの領域でも最適な結晶成長条件で薄 膜成長を行える状態を実現するものである。結晶面に対して、結晶成長速度や最適 成長条件は緩やかに変化するために、両者の面は、全く同一でなくても 20度以内程 度の差であれば、ほぼ同一と見なすことができる。一方、面内の方位の差は、目的と する機能に応じて決定される。例えば、上述の非線形光学素子では原理的には 180 度ちようど回転させることが望ましい。
[0068] 3)第 3応用例：第 1結晶面と第 2結晶面とを接着する場合において、 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの結晶構造を用い、第 1結晶面、第 2結晶面のうちの 少なくとも 、ずれか一方の結晶面方位が、（0001) Si面 (3Cの場合 { 111 } Si面)又は (000- 1) C面 (3Cの場合 { - 1 - 1 - 1 }C面)から 30度以内にあり、他方の結晶面が { 11 - 20}面又は { 1 100}面 (3Cの場合、 { 100}又は { 110})から 15度以内にある ように構成する。これは、極性を持つ面 (極性面）と極性を持たな 、面 (無極性面）と の組み合わせに該当する。上記実施例では、 III族窒化物のトランジスタ、発光デバ イスを集積ィ匕する応用の例を挙げた力 例えば、センサーなどで、結晶面により、反 応するガス種などが異なる場合、複数のセンサーを同一基板に集積する用途などに も活用出来る。
[0069] 4)第 4応用例：第 1結晶面と第 2結晶面とを接着する場合において、 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの結晶構造を用い、第 1結晶面、第 2結晶面の面方 位が同一であり、その面方位は { 11 20}面又は { 1 100}面（3Cの場合、 ) { 100} 又は { 110})から 15度以内にあり、かつ、第 1結晶面、第 2結晶面の面内の結晶方位 力 S 170度以上異なるように構成する。同一の無極性面であり、面内の方位のみ異な るように構成した構造を有する。 2)のより具体的な実施例となり、特に非線形光学素 子や高機能マイクロマシン、圧電素子などの作製に有用である。
[0070] 次に、本発明の第 3の実施の形態による半導体装置の製造方法について図面を参 照しつつ説明を行う。図 10は、本実施の形態による半導体装置の製造方法を示す 図である。図 10 (A)に示すように、まず、（0001) Si極性面を有する第 1の SiC基板 2 Olaと第 2の SiC基板 201bとを準備する。第 1の基板 201aには、半絶縁性 (Semi-ins ulating, SI)の基板内に n 領域 202aが形成されている。第 2の基板 201bは、 n 導 電性 SiC基板である。図 10 (B)に示すように、第 1の基板 201aと第 2の基板 201bと を、第 1の基板 201aの表面上に第 2の基板 201bの表面が接する状態にしてやや厚 めに中間層 SiO 203を形成して貼り付ける。
2
[0071] 図 10 (C)に示すように、第 1の基板 201a上の中間層 203と SiC層 205とを一部領 域について選択的に除去することにより、この一部領域において n+領域 202aが露 出する。次いで、 n+領域 202aが形成されている領域を含み上記選択的な除去工程 が行われた第 1領域と (000— 1) C極性面を有する n+— SiC層 205が形成されて ヽ る第 2領域とに第 1及び第 2の A1N層 211 · 215をそれぞれ形成する（図 10 (D) )。第 1領域に形成される A1N層は第 1領域の極性を、第 2領域に形成される A1N層は第 2 領域の極性を継承する。第 1領域の p+層 202aが露出した領域に第 1電極 221を、 第 1A1N層 211上に第 2電極 223aを形成する。一方、第 2領域においては、 SiC層 2 05上に第 3電極 231を、第 2A1N層 215上に第 4電極 233bを形成する。これにより、 2つの電極が独立し、かつ、極性が反転したピエゾ素子を、ぞれぞれの領域に形成 することができる（図 10 (E) )。尚、中間層である SiO層 203は、基板 201との間の絶
2
縁層としても機能している。このように、融着前にあらかじめ融着する双方の面に構造 を形成しておくことで、個々の素子からの電極引き出しや、トランジスタやダイオード などデバイスの融着界面への埋め込みが可能になり、より、高機能な素子を実現する ことができる。
[0072] 次に、本発明の第 4の実施の形態による半導体装置の製造方法について図面を参 照しつつ説明を行う。図 9は、本実施の形態による半導体装置の製造方法を示す図 である。図 9 (A)に示すように、まず、（11— 20)無極性面を有する第 1の SiC基板 41 aと第 2の SiC基板 41bとを準備する。図 9 (B)に示すように、第 1の基板 41aと第 2の 基板 41bとを、面内の結晶方位、具体的には [0001]軸方向が互いに 180度異なるよう に中間層 SiO 43を形成して融着する。必要に応じて第 2SiC基板 4 lbを薄層化する
2
[0073] 図 9 (C)に示すように、第 1の基板 41a上の中間層 43と薄層化された第 2SiC基板 4 4とを一部領域について選択的に除去することにより、この領域において第 1の基板 表面、つまり（11 20)無極性面で [0001]軸が右向きが露出する。一方、除去しない 部分は、同じく（11 20)無極性面ではあるが [0001]軸が左向きとなる。
[0074] 図 9 (D)に示すように、この上に、 SiCや III族窒化物、 II族酸化物などを成長するこ とで、 [0001]軸の方向を引き継いだ薄膜が成長する。この場合、どちらの方向でも、 それぞれの面は同一の（11 20)面であるので、同一の結晶成長条件で、両方の領 域に最適な結晶成長が行える。また、両方の領域で結晶成長速度が等しいという特 徴がある。
[0075] 導波路や面内方向の電気伝導を利用したデバイスにおいて、異なる結晶面上に作 製した薄膜同士の連続性が重要となる。この連続性を保持するためには、図 12を参 照しながら説明したように、研磨などによる表面の平坦ィ匕工程を必要に応じて行なえ ばよい。このような技術を利用した一実施例として、例えば一番最初の薄膜成長工程 後に平坦ィ匕を行う例について、図 14を参照しながら説明する。図 14は、図 12から派 生した工程の例を示す図である。図 12 (A)から図 12 (E)までに対応する図 14 (A) 力も図 14 (E)までの工程を行なった後に、図 14 (E)に示す構造上に、図 14 (E)で表 面に存在する段差以上の膜厚を有する薄膜の堆積を行う。この薄膜材料としては、 例えば、 SiC、 A1N、 GaN、 ZnOなどの薄膜材料を用いてェピタキシャル成長を行な う。図では、 SiCの場合を例に説明する。但し、デバイスの種類によっては、その他の 物質のェピタキシャル成長もしくは配向性を持った多結晶堆積を利用しても良い。
[0076] 図 14 (E)に示す工程の後に、研磨、 CMP又は、イオンビームスパッタリングなどに より上記薄膜材料をエッチングして表面の平坦ィ匕を行うことにより、図 14 (G)に示す ような構造を得る。図 14 (E)に示す構造は、 SiC41表面に、 SiO層 43cと SiC極性
2
反転層 44cとの積層構造が残っている領域と、この積層構造を除去した領域と、それ ぞれの領域上に形成された SiC81を平坦化し、例えば (0001)面 SiC81 dと (000-1)面 SiC81cとが平坦になる表面を形成する（図 14 (G) )。図 14 (G)の時点で (0001)面 Si C81dと (000-1)面 SiC81cとの表面の高さがほぼそろっているため、この後の工程で 、それぞれの結晶面上での成長速度がほぼ等しいような条件を有する薄膜堆積方法 を使用して薄膜 (AlGaN45、 GaN46、 AlGaN47)を形成すれば、例えば、図 14 (H )に示すよう〖こ、 AlGaN45a、 GaN46a、 AlGaN47aの積層構造と、これと導波方向 に隣接する AlGaN45b、 GaN46b、 AlGaN47bの積層構造とで、段差の少ない導 波路を備えたデバイスを作製することができる。
[0077] 尚、図 14では第 1、第 2の結晶面として (0001)面と (000- 1)面とを用いた例を挙げて 説明した力 結晶面として両方とも (11-20)面などの (0001)面に対して垂直な面を用い 、面内の結晶方位のみ変えて上記と同様の工程で素子を製造すると、薄膜堆積過 程において原理的に両方の結晶面は同じであるため薄膜の成長速度差が生じず、 自然と平坦ィ匕ができる（平坦ィ匕工程を省略又は簡単ィ匕できる） 、う観点で工程がシ ンプルになり極めて有効な方法となる。
[0078] また、平坦ィ匕工程が必要な図 14に示す場合であっても、図 14 (E)の時点における 表面段差は少なければ少ないほど良い。なぜなら、図 14 (E)の構造において薄膜を 成長する場合に、（0001)面と (000-1)面との両方の領域で成長した薄膜が接するまで には、縦方向だけでなく横方向にも成長が進む。それにより、実際には図 14 (H)に 示すようにストライプの幅が表面でも保存されるとは限らず、むしろ凸の部分では若 干幅が広がる力 である。尚、成長によるストライプの幅の変化を見込んで、図 14 (E )で作製するストライプの幅を設計することも可能であるが、成長プロセスによる広がり は、各種成長条件に依存するパラメータであるため、段差を小さくして、薄膜堆積ェ 程の開始後にすぐに両方の領域の薄膜が接するようにすることが望ましい。より詳細 には、段差は、おおむねストライプ幅の 1/10以下に抑えるのが好ましい。
[0079] 次に、他の実施例について図 15を参照しながら説明を行なう。図 15 (A)、（B)に示 す素子は、ガイド層に AlGaN546、クラッド層に Α1Ν545 · 547を用いた、周期的分 極反転構造を持つ非線形光学素子である。ガイド層に高 ヽ A1組成を有する AlGaN 546を使用し、クラッド層に Α1Ν545 · 547を使用することにより、バンド間遷移による 吸収を抑制することができ、非線形光学素子をより短波長領域まで使用することでき る。
[0080] 尚、必要に応じて、クラッド層に AlGaNを使用したり、クラッド層、ガイド層に Inや B などを少量含ませた膜を用いることもできる。光の進行方向に関する一つの領域の長 さは、目的とする非線形機能に応じて決まる力 ぉぉむね0.1 iu m〜200 iu mとなる。 周期数は数周期力も数十周期、場合によっては数千周期とすることもできる。 [0081] 尚、上記の図 11では、周期的分極反転をデバイス表面方向に対して行っていたが 、図 15では、分極反転を面内で行っている。図 11, 15、いずれの場合でも、周期的 分極反転による疑似位相整合の効果は得られるが、図 15では、後述するように、素 子作製上の観点で非常に優れた特徴があり、結果として損失の少ない素子をより容 易に作製することができる。
[0082] 図 15に示す素子構造の製造方法について図 16を参照しながら説明する。上述の ように、導波路の連続性を高精度に実現するために、結晶方位としては (0001)面に垂 直な面を用いることが望ましい。このような面の候補としては、（1-100)や (11-20)など があるが、ここでは (11-20)を用いた例について説明する。これまでに説明した方法（ 図 12参照）と同様の方法を用いて、酸化膜形成、融着、研磨による薄層化、パターン ユング等の工程を行い、図 16 (E)のような構造を作製する。尚、図 16において、白 抜きの〇に X印は、奥方向の矢印を示し、白抜きの〇に点印は手前向きの矢印を示 す。図 16 (E)の構造の作製にあたっては、これまでに説明したように、酸化を用いな いで SiC同士を直接融着する方法、研磨による薄層化ではなぐスマートカット技術 などを用いても良い。図 16 (E)において、手前向き矢印の SiC641上に、 SiO 643a
2
/SiC644aの積層構造と、 SiC (11-20)面の露出した構造との基板表面に沿った方 向への繰り返し構造が形成される。
[0083] 図 12 (E)に対応する図 16 (E)の構造に対して、図 16 (E)に示す段差以上の膜厚 で SiCもしくは A1Nのェピタキシャル成長を行い、その後に、機械研磨又は化学機械 研磨などの方法により表面を平坦ィ匕する。その後、窒化物ェピタキシャル成長により 、 A1Nクラッド層 645a' 645b、 AlGaNガイド層 (活性層) 646a ' 646b、 A1Nクラッド層 647a ' 647bを成長する。表面に露出する 2種類の領域の結晶方位が等価であるた め、結晶成長速度の差が存在せず、最初に研磨を行った精度と同等の精度で隣同 士の領域の連続性が確保される。これにより、きわめて精度の高い光導波路が実現 でき、導波路の不連続による光散乱損失を極限まで低下させた、高性能な非線形光 学素子を製造し実現することができる（図 15参照)。
[0084] すなわち、図 16 (E)、図 16 (G)に示すように、第 1の積層構造 643a/644b上には 、第 2の積層構造 645a/646a/647aが形成され、第 1の積層構造 643a/644bが形 成されていない領域上には、第 3の積層構造 645b/646b/647bが形成される。最 後に、基板面内方向である横方向の光閉じ込めを実現するためのストライプ構造をリ ソグラフィ一と反応性イオンエッチングとを含む公知の加工技術を用いて形成し、非 線形光学素子が完成する。
産業上の利用可能性
本発明は、 III族窒化物や II族酸化物を成長させて作製するデバイス以外にも、 Si Cのみで構成される半導体デバイスでも新機能、集積機能デバイスなどの実現へ利 用することができる。また、本発明によれば、 SiC系の極性反転層を容易かつ精度良 く作成することができる。特に、導波路型の非線形光学デバイス、 EZD構成の HEM T、マイクロマシン、素子間分離などの様々な分野に応用することができる。

Claims

請求の範囲
[1] 第 1結晶面を有する第 ISiC基板と第 2結晶面を有する第 2SiC基板とを準備する 工程と、
前記第 ISiC基板と前記第 2SiC基板とを、前記第 1結晶面の裏側の面と前記第 2 結晶面とが接するように接着を行う工程と、
前記第 ISiC基板を面内の一部の領域で完全に除去し、接着後の基板表面に、第 2SiC基板の表面である前記第 2結晶面を露出させる工程であって、基板表面に前 記第 ISiC基板による第 1結晶面と第 2SiC基板による第 2結晶面が混在する構造を 形成し、基板表面に現れた第 1結晶面と第 2結晶面との 2種類の結晶面方位又は面 内の結晶方位の少なくとも一方が異なるようにする工程と
を有することを特徴とする半導体装置の製造方法。
[2] 第 1結晶面を有する第 ISiC基板と第 2結晶面を有する第 2SiC基板とを準備する 工程と、
第 ISiC基板の第 1結晶面の裏側の面に、裏面力もある深さで濃度が最大になるよ うに水素もしくは希ガスをイオン注入する工程と、
前記第 ISiC基板と前記第 2SiC基板とを、前記第 1結晶面の裏側の面と前記第 2 結晶面とが接するように配置し熱処理により基板融着を行うとともに、前記注入原子 濃度が最大になる近辺で自動的に剥離させる工程と、
剥離後、前記第 2SiC基板に接着され、薄膜として第 2SiC表面に接着され残って いる第 ISiC基板を面内の一部の領域において完全に除去し、接着後の基板表面に 、第 2SiC基板の表面である第 2結晶面を露出させる工程であって、基板表面に第 1 SiC基板による第 1結晶面と第 2SiC基板による第 2結晶面が混在する構造を形成し 、基板表面に現れた第 1結晶面と第 2結晶面との 2種類の結晶面方位又は面内の結 晶方位の少なくとも一方が異なるように露出させる工程と
を有することを特徴とする半導体装置の製造方法。
[3] 前記第 ISiC基板と前記第 2SiC基板とが互いに接する面の、両方又は一方に、シ リコン酸ィ匕膜を形成する工程を行った後、前記第 ISiC基板と前記第 2SiC基板とを、 前記第 1結晶面の裏側の面と前記第 2結晶面とが互いに接するように配置し熱処理 により基板融着を行う工程を有することを特徴とする請求項 1又は 2に記載の半導体 装置の製造方法。
[4] 前記第 ISiC基板と前記第 2SiC基板とが互いに接する面の両方又は一方に金属 膜を形成する工程を行った後、前記第 ISiC基板と前記第 2SiC基板とを、前記第 1 結晶面の裏側の面と前記第 2結晶面とが互いに接するように配置し熱処理により基 板融着を行う工程を有することを特徴とする請求項 1又は 2に記載の半導体装置の 製造方法。
[5] 前記第 1結晶面と前記第 2結晶面との結晶面の方位が 5度以上異なることを特徴と する請求項 1から 4までのいずれか 1項に記載の半導体装置の製造方法。
[6] 前記 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの構造を用い、前記第 1結晶 面と前記第 2結晶面の一方が、（0001) Si面 (3Cの場合 { 111 } Si面)から 85度以内 にあり、もう一方が（000— 1) C面 (3Cの場合 { - 1 - 1 - 1 }C面)から 85度以内にある ことを特徴とする請求項 1から 4までのいずれか 1項に記載の半導体装置の製造方法
[7] 前記第 1結晶面と前記第 2結晶面との面方位が同一もしくはその差が 20度以下で あり、かつ、面内方向の結晶方位の差が 10度以上であることを特徴とする請求項 1か ら 4までのいずれか 1項に記載の半導体装置の製造方法。
[8] 前記 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの結晶構造を用い、前記第 1 結晶面、前記第 2結晶面のうちの一方の結晶面方位が（0001) Si面 (3Cの場合 { 11 1 }Si面)又は (000—1) C面 (3Cの場合 { - 1 - 1 - 1 }C面)から 30度以内にあり、他 方の結晶面が { 11 20}面又は { 1 100}面 (3Cの場合、 { 100}又は { 110}又は { 1 10})から 15度以内にあることを特徴とする請求項 1から 4までのいずれか 1項に記 載の半導体装置の製造方法。
[9] 前記 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの結晶構造を用い、前記第 1 結晶面、前記第 2結晶面の面方位が同一であり、その面方位は { 11 20}面又は { 1 — 100}面（3Cの場合 { 100}又は { 110}又は { 1— 10})力も 15度以内にあり、かつ、 前記第 1結晶面、前記第 2結晶面の面内の結晶方位が 5度以上異なることを特徴と する請求項 1から 4までのいずれか 1項に記載の半導体装置の製造方法。
[10] 前記 SiC基板として、 3C, 4H, 6H, 15Rのいずれかの結晶構造を用い、前記第 1 結晶面、前記第 2結晶面の面方位が同一であり、その面方位は（0001) Si面 (3Cの 場合 { 111 } Si面)又は (000 - 1) C面 (3Cの場合 { - 1 - 1 - 1 } C面)から 30度以内に あり、かつ、前記第 1結晶面、前記第 2結晶面の面内の結晶方位が 30度以上異なる ことを特徴とする 1から 4までのいずれか 1項に記載の半導体装置の製造方法。
[11] 前記第 ISiC基板と第 2SiC基板との接着もしくは融着境界に存在するシリコン酸化 膜の厚さの合計が、 200nm以下であることを特徴とする請求項 1から 10までのいず れか 1項に記載の半導体装置の製造方法。
[12] 前記第 ISiC基板と第 2SiC基板の接着もしくは融着境界に存在するシリコン酸ィ匕 膜の厚さの合計が、 1ミクロン以上であることを特徴とする請求項 1から 10までのいず れか 1項に記載の半導体装置の製造方法。
[13] 接着もしくは融着後に基板全面にわたり前記第 ISiC基板を薄層ィ匕もしくは平坦ィ匕 する工程を含むことを特徴とする請求項 1から 12までのいずれ力 1項に記載の半導 体装置の製造方法。
[14] 前記第 ISiC基板として 50ミクロン以下に薄層化したものを利用することを特徴とす る請求項 1から 12までのいずれか 1項に記載の半導体装置の製造方法。
[15] 予め、前記第 ISiC基板の第 1結晶面の裏側の面と前記第 2SiC基板の第 2結晶面 の少なくともいずれか一方に、ある特定の構造を形成する工程を有することを特徴と する請求項 1から 14までのいずれか 1項に記載の半導体装置の製造方法。
[16] 前記第 1結晶面と第 2結晶面が表面に混在した構造を形成した後の SiC基板上に 任意の薄膜成長を行い、前記 SiC基板の前記第 1結晶面と前記第 2結晶面上にそれ ぞれ異なる特徴を有する薄膜を形成する工程を有することを特徴とする請求項 1から 15までのいずれか 1項に記載の半導体装置の製造方法。
[17] 前記薄膜が、 SiC、もしくは、 ΠΙ族窒化物、もしくは II族酸ィ匕物の、単結晶もしくは配 向性を持つ多結晶であることを特徴とするとする請求項 16に記載の半導体装置の製 造方法。
[18] 第 ISiC基板、第 2SiC基板として 3C, 4H, 6H, 15R結晶構造のいずれかの SiC 基板を用い、第 1結晶面として (0001) Si面もしくは（000—1) C面（3Cの場合には { 111 } Si面もしくは { 1 1 1 } C面、もしくはそこから 30度以内の結晶面を用い、 第 2結晶面として、 { 1— 100}もしくは { 11— 20}面（3Cの場合には { 100}もしくは { 1 10}もしくは { 1— 10})もしくはそこから 15度以内の結晶面を用い、さらに前記第 1結 晶面上に SiCもしくは III-V族もしくは II-VI族半導体を用いたトランジスタもしくはダイ オードを形成し、前記第 2結晶面上に III V族もしくは II VI族半導体を用いた発光 ダイオード、レーザダイオードもしくはフォトダイオードを形成した、モノリシックデバイ ス。
[19] SiCの（0001) Si面もしくは（000—1) C面もしくはそこから 10度以内の面を有する 、半絶縁性もしくは第 1導電型を有する基板内に第 1導電型と異なる第 2導電型の高 濃度不純物領域が局所的に形成されている第 1の SiC基板と第 2の SiC基板とを準 備する工程と、
前記第 1の基板と前記第 2の基板とを、それぞれの表面が接するように接着するェ 程と、
前記第 1の基板の前記中間層と前記 SiC層とを選択的に除去することにより前記高 濃度不純物領域の表面を露出させる工程と、
III族窒化物もしくは II族酸化物膜を形成し、前記第 1の基板と前記第 2の基板との それぞれの一部領域の前記堆積膜を除去し、この除去した領域と前記 III族窒化物 もしくは II族酸化物膜上とにそれぞれ電極を形成する工程と
を有する圧電デバイス、センサーデバイスもしくはマイクロマシンの製造方法。
[20] 第 1の結晶面と第 2の結晶面とが形成された SiC基板と、
該 SiC基板に形成され、前記第 1の結晶面上に形成され該第 1の結晶面の特性を 引き継ぐ第 1の下部クラッドと第 1の活性層と第 1の上部クラッド層とを有する第 1の積 層構造と、前記第 2の結晶面上に形成され該第 2の結晶面の特性を引き継ぐ第 2の 下部クラッドと第 2の活性層と第 2の上部クラッド層とを有する第 2の積層構造と、が前 記基板面内方向に交互に配置されたストライプ構造と、を有し、
該第 1結晶面と該第 2結晶面との結晶面方位又は面内の結晶方位の少なくとも一方 が異なることを特徴とする非線形光学素子。
[21] 第 1の結晶面と第 2の結晶面とが形成された SiC基板と、 該 SiC基板に形成され、前記第 1の結晶面上に形成され該第 1の結晶面の特性を 引き継ぐ第 1の層をチャネル層とする第 1の電界効果トランジスタと、前記第 2の結晶 面上に形成され該第 2の結晶面の特性を引き継ぐ第 2の層をチャネル層とする第 2の 電界効果トランジスタ構造と、を有し、
該第 1結晶面と該第 2結晶面との結晶面方位又は面内の結晶方位の少なくとも一方 が異なることを特徴とする半導体装置。
[22] 前記第 1結晶面と前記第 2結晶面とが混在した表面構造が形成された SiC基板に、 薄膜成長を行い、その後に、表面の平坦ィ匕を行う工程を有することを特徴とする請求 項 1から 15までのいずれか 1項に記載の半導体装置の製造方法。
[23] 前記薄膜を、前記 SiC基板表面に存在する段差以上の任意の膜厚だけ成長した 後に平坦ィ匕することを特徴とする請求項 22に記載の半導体装置の製造方法。
[24] 前記薄膜が、 SiCもしくは III族窒化物もしくは II族酸ィ匕物の、単結晶又は配向性を 持つ多結晶であることを特徴とする請求項 22又は 23に記載の半導体装置の製造方 法。
[25] 前記クラッド層と前記活性層との少なくとも 、ずれか一方が A1を含む窒化物である ことを特徴とする請求項 21に記載の半導体装置。
[26] 前記第 1の結晶面および前記第 2の結晶面が共に (0001)面に対して垂直な面であ ることを特徴とする請求項 21に記載の半導体装置。
[27] 請求項 21に記載の半導体装置の製造方法であって、
前記ストライプ構造を構成する任意の薄膜成長後に、少なくとも 1回以上の平坦ィ匕 工程を有することを特徴とする製造方法。
[28] 第 1の結晶面を有する SiC基板と、
該 SiC基板に形成される融着層を介して、もしくは融着層を介さず直接形成される 第 2の結晶面を有する SiC層と、の平坦構造と、を有し、
該第 1結晶面と該第 2結晶面との結晶面方位又は面内の結晶方位の少なくとも一方 が異なることを特徴とする半導体装置。
[29] 第 1の結晶面を有する SiC基板と、
該 SiC基板上のある領域に形成され、融着層を介して、もしくは、融着層を介さず 直接形成される、第 2の結晶面を有する SiC層と、の積層構造を有する第 2の構造と 、を有し、
該第 1結晶面と該第 2結晶面との結晶面方位又は面内の結晶方位の少なくとも一方 が異なる特徴とを有することを特徴とする半導体装置。
[30] 第 1の結晶面を有する SiC基板と、
該 SiC基板表面に直接形成される第 1の結晶面を有する第 1の構造と、 前記 SiC基板表面の前記第 1の構造が形成されている領域とは異なる領域に形成 される第 2の構造であって、第 2の結晶面を有する SiC層と、第 2の結晶面を有する層 と、の積層構造を有する第 2の構造と、を有し、
該第 1結晶面と該第 2結晶面との結晶面方位又は面内の結晶方位の少なくとも一方 が異なることを特徴とする半導体装置。
[31] 前記 SiC極性反転層と前記第 2の結晶面を有する層との間に設けられた融着層を 備えることを特徴とする請求項 30に記載の半導体装置。
[32] 前記第 1の構造と前記第 2の構造とが形成された上面が平坦化されていることを特 徴とする請求項 30に記載の半導体装置。
PCT/JP2006/307205 2005-04-18 2006-04-05 化合物半導体装置及び化合物半導体製造方法 WO2006114999A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007514524A JPWO2006114999A1 (ja) 2005-04-18 2006-04-05 化合物半導体装置及び化合物半導体製造方法
US11/918,733 US20090072243A1 (en) 2005-04-18 2006-04-05 Compound semiconductor device and method for fabricating compound semiconductor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-119971 2005-04-18
JP2005119971 2005-04-18

Publications (1)

Publication Number Publication Date
WO2006114999A1 true WO2006114999A1 (ja) 2006-11-02

Family

ID=37214627

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/307205 WO2006114999A1 (ja) 2005-04-18 2006-04-05 化合物半導体装置及び化合物半導体製造方法

Country Status (4)

Country Link
US (1) US20090072243A1 (ja)
JP (1) JPWO2006114999A1 (ja)
TW (1) TW200710927A (ja)
WO (1) WO2006114999A1 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007272062A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The 波長変換素子及び光モジュール
JP2008170710A (ja) * 2007-01-11 2008-07-24 Sumitomo Electric Ind Ltd 波長変換装置
WO2008123213A1 (ja) * 2007-03-26 2008-10-16 Kyoto University 半導体装置及び半導体製造方法
WO2009028399A1 (ja) * 2007-08-24 2009-03-05 Sumco Corporation 半導体ウェーハおよびその製造方法
JP2009295868A (ja) * 2008-06-06 2009-12-17 Rohm Co Ltd 酸化物導電膜
JP2010008574A (ja) * 2008-06-25 2010-01-14 Sumitomo Metal Mining Co Ltd 光パラメトリック発振波長変換装置
JP2010517261A (ja) * 2007-01-22 2010-05-20 エレメント シックス リミテッド 電子電界効果デバイス及びそれらの製造方法
WO2010131573A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ
WO2010131571A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 半導体装置
JP2010263011A (ja) * 2009-04-30 2010-11-18 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2010271633A (ja) * 2009-05-25 2010-12-02 Univ Of Fukui 波長変換装置
JP2012151177A (ja) * 2011-01-17 2012-08-09 Denso Corp 化合物半導体基板およびその製造方法
WO2015099028A1 (ja) * 2013-12-25 2015-07-02 株式会社豊田自動織機 半導体基板および半導体基板の製造方法
JP2015533025A (ja) * 2012-10-31 2015-11-16 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイス
JP2018058737A (ja) * 2016-10-07 2018-04-12 古河機械金属株式会社 Ｉｉｉ族窒化物半導体基板、及び、ｉｉｉ族窒化物半導体基板の製造方法
JP2018194617A (ja) * 2017-05-15 2018-12-06 株式会社東芝 導波素子、発光装置及び導波素子の製造方法
CN112164672A (zh) * 2020-09-09 2021-01-01 广东省科学院半导体研究所 一种衬底剥离方法
WO2022210402A1 (ja) * 2021-03-31 2022-10-06 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5562696B2 (ja) * 2009-03-27 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5487749B2 (ja) * 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
US8269931B2 (en) * 2009-09-14 2012-09-18 The Aerospace Corporation Systems and methods for preparing films using sequential ion implantation, and films formed using same
KR20110120335A (ko) * 2010-01-26 2011-11-03 스미토모덴키고교가부시키가이샤 탄화규소 기판의 제조 방법
JP2011246315A (ja) * 2010-05-28 2011-12-08 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
US8822817B2 (en) * 2010-12-03 2014-09-02 The Boeing Company Direct wafer bonding
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
US8946864B2 (en) * 2011-03-16 2015-02-03 The Aerospace Corporation Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same
JP5853648B2 (ja) * 2011-11-30 2016-02-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
KR20130076314A (ko) * 2011-12-28 2013-07-08 삼성전자주식회사 파워소자 및 이의 제조방법
US9500931B2 (en) * 2012-01-06 2016-11-22 Institute Of Physics, Chinese Academy Of Sciences Nonlinear optical device manufactured with 4H silicon carbide crystal
JP6106419B2 (ja) 2012-12-12 2017-03-29 昭和電工株式会社 ＳｉＣ基板の製造方法
US9324579B2 (en) 2013-03-14 2016-04-26 The Aerospace Corporation Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates
DE112014003169B4 (de) * 2013-07-08 2021-01-21 Efficient Power Conversion Corporation Isolationsstruktur in Gallium Nitrid Komponenten und Integrierte Schaltungen
US9373691B2 (en) * 2013-08-07 2016-06-21 GlobalFoundries, Inc. Transistor with bonded gate dielectric
US9735305B2 (en) * 2015-09-21 2017-08-15 International Business Machines Corporation Monolithically integrated fluorescence on-chip sensor
DE102016114949B4 (de) * 2016-08-11 2023-08-24 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
CN110301033B (zh) * 2017-02-16 2023-06-09 信越化学工业株式会社 化合物半导体层叠基板及其制造方法以及半导体元件
US10840406B2 (en) * 2017-04-17 2020-11-17 Hamamatsu Photonics K.K. Optical semiconductor element and method of driving optical semiconductor element
IT201700070601A1 (it) * 2017-06-23 2018-12-23 Laser Point S R L Rilevatore veloce di radiazione elettromagnetica.
IT201700070606A1 (it) * 2017-06-23 2018-12-23 Laser Point S R L Rilevatore di radiazione elettromagnetica.
US10332876B2 (en) * 2017-09-14 2019-06-25 Infineon Technologies Austria Ag Method of forming compound semiconductor body
JP6984578B2 (ja) * 2018-11-29 2021-12-22 日本電信電話株式会社 トランジスタの作製方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63102353A (ja) * 1986-10-20 1988-05-07 Fujitsu Ltd 半導体装置
JPH03284871A (ja) * 1990-03-30 1991-12-16 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH0594928A (ja) * 1991-10-01 1993-04-16 Toshiba Corp 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JPH09127352A (ja) * 1995-10-30 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
JPH11504139A (ja) * 1996-02-16 1999-04-06 ベル コミュニケーションズ リサーチ，インコーポレイテッド ウェーハ結合により達成された異なる結晶学的配列を有する非線形光導波路
JP2003110096A (ja) * 2001-09-28 2003-04-11 Japan Fine Ceramics Center Ｓｏｉ基板およびその製造方法
JP2003282845A (ja) * 2002-03-20 2003-10-03 Mitsubishi Electric Corp 炭化ケイ素基板の製造方法およびその製造方法により製造された炭化ケイ素基板、ならびに、ショットキーバリアダイオードおよび炭化ケイ素薄膜の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63102353A (ja) * 1986-10-20 1988-05-07 Fujitsu Ltd 半導体装置
JPH03284871A (ja) * 1990-03-30 1991-12-16 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH0594928A (ja) * 1991-10-01 1993-04-16 Toshiba Corp 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JPH09127352A (ja) * 1995-10-30 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
JPH11504139A (ja) * 1996-02-16 1999-04-06 ベル コミュニケーションズ リサーチ，インコーポレイテッド ウェーハ結合により達成された異なる結晶学的配列を有する非線形光導波路
JP2003110096A (ja) * 2001-09-28 2003-04-11 Japan Fine Ceramics Center Ｓｏｉ基板およびその製造方法
JP2003282845A (ja) * 2002-03-20 2003-10-03 Mitsubishi Electric Corp 炭化ケイ素基板の製造方法およびその製造方法により製造された炭化ケイ素基板、ならびに、ショットキーバリアダイオードおよび炭化ケイ素薄膜の製造方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007272062A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The 波長変換素子及び光モジュール
JP2008170710A (ja) * 2007-01-11 2008-07-24 Sumitomo Electric Ind Ltd 波長変換装置
JP2010517261A (ja) * 2007-01-22 2010-05-20 エレメント シックス リミテッド 電子電界効果デバイス及びそれらの製造方法
WO2008123213A1 (ja) * 2007-03-26 2008-10-16 Kyoto University 半導体装置及び半導体製造方法
WO2009028399A1 (ja) * 2007-08-24 2009-03-05 Sumco Corporation 半導体ウェーハおよびその製造方法
JP2009295868A (ja) * 2008-06-06 2009-12-17 Rohm Co Ltd 酸化物導電膜
JP2010008574A (ja) * 2008-06-25 2010-01-14 Sumitomo Metal Mining Co Ltd 光パラメトリック発振波長変換装置
JP2010263011A (ja) * 2009-04-30 2010-11-18 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2010131573A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ
WO2010131571A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 半導体装置
WO2010131572A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 半導体装置
WO2010131568A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 炭化珪素基板、半導体装置および炭化珪素基板の製造方法
JPWO2010131568A1 (ja) * 2009-05-11 2012-11-01 住友電気工業株式会社 炭化珪素基板、半導体装置および炭化珪素基板の製造方法
CN102422424A (zh) * 2009-05-11 2012-04-18 住友电气工业株式会社 半导体器件
CN102422425A (zh) * 2009-05-11 2012-04-18 住友电气工业株式会社 绝缘栅双极晶体管
US8168515B2 (en) 2009-05-11 2012-05-01 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor substrate
JP2010271633A (ja) * 2009-05-25 2010-12-02 Univ Of Fukui 波長変換装置
JP2012151177A (ja) * 2011-01-17 2012-08-09 Denso Corp 化合物半導体基板およびその製造方法
JP2015533025A (ja) * 2012-10-31 2015-11-16 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイス
WO2015099028A1 (ja) * 2013-12-25 2015-07-02 株式会社豊田自動織機 半導体基板および半導体基板の製造方法
JP2015126024A (ja) * 2013-12-25 2015-07-06 株式会社豊田自動織機 半導体基板および半導体基板の製造方法
JP2018058737A (ja) * 2016-10-07 2018-04-12 古河機械金属株式会社 Ｉｉｉ族窒化物半導体基板、及び、ｉｉｉ族窒化物半導体基板の製造方法
JP2018194617A (ja) * 2017-05-15 2018-12-06 株式会社東芝 導波素子、発光装置及び導波素子の製造方法
US10551645B2 (en) 2017-05-15 2020-02-04 Kabushiki Kaisha Toshiba Waveguide element, light-emitting device, and method for manufacturing waveguide element
CN112164672A (zh) * 2020-09-09 2021-01-01 广东省科学院半导体研究所 一种衬底剥离方法
WO2022210402A1 (ja) * 2021-03-31 2022-10-06 株式会社ジャパンディスプレイ 表示装置

Also Published As

Publication number Publication date
TW200710927A (en) 2007-03-16
JPWO2006114999A1 (ja) 2008-12-18
US20090072243A1 (en) 2009-03-19

Similar Documents

Publication Publication Date Title
WO2006114999A1 (ja) 化合物半導体装置及び化合物半導体製造方法
JP5679494B2 (ja) 窒化物半導体構造及びその作製方法
CN100573822C (zh) 衬底及其制备方法以及半导体器件及其制备方法
JP5681937B2 (ja) 半導体素子およびその製造方法
US20100072485A1 (en) Semiconductor device and semiconductor manufacturing method
JP5053855B2 (ja) 高出力半導体デバイスのための半導体構造体の作成方法
WO2016013658A1 (ja) 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
KR101422300B1 (ko) 복합 기판 및 이를 위한 제조 방법
CN110112215B (zh) 兼具栅介质与刻蚀阻挡功能结构的功率器件及制备方法
WO2011021710A1 (ja) 半導体素子およびその製造方法
WO2020149186A1 (ja) 電界効果トランジスタの作製方法
JP6525554B2 (ja) 基板構造体を含むｃｍｏｓ素子
US7173286B2 (en) Semiconductor devices formed of III-nitride compounds, lithium-niobate-tantalate, and silicon carbide
CN108701710B (zh) 制造纳米棒的方法以及通过该方法制造的纳米棒
CN102107852A (zh) 半导体纳米结构和制造方法及其应用
JP4722579B2 (ja) 共振器およびこれを用いたフィルタ回路の製造方法
CN110600990B (zh) 一种基于柔性衬底的GaN基激光器与HEMT的器件转移制备方法
CN110600470B (zh) 一种GaN基激光器和AlGaN/GaN HEMT集成器件制备方法
US20080157090A1 (en) Transplanted epitaxial regrowth for fabricating large area substrates for electronic devices
JPH09127352A (ja) 半導体装置およびその製造方法
JPH08250802A (ja) 半導体レーザ及びその製造方法
JP2003068593A (ja) 半導体積層基板およびその製造方法
CN110491827A (zh) 一种半导体薄膜层的转移方法及复合晶圆的制备方法
WO2022107270A1 (ja) 半導体構造および電界効果トランジスタの作製方法
JP4656888B2 (ja) 基板の分割方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2007514524

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11918733

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: RU

122 Ep: pct application non-entry in european phase

Ref document number: 06731153

Country of ref document: EP

Kind code of ref document: A1