JPH0594928A - 半導体基体およびその製造方法とその半導体基体を用いた半導体装置 - Google Patents
半導体基体およびその製造方法とその半導体基体を用いた半導体装置Info
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Abstract
れの性能を同時に最大限に引き出せるとともに、能動素
子を装置に最適な特性をもって形成することもできる半
導体基体およびその製造方法と、その基体を用いた半導
体装置を提供しようとするものである。 【構成】 能動素子(26,28) を形成する半導体基体(20)
は、第1の面方位を有する部分(10)と第1と面方位と異
なる第2の面方位を有する部分(12)とをそれぞれ有して
いる。この基体(20)を用いた半導体装置は、その装置を
構成する能動素子(26,28) を第1の面方位を有する部分
(10)および第2の面方位を有する部分(12)それぞれに形
成するようにしている。この際、能動素子(26,28) は、
その特性やその性能が最適化される面方位の部分(10,2
0) を選んで形成される。
Description
性を最適化できる半導体基体およびその製造方法と、そ
の半導体基体を用いた半導体装置に関する。
装置においては、同一基板上に、Nチャネル型MOSF
ET(以下、NMOSと略す)、Pチャネル型MOSF
ET(以下、PMOSと略す)を形成する。しかし、こ
のような装置において、NMOS、PMOSそれぞれの
トランジスタの性能を最大限に引き出せるような構造が
現在、あると言うわけではない。
いて、基板の面方位が、トランジスタの特性、例えばト
ランスコンダクタンスや、トランジスタの信頼性等に影
響をあたえるためである。(参考文献:M.Kinugawa et
al. IEDM Tech,Dig.P581 (1985).)
つの面方位しか持たない半導体基体では、能動素子の性
能や特性を最適化できない。例えばNMOS、PMOS
のトランジスタを形成するCMOS型の半導体装置で
は、NMOS、PMOSそれぞれのトランジスタの性能
を同時に最大限に引き出すことはできない。
れたもので、異なる導電型の能動素子それぞれの性能を
同時に最大限に引き出せるとともに、能動素子を装置に
最適な特性をもって形成することもできる半導体基体お
よびその製造方法と、その基体を用いた半導体装置を提
供することを目的とするものである。
は、第1の面方位を有する部分とこの部分にほぼ平行な
第2の面方位を有する部分とを有するようにした。
を用い、第1の面方位を有する部分および第2の面方位
を有する部分それぞれに能動素子を形成して構成するよ
うにした。
る部分とこの部分にほぼ平行な第2の面方位を有する部
分とを有しているので、例えば異なる導電型の能動素子
を、第1、第2の面方位を有する部分にそれぞれ形成す
れば、異なる導電型の能動素子の性能を同時に最大限に
引き出すことが可能となる。
れた能動素子と、第2の面方位を有する部分に形成され
た能動素子とでは、その性能ばかりでなく、特性も種々
変わる。この点を利用すれば、能動素子を、第1の面方
位を有する部分に形成するか、第2の面方位を有する部
分に形成するか、を選ぶことにより、半導体装置に最適
な特性を持つ能動素子を形成することも可能となる。こ
のようにして得られた半導体装置においては、その性能
が向上する等の利点が得られるようになる。
まず、主表面に第1の面方位を有する第1の半導体単結
晶、および主表面に前記第1の面方位と異なる第2の面
方位を有する第2の半導体単結晶をそれぞれ用意し、前
記第1の半導体単結晶の主表面と前記第2の半導体単結
晶の主表面とを互いに貼り合わせ、前記第1の半導体単
結晶に、前記第2の半導体単結晶が露出する開口部を少
なくとも1つ形成することにより得ることができる。
単結晶を種結晶とした半導体で成るエピタキシャル層を
成長させれば、第1の面方位を有する部分と第2の面方
位を有する部分とが、互いにほぼ平行となるばかりでな
く、互いにほぼフラットな関係とすることもできる。
第1の面方位を有する部分と第2の面方位を有する部分
との間の段差が軽減するので、内部配線層によっての能
動素子どうしの接続が容易となる利点が得られるように
なる。
り説明する。尚、この説明において、全図にわたり共通
部分には共通の参照符号を用いることで、重複説明を避
けることにする。図1〜図6は、この発明の第1の実施
例に係わる半導体装置を製造工程順に示す断面図であ
る。まず、主表面に(100)面を露呈したシリコン基
板10と、主表面に(110)を露呈したシリコン基板
12を用意する(図1)。
それぞれ貼り合わせ、シリコン基体20を得る(図
2)。この2枚の基板の貼り合わせは、例えば鏡面接着
により行う。
例えばシリコン酸化膜から成るマスク材14をデポジシ
ョンする。次いで、マスク材14上に、ホトレジスト
(図示せず)を塗布し、次いで、写真蝕刻法によりこの
ホトレジストをパターニングする。次いで、このホトレ
ジストをマスクとしてマスク材14をパターニングし、
このマスク材14にシリコン基板10の主表面が露出す
る窓16を開ける。次いで、マスク材14をマスクに、
シリコン基板10をエッチングし、シリコン基板12の
主表面が露出する開口部18を得る(図3)。
に、基板10を、図2に示した貼り合わせ工程以前、ま
たは貼り合わせ工程以後に、ポリッシュし、その膜厚を
減らしても良い。
ような工程を経ることにより、シリコン基体20は、互
いにほぼ平行で部分的に異なる面方位を有する部分を持
つようになる(図4)。
クにP型の不純物を(100)の面方位を持つ基板10
内に導入する。次いで、新たなホトレジスト(図示せ
ず)をマスクにN型の不純物を(110)の面方位を持
つ基板12内に導入する。次いで、導入された不純物を
活性化させ、P型のウェル22を基板10内に、および
N型のウェル24を基板12内にそれぞれ形成する(図
5)。
6を、また、N型のウェル24内にPMOS28をそれ
ぞれ形成することにより、この発明の第1の実施例に係
わる半導体装置が完成する。
基体20が複数の異なる面方位を有しており、NMOS
およびPMOSはそれぞれ、そのパフォーマンスを最大
限に引き出せる面方位の部分に形成されることにより、
高性能な半導体デバイスが得られる。第1の実施例で
は、その一例として(100)の面方位を持つ基板10
にPMOSを形成し、(110)の面方位を持つ基板1
2にNMOS28を形成している。このような半導体デ
バイスを集積して集積回路を得ると、高性能な半導体集
積回路装置が実現される。図7〜図11は、この発明の
第2の実施例に係わる半導体装置を製造工程順に示す断
面図である。まず、主表面に(100)面を露呈したP
型のシリコン基板10と、主表面に(110)を露呈し
たN型のシリコン基板12を用意する(図7)。次い
で、シリコン基板10と基板12とを、例えば鏡面接着
により互いに貼り合わせ、シリコン基体40を得る(図
8)。
様な方法によって、例えばシリコン酸化膜から成り、P
型基板30上に形成されたマスク材14をマスクに、P
型基板30をエッチングし、N型基板32が露出する開
口部18を得る(図9)。
ような工程を経ることにより、シリコン基体40は、部
分的に異なる面方位を持つようになり、かつ異なる面方
位の部分においてそれぞれ、異なる導電型を得ることが
できる(図10)。
を、また、N型基板32内にPMOS28をそれぞれ形
成することにより、この発明の第2の実施例に係わる半
導体装置が完成する。
と同様、NMOSおよびPMOSがそれぞれ、そのパフ
ォーマンスを最大限に引き出せる面方位の部分に形成さ
れることにより、高性能な半導体デバイスが得られる。
また、2枚の基板30、32の導電型をそれぞれ異なら
せることにより、ウェル形成の工程を省略することがで
き、製造工程の簡素化を実現できる。図12〜図18
は、この発明の第3の実施例に係わる半導体装置を製造
工程順に示す断面図である。
リコン基板10、および主表面に(110)を露呈した
シリコン基板12をそれぞれ用意し(図12)、基板1
0と基板12とを、例えば鏡面接着により互いに貼り合
わせ、シリコン基体20を得る(図13)。
膜から成るマスク材14を形成し、図3を参照して説明
した方法と同様な方法によって、マスク材14をマスク
に、基板10をエッチングし、基板12が露出する開口
部18を得る(図14)。次いで、マスク材14を除去
する。以上のような工程を経ることにより、シリコン基
体20は、部分的に異なる面方位を持つようになる(図
15)。
シリコン窒化膜50を形成する。この窒化膜50は、例
えば基板10および基板12上に窒化膜を形成し、この
後、窒化膜を異方性エッチングであるRIE法によって
エッチングして、開口部18の側壁上に窒化膜をサイド
ウォール状に残すことにより得ることができる。次い
で、(110)の面方位を有する基板12上に、この基
板12を種結晶として選択的エピタキシャル成長法によ
り、エピタキシャルシリコン層52を成長させる。この
エピタキシャルシリコン層52の露出面は、(110)
の面方位を有するようになる。この時、成長させるエピ
タキシャルシリコン層52の厚さを制御することによ
り、エピタキシャルシリコン層52の表面と基板10の
表面とをほぼフラットとすることができる。従って、部
分的に異なる面方位を持ち、かつ異なる面方位の部分ど
うしがフラットとなるシリコン基体20が得られる(図
16)。
クにP型の不純物を(100)の面方位を持つ基板10
内に導入し、次いで、新たなホトレジスト(図示せず)
をマスクにN型の不純物を(110)の面方位を持つエ
ピタキシャルシリコン層52内に導入する。次いで、導
入された不純物を活性化させ、P型のウェル22を基板
10内に、およびN型のウェル24をエピタキシャルシ
リコン層52内にそれぞれ形成する(図17)。
6を、また、N型のウェル24内にPMOS28をそれ
ぞれ形成することにより、この発明の第3の実施例に係
わる半導体装置が完成する(図18)。
実施例と同様な効果が得られるとともに、異なる面方位
を有する部分どうしがそれぞれほぼフラットとなるシリ
コン基体20が得られるため、異なる面方位の部分に形
成された能動素子を内部配線層によっての接続が容易と
なる効果が得られる。図19〜図24は、この発明の第
4の実施例に係わる半導体装置を製造工程順に示す断面
図である。
型シリコン基板30、および主表面に(110)を露呈
したN型シリコン基板32をそれぞれ用意し(図1
9)、基板30と基板32とを、たとえば鏡面接着によ
り互いに貼り合わせ、シリコン基体40を得る(図2
0)。
様な方法によって、例えばシリコン酸化膜から成るマス
ク材14をマスクに、P型基板30をエッチングし、N
型基板32が露出する開口部18を得る(図21)。次
いで、マスク材14を除去する。以上のような工程を経
ることにより、シリコン基体20は、部分的に異なる面
方位を持つようになる(図22)。
同様な方法によって、開口部18の側壁上のみにシリコ
ン窒化膜50を形成し、次いで、(110)の面方位を
有する基板12上に、この基板12を種結晶として選択
的エピタキシャル成長法により、N型のエピタキシャル
シリコン層54を成長させる(図23)。
を、また、N型エピタキシャル層54内にPMOS28
をそれぞれ形成することにより、この発明の第4の実施
例に係わる半導体装置が完成する(図24)。
面方位を有する部分で導電型が異なり、かつ異なる面方
位を有する部分どうしが互いにほぼフラットとなるシリ
コン基体40が得られる。よって、異なる面方位を有す
る部分相互間の段差が緩和されるようになり、能動素子
どうしの内部配線層によっての接続が容易となるととも
に、異なる面方位を有する部分で導電型が異なっている
ことにより、ウェル形成の工程を省略することができ
る。図25〜図29は、この発明の第5の実施例に係わ
る半導体装置を製造工程順に示す断面図である。まず、
図1〜図4を参照して説明した方法にしたがって、部分
的に異なる面方位を有するシリコン基体20を得る(図
25)。
クに、基板10および基板12にP型の不純物を導入
し、基板10内にP型のウェル221 、223 を、基板
12内にP型のウェル222 をそれぞれ得る。次いで、
新たなホトレジスト(図示せず)をマスクに、基板10
および基板12にN型の不純物を導入し、基板10内に
N型のウェル241 を、基板12内にP型のウェル24
2 をそれぞれ形成する(図26)。次いで、LOCOS
法を用いて、基板10および基板12上に、素子分離領
域となるフィールド酸化膜60を形成する(図27)。
ン露出面を、例えば熱酸化し、ゲート酸化膜6
2(100) 、62(110) をそれぞれ得る(図28)。この
時、第1〜第4の実施例では言及しなかったが、(10
0)の面方位を持つ部分と(110)の面方位を持つ部
分とで酸化レートが異なることにより、基板10上に形
成された酸化膜62(100) と基板12上に形成された酸
化膜62(110) とで、その膜厚に差が生じる。その関係
は、(100)面上に形成された酸化膜の厚さをTOX(1
00) 、(110)面上に形成された酸化膜の厚さをT
OX(110) とそれぞれした時、 TOX(100) < TOX(110) … (1) となる。
(110) 上それぞれに、例えばポリシリコン層を形成し、
これをパターニングすることによりゲート電極641 〜
644をそれぞれ得る。次いで、ホトレジスト(図示せ
ず)、ゲート電極641 、644 、およびフィールド酸
化膜60をマスクに、N型不純物をP型ウェル221 〜
223 内に導入し、NMOSのソース/ドレインとなる
N型拡散層66を得る。次いで、新たなホトレジスト
(図示せず)、ゲート電極642 、643 、およびフィ
ールド酸化膜60をマスクに、P型不純物をN型ウェル
241 、242 内に導入し、PMOSのソース/ドレイ
ンとなるP型拡散層68を得る。このようにして、P型
ウェル221 〜223 内にNMOS26(100)、26
(110) を、また、N型ウェル241 、242 内にPMO
S28(100) 、28(110) をそれぞれ形成することによ
り、この発明の第5の実施例に係わる半導体装置が完成
する(図29)。このように、異なる面方位を有する部
分それぞれに、NMOS、PMOSを形成するようにし
ても良い。図30〜図34は、この発明の第6の実施例
に係わる半導体装置を製造工程順に示す断面図である。
法にしたがって、部分的に異なる面方位を有し、かつ異
なる面方位を有する部分が異なる導電型を有するシリコ
ン基体40を得る(図30)。
クに、N型基板32にP型の不純物を導入し、N型基板
32内にP型のウェル22を形成する。次いで、新たな
ホトレジスト(図示せず)をマスクに、P型基板30に
N型の不純物を導入し、P型基板30内にN型のウェル
24を形成する(図31)。次いで、LOCOS法を用
いて、P型基板30およびN型基板32上に、素子分離
領域となるフィールド酸化膜60を形成する(図3
2)。
のシリコン露出面を、例えば熱酸化し、ゲート酸化膜6
2(100) 、62(110) をそれぞれ得る(図33)。この
時にも、図28を参照して説明したように(100)の
面方位を持つ部分に形成された酸化膜62(100) の膜厚
TOX(100) と、(110)の面方位を持つ部分に形成さ
れた酸化膜62(110) の膜厚TOX(110) とには、(1)
式に示したような関係が得られる。
同様な方法によって、P型基板30内にNMOS26
(100) 、P型ウェル22内にNMOS26(110) 、ま
た、N型ウェル24内にPMOS28(100) 、N型基板
32内にPMOS28(110) をそれぞれ形成することに
より、この発明の第6の実施例に係わる半導体装置が完
成する(図34)。このように、異なる面方位、かつ異
なる導電型を有する部分それぞれに、NMOS、PMO
Sを形成するようにしても良い。図35は、この発明の
第7の実施例に係わる半導体装置の断面図である。
301 とP型のシリコン基板302とを貼り合わせ、P
型の導電型を有するとともに部分的に異なる面方位を有
するシリコン基体42を得て、(100)の面方位を有
するP型基板301 にN型のウェル241 を、また(1
10)の面方位を有するP型基板302 にN型のウェル
242 をそれぞれ形成して、NMOS26(100) 、NM
OS26(110) 、PMOS28(100) およびPMOS2
8(110) のそれぞれを形成するようにしても良い。P型
の基体42は、図1〜図4を参照して説明した方法にし
たがって、特に基板10および12のそれぞれをP型と
することにより得られる。図36〜図40は、この発明
の第8の実施例に係わる半導体装置を製造工程順に示す
断面図である。
方法にしたがって、部分的に異なる面方位を有し、かつ
異なる面方位の部分どうしがほぼフラットとなるシリコ
ン基体20を得る(図36)。
クに、基板10およびエピタキシャルシリコン層52に
P型の不純物を導入し、基板10内にP型のウェル22
1 、223 を、エピタキシャルシリコン層52内にP型
のウェル222 をそれぞれ得る。次いで、新たなホトレ
ジスト(図示せず)をマスクに、基板10およびエピタ
キシャルシリコン層52にN型の不純物を導入し、基板
10内にN型のウェル241 を、エピタキシャルシリコ
ン層52内にP型のウェル242 をそれぞれ形成する
(図37)。
およびエピタキシャルシリコン層52上に、素子分離領
域となるフィールド酸化膜60を形成する(図38)。
この時、基板10とエピタキシャルシリコン層52との
間には膜厚Wを有するシリコン窒化膜50が形成されて
おり、基板10とエピタキシャルシリコン層52とは絶
縁分離されているため、この部分においてはフィールド
酸化膜60を新たに形成する必要はない。
リコン層52のシリコン露出面を、例えば熱酸化し、ゲ
ート酸化膜62(100) 、62(110) をそれぞれ得る(図
38)。この時にも、図28を参照して説明したように
(100)の面方位を持つ基板10上に形成された酸化
膜62(100) の膜厚TOX(100) と、(110)の面方位
を持つエピタキシャルシリコン層52上に形成された酸
化膜62(110) の膜厚TOX(110) とには、(1)式に示
したような関係が得られる。
同様な方法によって、P型ウェル221 、223 内にそ
れぞれNMOS26(100) を、P型ウェル222 内にN
MOS(110) を、N型ウェル241 内にPMOS28
(100) を、N型ウェル242 内にPMOS28(110) を
それぞれ形成することにより、この発明の第8の実施例
に係わる半導体装置が完成する(図40)。
るとともに異なる面方位の部分どうしがほぼフラットと
なるシリコン基体20を用いて、異なる面方位を有する
部分それぞれに、NMOS、PMOSを形成するように
しても良い。図41〜図46は、この発明の第9の実施
例に係わる半導体装置を製造工程順に示す断面図であ
る。
方法にしたがって、部分的に異なる面方位を有し、この
面方位が異なる部分において導電型が異なり、かつ異な
る面方位の部分どうしがほぼフラットとなるシリコン基
体40を得る(図41)。
クに、N型エピタキシャルシリコン層54にP型の不純
物を導入し、P型のウェル22を得る。次いで、新たな
ホトレジスト(図示せず)をマスクに、P型基板30に
N型の不純物を導入し、N型のウェル24を得る(図4
2)。
30およびN型エピタキシャル層54上に、素子分離領
域となるフィールド酸化膜60を形成する(図43)。
この時、P型基板30とエピタキシャルシリコン層54
との間には膜厚Wを有するシリコン窒化膜50が形成さ
れているため、図38を参照して説明したように、この
部分においてはフィールド酸化膜60を新たに形成する
必要はない。
シャルシリコン層54のシリコン露出面を、例えば熱酸
化し、ゲート酸化膜62(100) 、62(110) をそれぞれ
得る(図44)。この時にも、図28を参照して説明し
たように、酸化膜62(100)の膜厚TOX(100) と酸化膜
62(110) の膜厚TOX(110) とには、(1)式に示した
ような関係が得られる。
同様な方法によって、P型基板30内にNMOS26
(100) 、P型ウェル22内にNMOS26(110) 、ま
た、N型ウェル24内にPMOS28(100) 、N型エピ
タキシャルシリコン層54内にPMOS28(110) をそ
れぞれ形成することにより、この発明の第9の実施例に
係わる半導体装置が完成する(図45)。
し、この面方位が異なる部分において導電型が異なり、
かつ異なる面方位の部分どうしがほぼフラットとなるシ
リコン基体40を用い、異なる導電型を有する部分それ
ぞれに、NMOS、PMOSを形成するようにしても良
い。図46は、この発明の第10の実施例に係わる半導
体装置の断面図である。
301 とP型のシリコン基板302とを貼り合わせ、か
つ基板302 上にP型エピタキシャルシリコン層56を
成長させ、異なる面方位を有する部分どうしが互いにほ
ぼフラットとなるP型の導電型を有するようなシリコン
基体42を用いて、NMOS26(100) 、NMOS26
(110) 、PMOS28(100) 、およびPMOS28
(110) のそれぞれを形成するようにしても良い。次に、
上記第1〜第10の実施例で説明した半導体装置を、具
体的な装置に適用した例について説明する。
RAMと称す)のメモリセル部の代表的なブロック図、
図48はスタティック型RAM(以下、SRAMと称
す)のメモリセル部の代表的なブロック図である。
線WL0 〜WL3 とビット線BL0、BL0 −(−は反
転信号が供給されていることを示す)、BL1 、BL1
−との交点には、ダイナミック型のメモリセル100ま
たはスタティック型102が接続されている。DRAM
やSRAMのビット線対BL0 、BL0 −、BL1 、B
L1 −には、ビット線対を流れるデータ信号を差動増幅
するためのセンス回路104が、通常、接続されてい
る。図49は、センス回路104の具体的な回路構成の
一例を示す図である。
なるビット線BL0には、PMOS106のドレインお
よびNMOS108のドレインがそれぞれ接続されると
ともに、PMOS110のゲートおよびNMOS112
のゲートがそれぞれ接続されている。また、ビット線対
の他方となるビット線BL0−には、PMOS110の
ドレインおよびNMOS112のドレインがそれぞれ接
続されるとともに、PMOS106のゲートおよびNM
OS108のゲートがそれぞれされている。PMOS1
06、110のソースは高電位電源VCCにそれぞれ接
続されている。NMOS108、112のソースは低電
位電源、例えば接地GNDに、センス信号SENSE をゲー
トに受けてセンス回路104をスイッチングするNMO
S114の電流通路を介して接続されている。
4においては、PMOSの性能とNMOSの性能とをほ
ぼ同等とすると、センス回路104の性能向上を図るこ
とができる。現在のMOSFETにおいては、NMOS
の性能がPMOSの性能よりも優っている点を考える
と、PMOSとNMOSとの性能均一化を推進するに
は、PMOSの性能を向上させることが最良である。
いて説明した半導体装置を用い、PMOS106、11
0をPMOS28(110) で構成すれば、その性能を向上
させることができ、また、NMOS108、112をN
MOS26(100) で構成することによって、PMOSと
NMOSとの性能均一化を図ることができる。図50
は、スタティック型のメモリセル102の具体的な回路
構成の第1の例を示す図である。
レインは抵抗117を介して高電位電源VCCに接続さ
れるとともにNMOS118のゲートに接続されてい
る。そのソースは低電位電源、例えば接地GNDに接続
されている。NMOS118のドレインは抵抗119を
介して高電位電源VCCに接続され、そのソースは接地
GNDに接続されるとともに、NMOS116のゲート
に接続されている。これらのNMOS116、118、
抵抗117、119によってラッチ回路が構成されてお
り、データはラッチされることにより保持される。NM
OS116のドレインは、データ伝達用のトランジスタ
NMOS120の電流通路を介してビット線BL0 に接
続されている。同様に、NMOS118のドレインは、
データ伝達用のトランジスタNMOS122の電流通路
を介してビット線BL0 −に接続されている。NMOS
120、122のゲートはともにワード線WLに接続さ
れている。
のメモリセル102においては、データを伝達するトラ
ンジスタ、すなわちNMOS120および122の駆動
能力βT と、データを駆動するトランジスタ、すなわち
NMOS116および118の駆動能力βD との比率β
T /βD を大きくすると、メモリセル102の安定性が
向上することが知られている。
した半導体装置を用い、NMOS120および122
(データ伝達用トランジスタ)をゲート酸化膜が厚くな
るNMOS26(110) で構成し、NMOS116および
118(データ駆動用トランジスタ)をゲート酸化膜が
薄くなるNMOS26(100) で構成する。このような構
成であると、ゲート酸化膜の厚みの違いによってMOS
FETの駆動能力に差が生じ、比率βT /βDを大きく
することができる。図51は、スタティック型のメモリ
セル102の具体的な回路構成の第2の例を示す図であ
る。図51に示すように、NMOS116、118と、
PMOS121、123からラッチ回路が構成されてお
り、データはラッチされることにより保持される。
PMOSが形成される領域とNMOSが形成される領域
とを互いに分離する素子分離領域を小さくできると、1
つのセル当りの面積を効率良く縮小することが可能とな
る。
10の実施例で説明した半導体装置を用い、NMOS1
16、118とPMOS121、123とをそれぞれ面
方位の異なる領域に形成する。
が形成される領域(P型ウェル22、P型シリコン基板
30等)とPMOSが形成される領域(N型ウェル2
4、N型エピタキシャル層54等)とがそれぞれシリコ
ン窒化膜50によって分離されるようになる。すなわ
ち、窒化膜50が素子分離領域として用いられるので、
例えばLOCOS法により形成された素子分離領域より
も、その大きさを小さくすることができる。よって、セ
ル面積の縮小が実現され、例えば大容量のスタティック
型RAMに好適な装置構造が得られる。上記素子分離領
域の微細化の効果は、スタティック型のメモリセルばか
りでなく、その他のCMOS回路構成を有する装置にお
いても得ることができる。
とPMOSといったCMOS回路の素子分離ばかりでな
く、(100)面上に形成されたNMOSと(110)
面上に形成されたNMOS、あるいは(100)面上に
形成されたPMOSと(110)面上に形成されたPM
OSといったような同一導電型の素子どうしの分離にお
いても、素子分離領域の微細化の効果をもって適用可能
であることはもちろんである。図51に示すメモリセル
をこの発明に適用すると、例えば次のような構成とな
る。
OSとの性能差を考慮し、NMOS116、118をN
MOS26(100) により構成し、PMOS121、12
3をPMOS28(110) により構成する。また、データ
伝達用であるNMOS120、122はセルの安定性を
考慮し、ゲート酸化膜が厚くなるNMOS26(110) に
より構成する。図52は書き替え可能なROM(以下、
PROMと称す)のメモリセル部およびロウデコーダ部
の代表的なブロック図である。
込みを行い、紫外線を照射することによりデータ消去を
行うEPROM、データ書き込みおよび消去をともに電
気的に行うEEPROM等が知られている。このような
PROMにおいては、データ書き込みやデータ消去の際
に、ワード線およびビット線の昇圧が行われる。
ウデコーダ132との接続関係のみが示されているが、
ワード線WL0 〜WL3 を昇圧して活性化させるため
に、ロウデコーダ132を構成する論理積(AND)ゲ
ート133の出力とワード線WL0 〜WL3 との間にレ
ベルシフタ134がそれぞれ設けられている。図53
は、論理積ゲート133およびレベルシフタ134の具
体的な回路構成の一例を示す図である。
は、ソースおよびドレインをともに共通に接続したPM
OS140および142と、この共通ドレインと低電位
電源、例えば接地GNDとの間に電流通路を直列に接続
したNMOS144および146とによって構成された
非論理積(NAND)ゲートの出力を、PMOS148
とNMOS150とで構成されたインバータで反転する
ようにして構成されている。アドレス信号A0 はPMO
S142およびNMOS146のゲートに、また、アド
レス信号A1 はPMOS140およびNMOS144の
ゲートにそれぞれ供給される。
回路により構成されている。PMOS152のソースは
高電位電源VCCまたはプログラム電位VPPが選択的
に供給される端子Vswに接続され、そのドレインはN
MOS154のドレインに接続され、そのゲートはPM
OS156のドレインに接続されるとともに、NMOS
158のドレインおよびワード線WL3 に接続されてい
る。NMOS154のソースは非論理積ゲート133の
PMOS148およびNMOS150のドレインに接続
され、そのゲートには高電位電源VCCが供給される。
PMOS156のゲートはPMOS152およびNMO
S154のドレインに接続される。NMOS158のゲ
ートはNMOS154のソースに接続され、そのソース
は低電位電源、例えば接地GNDに接続されている。
非論理積ゲート133より“H”レベル(VCC)の信
号が供給されるとNMOS158がオンする。よって、
PMOS152がオンし、ワード線WL3 を“L”レベ
ルとする。反対に、非論理積ゲート133より“L”レ
ベルの信号が供給されるとNMOS158がオフ、NM
OS154がオンとなり、PMOS156がオンとなる
ので、ワード線WL3を“H”レベル(VCCまたはV
PP)とする。
34においては、この回路を構成するPMOS152お
よび156、NMOS154およびNMOS158に、
非常に高い電圧、すなわち、VPP(12〜20V)が
印加される時がある。このため、これらのMOSFET
は、高い耐圧を有するMOSFETにて構成されること
が望ましい。
MOS140、142および148、NMOS144、
146および150は、集積度を高めるために微細な構
造を有するMOSFETにて構成されることが好ましい
が、MOSFETを微細化すると、その耐圧が落ちると
いう問題がある。すなわち、ロウデコーダ133とレベ
ルシフタ134とを、同一構造のMOSFETにて構成
することは、PROMの大容量化の進展を妨げになると
推測される。
で説明した半導体装置を用い、PMOS152および1
56、NMOS154および158をゲート酸化膜が厚
くなるNMOS26(110) 、PMOS28(110)で構成
し、PMOS140、142および148、NMOS1
44、146および150をゲート酸化膜が薄くなるN
MOS26(100) 、PMOS26(100) にて構成する。
このようにすると、ロウデコーダ133はゲート酸化膜
が薄く微細化に適したMOSFETで、またレベルシフ
タ134はゲート酸化膜が厚く耐圧が高いMOSFET
でそれぞれ形成することができる。図54は、PROM
のメモリセル部および周辺回路部を構成するMOSFE
Tを一部断面として示した斜視図である。
ル、特にEEPROMのメモリセルにおいては、浮遊ゲ
ート電極160とP型基板301 との間に設けられる第
1ゲート絶縁膜の膜厚を薄くしてトンネル絶縁膜とする
ものが知られている。
した半導体装置を用い、メモリセル130を(100)
の面方位を有するP型基板301 上に形成するように
し、また、ロウデコーダ等の周辺回路部を構成するMO
SFET(PMOS26(110)、NMOS28(110) )
を、(110)の面方位を有する、例えばP型エピタキ
シャルシリコン層56上に形成する。
成する際、ゲート酸化膜62(100)の膜厚とゲート酸化
膜62(110) の膜厚とにそれぞれ、差を生じるように形
成できるので、メモリセル130においては電子のトン
ネル現象が得られるような薄いゲート絶縁膜を、また、
周辺回路部においては、通常の回路動作時にトンネル現
象が生じることがない厚いゲート絶縁膜をそれぞれ得る
ことができる。
が、この発明は上記実施例に限られるものではなく、そ
の主旨を逸脱しない範囲で様々に変形することが可能で
ある。例えば基板12または32上に形成されるエピタ
キシャルシリコン層52、54および56が、その成長
過程中、基板10または30の結晶方位の影響を受けに
くくするために形成されたシリコン窒化膜50は、シリ
コン酸化膜等のその他の絶縁膜等で構成するようにして
も良い。
12および32の面方位とはそれぞれ反対とし、基板1
0および30を(110)、基板12および32(10
0)とすることも可能である。さらに、面方位は、(1
00)、(110)だけでなく、(111)等、形成さ
れる能動素子の特性や、または酸化レート等を考慮して
その他の面方位を選ぶようにしても良い。さらに、半導
体はシリコンばかりでなく、その他の半導体とすること
も可能である。
有するシリコン基体には、MOSFETばかりでなくバ
イポーラトランジスタ等、その他の能動素子を形成する
ことも可能であることは言うまでもない。例えばバイポ
ーラトランジスタ等においても、その特性に面方位依存
性が確認されれば、最適な特性を得られる面方位の部分
にバイポーラトランジスタをそれぞれ形成することもこ
の発明の範囲である。
ば、異なる導電型の能動素子それぞれの性能を同時に最
大限に引き出すことが可能となるとともに、能動素子を
装置に最適な特性をもって形成することも可能な半導体
基体およびその製造方法と、その基体を用いた半導体装
置を提供できる。
基体および装置の第1の製造工程を示す断面図である。
基体および装置の第2の製造工程を示す断面図である。
基体および装置の第3の製造工程を示す断面図である。
基体および装置の第4の製造工程を示す断面図である。
基体および装置の第5の製造工程を示す断面図である。
基体および装置の第6の製造工程を示す断面図である。
基体および装置の第1の製造工程を示す断面図である。
基体および装置の第2の製造工程を示す断面図である。
基体および装置の第3の製造工程を示す断面図である。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
導体基体および装置の第1の製造工程を示す断面図であ
る。
導体基体および装置の第2の製造工程を示す断面図であ
る。
導体基体および装置の第3の製造工程を示す断面図であ
る。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
導体基体および装置の第6の製造工程を示す断面図であ
る。
導体基体および装置の第7の製造工程を示す断面図であ
る。
導体基体および装置の第1の製造工程を示す断面図であ
る。
導体基体および装置の第2の製造工程を示す断面図であ
る。
導体基体および装置の第3の製造工程を示す断面図であ
る。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
導体基体および装置の第6の製造工程を示す断面図であ
る。
導体基体および装置の第1の製造工程を示す断面図であ
る。
導体基体および装置の第2の製造工程を示す断面図であ
る。
導体基体および装置の第3の製造工程を示す断面図であ
る。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
導体基体および装置の第1の製造工程を示す断面図であ
る。
導体基体および装置の第2の製造工程を示す断面図であ
る。
導体基体および装置の第3の製造工程を示す断面図であ
る。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
導体基体および装置の断面図である。
導体基体および装置の第1の製造工程を示す断面図であ
る。
導体基体および装置の第2の製造工程を示す断面図であ
る。
導体基体および装置の第3の製造工程を示す断面図であ
る。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
導体基体および装置の第1の製造工程を示す断面図であ
る。
導体基体および装置の第2の製造工程を示す断面図であ
る。
導体基体および装置の第3の製造工程を示す断面図であ
る。
導体基体および装置の第4の製造工程を示す断面図であ
る。
導体基体および装置の第5の製造工程を示す断面図であ
る。
半導体基体および装置の断面図である。
図である。
図である。
路の回路図である。
の回路図である。
の回路図である。
周辺回路部のブロック図である。
ベルシフタの回路図である。
の周辺回路部を構成するMOSFETを一部断面として
示した斜視図である。
…(110)の面方位を有するシリコン基板、14…マ
スク材、18…開口部、20…シリコン基体、22,2
21 ,222 ,223 ,…P型のウェル、24,2
41 ,242 ,…N型のウェル、26…NMOS、26
(100) …(100)面上に形成されたNMOS、26
(110) …(110)面上に形成されたNMOS、28…
PMOS、28(100) …(100)面上に形成されたP
MOS、28(110) …(110)面上に形成されたPM
OS、30…(100)の面方位を有するP型のシリコ
ン基板、301 …(100)の面方位を有するP型のシ
リコン基板、302 …(110)の面方位を有するP型
のシリコン基板、32…(110)の面方位を有するN
型のシリコン基板、40…シリコン基体、50…シリコ
ン窒化膜、52…エピタキシャルシリコン層、54…N
型のエピタキシャルシリコン層、56…P型のエピタキ
シャル層、60…フィールド酸化膜、62(100) …(1
00)面上に形成されたゲート酸化膜、62(110) …
(110)面上に形成されたゲート酸化膜、641 ,6
42 ,643 ,644 ,645 …ゲート電極、66…N
型の拡散層、68…P型の拡散層、100…ダイナミッ
ク型のメモリセル、102…スタティック型のメモリセ
ル、104…センス回路、106,110,121,1
23…PMOS、108,112114,116,11
8,120,122…NMOS、130…PROMのメ
モリセル、132…ロウデコーダ、133…論理積ゲー
ト、134…レベルシフタ、140,142,148,
152,156…PMOS、144,146,150,
154,158…NMOS、160…浮遊ゲート。
Claims (20)
- 【請求項1】 第1の面方位を有する第1の素子形成面
と、 前記第1の面方位と異なる第2の面方位を有し、前記第
1の素子形成面と互いにほぼ平行な少なくとも1つの第
2の素子形成面と、 を具備することを特徴とする半導体基体。 - 【請求項2】 第1の素子形成面および第1の貼り合わ
せ面をそれぞれ有し、前記第1の素子形成面が第1の面
方位を有する第1の半導体基板と、 前記第1の面方位と異なる第2の面方位を有する第2の
貼り合わせ面を有し、この第2の貼り合わせ面を前記第
1の半導体基板の第1の貼り合わせ面に貼り合わせてい
る第2の半導体基板と、 前記第1の半導体基板に設けられた前記第2の半導体基
板が露呈する少なくとも1つの開口部と、 前記開口部に露呈する前記第2の半導体基板が第2の面
方位を有する第2の素子形成面として構成されているこ
とを特徴とする半導体基体。 - 【請求項3】 前記第1の半導体基板は第1導電型を持
ち、前記第2の半導体基板は第2導電型を持つことを特
徴とする請求項2に記載の半導体基体。 - 【請求項4】 前記第1の半導体基板および前記第2の
半導体基板はともに、同一導電型を持つことを特徴とす
る請求項2に記載の半導体基体。 - 【請求項5】 第1の素子形成面および第1の貼り合わ
せ面をそれぞれ有し、前記第1の素子形成面が第1の面
方位を有する第1の半導体基板と、 前記第1の面方位と異なる第2の面方位を有する第2の
貼り合わせ面を有し、この第2の貼り合わせ面を前記第
1の半導体基板の第1の貼り合わせ面に貼り合わせてい
る第2の半導体基板と、 前記第1の半導体基板に設けられた前記第2の半導体基
板が露呈する少なくとも1つの開口部と、 前記開口部内に形成された半導体層と、 前記半導体層の露出面が第2の面方位を有する第2の素
子形成面として構成されていることを特徴とする半導体
基体。 - 【請求項6】 前記第1の半導体基板は第1導電型を持
ち、前記半導体層は第2導電型を持つことを特徴とする
請求項5に記載の半導体基体。 - 【請求項7】 前記第1の半導体基板および前記半導体
層はともに同一導電型を持つことを特徴とする請求項5
に記載の半導体基体。 - 【請求項8】 主表面に第1の面方位を有する第1の半
導体単結晶、および主表面に前記第1の面方位と異なる
第2の面方位を有する第2の半導体単結晶をそれぞれ用
意する工程と、 前記第1の半導体単結晶の主表面と前記第2の半導体単
結晶の主表面とを互いに貼り合わせる工程と、 前記第1の半導体単結晶に、前記第2の半導体単結晶が
露出する開口部を少なくとも1つ形成する工程と、 を具備することを特徴とする半導体基体の製造方法。 - 【請求項9】 主表面に第1の面方位を有する第1の半
導体単結晶、および主表面に前記第1の面方位と異なる
第2の面方位を有する第2の半導体単結晶をそれぞれ用
意する工程と、 前記第1の半導体単結晶の主表面と前記第2の半導体単
結晶の主表面とを互いに貼り合わせる工程と、 前記第1の半導体単結晶に、前記第2の半導体単結晶が
露出する開口部を少なくとも1つ形成する工程と、 前記開口部内に前記第2の半導体単結晶を種結晶とした
半導体で成るエピタキシャル層を成長させる工程と、 を具備することを特徴とする半導体基体の製造方法。 - 【請求項10】 第1の面方位を有する第1の素子形成
面と、 前記第1の面方位と異なる第2の面方位を有し、前記第
1の素子形成面と互いにほぼ平行な少なくとも1つの第
2の素子形成面とを具備する半導体基体を用い、 前記第1の素子形成面に形成された第1の能動素子と、 前記第2の素子形成面に形成された第2の能動素子と、 を具備することを特徴とする半導体装置。 - 【請求項11】 第1の面方位を有する第1の素子形成
面と、 前記第1の面方位と異なる第2の面方位を有し、前記第
1の素子形成面と互いにほぼ平行な少なくとも1つの第
2の素子形成面とを具備する半導体基体を用い、 前記第1の素子形成面に形成された第1導電型および第
2導電型ともに含む第1の能動素子群と、 前記第2の素子形成面に形成された第1導電型および第
2導電型ともに含む第2の能動素子群と、 を具備することを特徴とする半導体装置。 - 【請求項12】 第1の素子形成面および第1の貼り合
わせ面をそれぞれ有し、前記第1の素子形成面が第1の
面方位を有する第1の半導体基板と、 前記第1の面方位と異なる第2の面方位を有する第2の
貼り合わせ面を有し、この第2の貼り合わせ面を前記第
1の半導体基板の第1の貼り合わせ面に貼り合わせてい
る第2の半導体基板と、 前記第1の半導体基板に設けられた前記第2の半導体基
板が露呈する少なくとも1つの開口部と、 前記開口部に露呈する前記第2の半導体基板が第2の面
方位を有する第2の素子形成面として構成されている半
導体基体を用い、 前記第1の素子形成面に形成された第1の能動素子と、 前記第2の素子形成面に形成された第2の能動素子と、 を具備することを特徴とする半導体装置。 - 【請求項13】 第1の素子形成面および第1の貼り合
わせ面をそれぞれ有し、前記第1の素子形成面が第1の
面方位を有する第1の半導体基板と、 前記第1の面方位と異なる第2の面方位を有する第2の
貼り合わせ面を有し、この第2の貼り合わせ面を前記第
1の半導体基板の第1の貼り合わせ面に貼り合わせてい
る第2の半導体基板と、 前記第1の半導体基板に設けられた前記第2の半導体基
板が露呈する少なくとも1つの開口部と、 前記開口部に露呈する前記第2の半導体基板が第2の面
方位を有する第2の素子形成面として構成されている半
導体基体を用い、 前記第1の素子形成面に形成された第1導電型および第
2導電型ともに含む第1の能動素子群と、 前記第2の素子形成面に形成された第1導電型および第
2導電型ともに含む第2の能動素子と、 を具備することを特徴とする半導体装置。 - 【請求項14】 第1の素子形成面および第1の貼り合
わせ面をそれぞれ有し、前記第1の素子形成面が第1の
面方位を有する第1の半導体基板と、 前記第1の面方位と異なる第2の面方位を有する第2の
貼り合わせ面を有し、この第2の貼り合わせ面を前記第
1の半導体基体の第1の貼り合わせ面に貼り合わせてい
る第2の半導体基板と、 前記第1の半導体基板に設けられた前記第2の半導体基
板が露呈する少なくとも1つの開口部と、 前記開口部内に形成された半導体層と、 前記半導体層の露出面が第2の面方位を有する第2の素
子形成面として構成されている半導体基体を用い、 前記第1の素子形成面に形成された第1の能動素子と、 前記第2の素子形成面に形成された第2の能動素子と、 を具備することを特徴とする半導体装置。 - 【請求項15】 第1の素子形成面および第1の貼り合
わせ面をそれぞれ有し、前記第1の素子形成面が第1の
面方位を有する第1の半導体基板と、 前記第1の面方位と異なる第2の面方位を有する第2の
貼り合わせ面を有し、この第2の貼り合わせ面を前記第
1の半導体基体の第1の貼り合わせ面に貼り合わせてい
る第2の半導体基板と、 前記第1の半導体基板に設けられた前記第2の半導体基
板が露呈する少なくとも1つの開口部と、 前記開口部内に形成された半導体層と、 前記半導体層の露出面が第2の面方位を有する第2の素
子形成面として構成されている半導体基体を用い、 前記第1の素子形成面に形成された第1導電型および第
2導電型ともに含む第1の能動素子群と、 前記第2の素子形成面に形成された第1導電型および第
2導電型ともに含む第2の能動素子群と、 を具備することを特徴とする半導体装置。 - 【請求項16】 メモリセルに接続され、このセルに保
持されたデータを信号として、この信号をその反転信号
とともに伝播するビット線対と、 前記ビット線対間に接続され、このビット線対を伝播す
る信号を差動増幅する、第1導電型および第2導電型の
絶縁ゲート型FETで構成されたセンス回路と、を具備
し、 第1の面方位を有する第1の素子形成面と、前記第1の
面方位と異なる第2の面方位を有し、前記第1の素子形
成面と互いにほぼ平行な第2の素子形成面と、を具備す
る半導体基体を用い、 前記センス回路を構成する第1導電型の絶縁ゲート型F
ETが前記第1の素子形成面に形成され、前記センス回
路を構成する前記第2導電型の絶縁ゲート型FETが前
記第2の素子形成面に形成されていることを特徴とする
半導体装置。 - 【請求項17】 絶縁ゲート型FETにより構成される
ラッチ回路でデータをラッチして保持するメモリセル
と、 ワード線の電位状態によって、前記メモリセルからデー
タをビット線に伝達するか否かを決定するデータ伝達用
絶縁ゲート型FETと、を具備し、 第1の面方位を有する第1の素子形成面と、前記第1の
面方位と異なる第2の面方位を有し、前記第1の素子形
成面と互いにほぼ平行な第2の素子形成面と、を具備す
る半導体基体を用い、 前記ラッチ回路を構成する絶縁ゲート型FETが前記第
1の素子形成面に形成され、前記データ伝達用絶縁ゲー
ト型FETが前記第2の素子形成面に形成されているこ
とを特徴とする半導体装置。 - 【請求項18】 第1導電型および第2導電型の絶縁ゲ
ート型FETそれぞれにより構成されるラッチ回路でデ
ータをラッチして保持するメモリセルを具備し、 第1の面方位を有する第1の素子形成面と、前記第1の
面方位と異なる第2の面方位を有し、前記第1の素子形
成面と互いにほぼ平行な第2の素子形成面と、を具備す
る半導体基体を用い、 前記ラッチ回路を構成する第1導電型の絶縁ゲート型F
ETが前記第1の素子形成面に形成され、前記ラッチ回
路を構成する第2導電型の絶縁ゲート型FETが前記第
2の素子形成面に形成されていることを特徴とする半導
体装置。 - 【請求項19】 絶縁ゲート型FETで構成され、メモ
リセル列または行を選択するデコーダと、 前記デコーダの出力に接続され、絶縁ゲート型FETで
構成されるレベルシフタと、 前記レベルシフタと前記メモリセルとを互いに電気的に
接続する配線と、を具備し、 第1の面方位を有する第1の素子形成面と、前記第1の
面方位と異なる第2の面方位を有し、前記第1の素子形
成面と互いにほぼ平行な第2の素子形成面と、を具備す
る半導体基体を用い、 前記デコーダを構成する絶縁ゲート型FETが前記第1
の素子形成面に形成され、前記レベルシフタを構成する
絶縁ゲート型FETが前記第2の素子形成面に形成され
ていることを特徴とする半導体装置。 - 【請求項20】 絶縁ゲート型FETで構成され、ゲー
トと半導体基体との間にキャリアを蓄積するキャリア蓄
積部を有し、この蓄積部へのキャリア注入および引き抜
きを、前記蓄積部と前記半導体基体との間に設けられた
トンネル絶縁膜を介して行うメモリセルと、 前記メモリセルを活性化させる、絶縁ゲート型FETで
構成される周辺回路部と、を具備し、 第1の面方位を有する第1の素子形成面と、前記第1の
面方位と異なる第2の面方位を有し、前記第1の素子形
成面と互いにほぼ平行な第2の素子形成面と、を具備す
る半導体基体を用い、 前記メモリセルを構成する絶縁ゲート型FETが前記第
1の素子形成面に形成され、前記周辺回路を構成する絶
縁ゲート型FETが前記第2の素子形成面に形成されて
いることを特徴とする半導体装置。
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