JP3061922B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3061922B2 JP3061922B2 JP4038927A JP3892792A JP3061922B2 JP 3061922 B2 JP3061922 B2 JP 3061922B2 JP 4038927 A JP4038927 A JP 4038927A JP 3892792 A JP3892792 A JP 3892792A JP 3061922 B2 JP3061922 B2 JP 3061922B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＭＯＳ型電界効果トランジスタとバイ
ポーラトランジスタを同一基板上に形成した集積回路に
関する。
方法に関し、特にＭＯＳ型電界効果トランジスタとバイ
ポーラトランジスタを同一基板上に形成した集積回路に
関する。
【０００２】
【従来の技術】バイポーラトランジスタの高速動作・高
駆動能力及び相補型電界効果トランジスタの両方の性質
を兼ね備え、これを同一基板上に形成した集積回路（以
下Ｂｉ−ＣＭＯＳと記す）は、近年の低消費電力化及び
高速化の要求から多くの試みが報告されている。
駆動能力及び相補型電界効果トランジスタの両方の性質
を兼ね備え、これを同一基板上に形成した集積回路（以
下Ｂｉ−ＣＭＯＳと記す）は、近年の低消費電力化及び
高速化の要求から多くの試みが報告されている。
【０００３】高集積化が進むにつれてＢｉ−ＣＭＯＳ技
術を用い、メモリ及びロジックを混在させることが一般
的に行われておりこの一例としてＳＲＡＭを用いて説明
を行う。現在、Ｂｉ−ＣＭＯＳ技術を用いたＳＲＡＭで
はスタティック型メモリセル部は高抵抗負荷型セル（図
５）が、またデコーダ，センスアンプ等の周辺ロジック
部にはポリシリエミッタ構造のＮＰＮ型バイポーラトラ
ンジスタ（図５）が用いられており、現在集積度の最も
高い４ＭＢｉ−ＣＭＯＳ ＳＲＡＭにおいても同様の技
術が用いられている（ＩＳＳＣＣ’９１ 講演番号ＷＰ
Ｍ３．５）。
術を用い、メモリ及びロジックを混在させることが一般
的に行われておりこの一例としてＳＲＡＭを用いて説明
を行う。現在、Ｂｉ−ＣＭＯＳ技術を用いたＳＲＡＭで
はスタティック型メモリセル部は高抵抗負荷型セル（図
５）が、またデコーダ，センスアンプ等の周辺ロジック
部にはポリシリエミッタ構造のＮＰＮ型バイポーラトラ
ンジスタ（図５）が用いられており、現在集積度の最も
高い４ＭＢｉ−ＣＭＯＳ ＳＲＡＭにおいても同様の技
術が用いられている（ＩＳＳＣＣ’９１ 講演番号ＷＰ
Ｍ３．５）。
【０００４】本構造を実現するための方法は多数存在す
るが、その代表的な手法として図５（ａ）〜（ｃ）に製
造工程順に示す。まず図５（ａ）は、公知の技術を用い
て、埋込層領域Ｎ型エピタキシャル層領域，ウェル領
域，素子分離領域を形成した後、コレクタ拡散領域，Ｃ
ＭＯＳ形成領域を所望のしきい値電圧に調整しゲート電
極８を形成しさらにＮＰＮ型バイポーラトランジスタの
Ｐ型ベース領域１３を形成したものである。図５（ｂ）
は、次に第２の二酸化シリコン１５を表面に付着し、マ
スクを用いエッチングにより所望の場所を開口し、多結
晶シリコン等の導電膜を付着し、マスクを用いた公知の
非等方性エッチングにより、エミッタ引き出し電極１７
及びグランドもしくはＶＥＥ配線と呼ばれる低電位側配
線１６を形成したものである。図５（ｃ）は、次に第３
の二酸化シリコン１８を表面に付着し、マスクを用いエ
ッチングにより所望の場所を開口し、多結晶シリコン等
の導電膜を付着し、マスクを用いた公知の非等方性エッ
チングにより高抵抗負荷１９を形成したものである。
るが、その代表的な手法として図５（ａ）〜（ｃ）に製
造工程順に示す。まず図５（ａ）は、公知の技術を用い
て、埋込層領域Ｎ型エピタキシャル層領域，ウェル領
域，素子分離領域を形成した後、コレクタ拡散領域，Ｃ
ＭＯＳ形成領域を所望のしきい値電圧に調整しゲート電
極８を形成しさらにＮＰＮ型バイポーラトランジスタの
Ｐ型ベース領域１３を形成したものである。図５（ｂ）
は、次に第２の二酸化シリコン１５を表面に付着し、マ
スクを用いエッチングにより所望の場所を開口し、多結
晶シリコン等の導電膜を付着し、マスクを用いた公知の
非等方性エッチングにより、エミッタ引き出し電極１７
及びグランドもしくはＶＥＥ配線と呼ばれる低電位側配
線１６を形成したものである。図５（ｃ）は、次に第３
の二酸化シリコン１８を表面に付着し、マスクを用いエ
ッチングにより所望の場所を開口し、多結晶シリコン等
の導電膜を付着し、マスクを用いた公知の非等方性エッ
チングにより高抵抗負荷１９を形成したものである。
【０００５】尚、この図５および後から説明する本発明
の実施例を示す図１，図２，図３において、Ｎ型エミッ
タはエミッタ引き出し電極１７とＰ型ベース１３との界
面に形成されているから図示を省略している。又、Ｐ型
ウェル領域５に形成されるＮチャンネル型ＭＯＳ電界効
果トランジスタのＰ型のチャンネル領域の代りにＮ型の
ソース，ドレインとなる拡散層２４を便宜上図示してい
る。
の実施例を示す図１，図２，図３において、Ｎ型エミッ
タはエミッタ引き出し電極１７とＰ型ベース１３との界
面に形成されているから図示を省略している。又、Ｐ型
ウェル領域５に形成されるＮチャンネル型ＭＯＳ電界効
果トランジスタのＰ型のチャンネル領域の代りにＮ型の
ソース，ドレインとなる拡散層２４を便宜上図示してい
る。
【０００６】
【発明が解決しようとする課題】上述した従来のＢｉ−
ＣＭＯＳデバイスにおいて、高集積化の要求から、スタ
ティック型メモリセルの単位セルのサイズが短辺方向が
３〜４μｍ、長辺方向が５〜６μｍ程度のものが用いら
れているが、このように小さいセルを用いた場合、図４
に示すように、高抵抗負荷の抵抗長が十分に確保できな
いと抵抗値にばらつきが生じセルの安定性を確保するの
が非常に難しくなる。さらに抵抗値を十分に確保できな
いとオフ時に高抵抗負荷に流れるリーク電流が大きくな
りセル部での消費電力が増大する。
ＣＭＯＳデバイスにおいて、高集積化の要求から、スタ
ティック型メモリセルの単位セルのサイズが短辺方向が
３〜４μｍ、長辺方向が５〜６μｍ程度のものが用いら
れているが、このように小さいセルを用いた場合、図４
に示すように、高抵抗負荷の抵抗長が十分に確保できな
いと抵抗値にばらつきが生じセルの安定性を確保するの
が非常に難しくなる。さらに抵抗値を十分に確保できな
いとオフ時に高抵抗負荷に流れるリーク電流が大きくな
りセル部での消費電力が増大する。
【０００７】また、ゲート酸化膜の薄膜化によるトラン
ジスタの寿命の低下から電源電圧の低下が行なわれ始め
ているが、高抵抗負荷型セルでは“Ｈ”の書き込み電圧
が電源電圧からサブスレッショルド電圧分下がるために
“Ｌ”の出力側トランジスタの駆動能力が低下するとい
った問題があった。また周辺部に用いられているバイポ
ーラトランジスタにおいても高集積化及び高速化の要求
からセルサイズに合わせたスケーリングが必要となって
いる。
ジスタの寿命の低下から電源電圧の低下が行なわれ始め
ているが、高抵抗負荷型セルでは“Ｈ”の書き込み電圧
が電源電圧からサブスレッショルド電圧分下がるために
“Ｌ”の出力側トランジスタの駆動能力が低下するとい
った問題があった。また周辺部に用いられているバイポ
ーラトランジスタにおいても高集積化及び高速化の要求
からセルサイズに合わせたスケーリングが必要となって
いる。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
同一の半導体基板上にＭＯＳ電界効果トランジスタとバ
イポーラトランジスタとを含みかつ、スタティック型メ
モリセルを設けた半導体装置において、前記スタティッ
ク型メモリセルの負荷にＰ型ＭＯＳ電界効果トランジス
タを有し、前記Ｐ型ＭＯＳ電界効果トランジスタを形成
しているゲート電極は、前記スタティック型メモリセル
を構成するＮ型ＭＯＳ電界効果トランジスタのゲート電
極の上部に絶縁膜を介して設けられ、かつ、と前記バイ
ポーラトランジスタのエミッタ引き出し電極とが同層の
導電膜によって形成されている。他の本発明の半導体装
置は、同一の半導体基板上にＭＯＳ電界効果トランジス
タとバイポーラトランジスタとを含みかつ、スタティッ
ク型メモリセルを設けた半導体装置において、前記スタ
ティック型メモリセルの負荷にＰ型ＭＯＳ電界効果トラ
ンジスタを有し、前記Ｐ型ＭＯＳ電界効果トランジスタ
を形成しているゲート電極と前記バイポーラトランジス
タのエミッタ引き出し電極の下部とが同層の導電膜によ
って形成され、前記Ｐ型ＭＯＳ電界効果トランジスタを
形成しているチャネル・拡散層領域と前記バイポーラト
ランジスタのエミッタ引き出し電極の上部とが同層の導
電膜によって形成され、前記エミッタ引き出し電極は前
記下部の上に前記上部が重なった構成になっている。別
の本発明の半導体装置は、同一の半導体基板上にＭＯＳ
電界効果トランジスタとバイポーラトランジスタとを含
みかつ、スタティック型メモリセルを設けた半導体装置
において、前記スタティック型メモリセルの負荷にＰ型
ＭＯＳ電界効果トランジスタを有し、前記Ｐ型ＭＯＳ電
界効果トランジスタを形成しているゲート電極と前記バ
イポーラトランジスタのベース引き出し電極の上部とが
同層の導電膜によって形成され、前記Ｐ型ＭＯＳ電界効
果トランジスタを形成しているチャネル・拡散層領域と
前記バイポーラトランジスタのベース引き出し電極の下
部とが同層の導電膜によって形成され、前記ベース引き
出し電極は、前記上部が前記バイポーラトランジスタの
ベースに接続する前記下部の上に重なった構成になって
いる。本発明の半導体装置の製造方法は、同一の半導体
基板上にＭＯＳ電界効果トラ ンジスタとバイポーラトラ
ンジスタとを含みかつ、スタティック型メモリセルを設
けた半導体装置の製造方法において、前記スタティック
型メモリセルの負荷にＰ型ＭＯＳ電界効果トランジスタ
を形成し、前記Ｐ型ＭＯＳ電界効果トランジスタのゲー
ト電極と前記バイポーラトランジスタのエミッタ引き出
し電極の下部とを同一の導電膜をパターニングすること
により同じ工程で形成し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているチャネル・拡散層領域と前記バ
イポーラトランジスタのエミッタ引き出し電極の上部と
を同一の導電膜をパターニングすることにより同じ工程
で形成し、これにより前記下部の上に前記上部が重なっ
た前記エミッタ引き出し電極を形成することを特徴とす
る。 別の本発明の半導体装置の製造方法は、同一の半導
体基板上にＭＯＳ電界効果トランジスタとバイポーラト
ランジスタとを含みかつ、スタティック型メモリセルを
設けた半導体装置の製造方法において、前記スタティッ
ク型メモリセルの負荷にＰ型ＭＯＳ電界効果トランジス
タを形成し、前記Ｐ型ＭＯＳ電界効果トランジスタのゲ
ート電極と前記バイポーラトランジスタのベース引き出
し電極の上部とを同一の導電膜をパターニングすること
により同じ工程で形成し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているチャネル・拡散層領域と前記バ
イポーラトランジスタのベース引き出し電極の下部とを
同一の導電膜をパターニングすることにより同じ工程で
形成し、これにより前記下部の上に前記上部が重なった
前記ベース引き出し電極を形成することを特徴とする。
同一の半導体基板上にＭＯＳ電界効果トランジスタとバ
イポーラトランジスタとを含みかつ、スタティック型メ
モリセルを設けた半導体装置において、前記スタティッ
ク型メモリセルの負荷にＰ型ＭＯＳ電界効果トランジス
タを有し、前記Ｐ型ＭＯＳ電界効果トランジスタを形成
しているゲート電極は、前記スタティック型メモリセル
を構成するＮ型ＭＯＳ電界効果トランジスタのゲート電
極の上部に絶縁膜を介して設けられ、かつ、と前記バイ
ポーラトランジスタのエミッタ引き出し電極とが同層の
導電膜によって形成されている。他の本発明の半導体装
置は、同一の半導体基板上にＭＯＳ電界効果トランジス
タとバイポーラトランジスタとを含みかつ、スタティッ
ク型メモリセルを設けた半導体装置において、前記スタ
ティック型メモリセルの負荷にＰ型ＭＯＳ電界効果トラ
ンジスタを有し、前記Ｐ型ＭＯＳ電界効果トランジスタ
を形成しているゲート電極と前記バイポーラトランジス
タのエミッタ引き出し電極の下部とが同層の導電膜によ
って形成され、前記Ｐ型ＭＯＳ電界効果トランジスタを
形成しているチャネル・拡散層領域と前記バイポーラト
ランジスタのエミッタ引き出し電極の上部とが同層の導
電膜によって形成され、前記エミッタ引き出し電極は前
記下部の上に前記上部が重なった構成になっている。別
の本発明の半導体装置は、同一の半導体基板上にＭＯＳ
電界効果トランジスタとバイポーラトランジスタとを含
みかつ、スタティック型メモリセルを設けた半導体装置
において、前記スタティック型メモリセルの負荷にＰ型
ＭＯＳ電界効果トランジスタを有し、前記Ｐ型ＭＯＳ電
界効果トランジスタを形成しているゲート電極と前記バ
イポーラトランジスタのベース引き出し電極の上部とが
同層の導電膜によって形成され、前記Ｐ型ＭＯＳ電界効
果トランジスタを形成しているチャネル・拡散層領域と
前記バイポーラトランジスタのベース引き出し電極の下
部とが同層の導電膜によって形成され、前記ベース引き
出し電極は、前記上部が前記バイポーラトランジスタの
ベースに接続する前記下部の上に重なった構成になって
いる。本発明の半導体装置の製造方法は、同一の半導体
基板上にＭＯＳ電界効果トラ ンジスタとバイポーラトラ
ンジスタとを含みかつ、スタティック型メモリセルを設
けた半導体装置の製造方法において、前記スタティック
型メモリセルの負荷にＰ型ＭＯＳ電界効果トランジスタ
を形成し、前記Ｐ型ＭＯＳ電界効果トランジスタのゲー
ト電極と前記バイポーラトランジスタのエミッタ引き出
し電極の下部とを同一の導電膜をパターニングすること
により同じ工程で形成し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているチャネル・拡散層領域と前記バ
イポーラトランジスタのエミッタ引き出し電極の上部と
を同一の導電膜をパターニングすることにより同じ工程
で形成し、これにより前記下部の上に前記上部が重なっ
た前記エミッタ引き出し電極を形成することを特徴とす
る。 別の本発明の半導体装置の製造方法は、同一の半導
体基板上にＭＯＳ電界効果トランジスタとバイポーラト
ランジスタとを含みかつ、スタティック型メモリセルを
設けた半導体装置の製造方法において、前記スタティッ
ク型メモリセルの負荷にＰ型ＭＯＳ電界効果トランジス
タを形成し、前記Ｐ型ＭＯＳ電界効果トランジスタのゲ
ート電極と前記バイポーラトランジスタのベース引き出
し電極の上部とを同一の導電膜をパターニングすること
により同じ工程で形成し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているチャネル・拡散層領域と前記バ
イポーラトランジスタのベース引き出し電極の下部とを
同一の導電膜をパターニングすることにより同じ工程で
形成し、これにより前記下部の上に前記上部が重なった
前記ベース引き出し電極を形成することを特徴とする。
【０００９】
【実施例】以下に本発明の実施例を説明する。図１
（ｂ）は本発明第１の実施例による断面構造を示すもの
である。同図においてＮチャンネル型ＭＯＳトランジス
タのゲート電極８上に、Ｐチャンネル型ＭＯＳトランジ
スタのゲート電極１２及びチャンネル型ＭＯＳトランジ
スタのソース，ドレインとなる拡散層領域２１が形成さ
れＴＦＴ型メモリセルの負荷を形成している。さらにＰ
型ベース領域１３上に絶縁膜をはさんでエミッタ引き出
し電極１４（エミッタは図示省略）がＴＦＴ型メモリセ
ルのＰチャンネル型ＭＯＳトランジスタのゲート電極１
２と同層の導電膜によって形成され、さらにＰ型ベース
領域１３と接続されている。
（ｂ）は本発明第１の実施例による断面構造を示すもの
である。同図においてＮチャンネル型ＭＯＳトランジス
タのゲート電極８上に、Ｐチャンネル型ＭＯＳトランジ
スタのゲート電極１２及びチャンネル型ＭＯＳトランジ
スタのソース，ドレインとなる拡散層領域２１が形成さ
れＴＦＴ型メモリセルの負荷を形成している。さらにＰ
型ベース領域１３上に絶縁膜をはさんでエミッタ引き出
し電極１４（エミッタは図示省略）がＴＦＴ型メモリセ
ルのＰチャンネル型ＭＯＳトランジスタのゲート電極１
２と同層の導電膜によって形成され、さらにＰ型ベース
領域１３と接続されている。
【００１０】図２（ｄ）は本発明第２の実施例による断
面構造を示すものである。同図において、メモリセル部
は第１の実施例と同様の構造で形成され、Ｐ型ベース領
域１３上に絶縁膜をはさみ、ＴＦＴ型メモリセルのＰチ
ャンネル型ＭＯＳトランジスタのゲート電極１２と同層
の導電膜によってベース引き出し電極２３が形成され、
さらにＴＦＴ型メモリセルのＰチャンネル型ＭＯＳトラ
ンジスタの拡散領域２１と同層の第１の導電膜２６を通
してＰ型ベース領域１３と接続されている。
面構造を示すものである。同図において、メモリセル部
は第１の実施例と同様の構造で形成され、Ｐ型ベース領
域１３上に絶縁膜をはさみ、ＴＦＴ型メモリセルのＰチ
ャンネル型ＭＯＳトランジスタのゲート電極１２と同層
の導電膜によってベース引き出し電極２３が形成され、
さらにＴＦＴ型メモリセルのＰチャンネル型ＭＯＳトラ
ンジスタの拡散領域２１と同層の第１の導電膜２６を通
してＰ型ベース領域１３と接続されている。
【００１１】次に本発明の製造方法について図面を参照
して説明する。図１（ａ）〜（ｂ）は本発明の第１の実
施例の製造方法の主要工程を示す断面図である。
して説明する。図１（ａ）〜（ｂ）は本発明の第１の実
施例の製造方法の主要工程を示す断面図である。
【００１２】図１（ａ）は、公知のＢｉ−ＣＭＯＳプロ
セスを用いて、図５（ｂ）に示した様に、ゲート電極８
及びＮＰＮ型バイポーラトランジスタのＰ型ベース領域
１３及び低電位側配線１０を形成した後に、第１の二酸
化シリコン９を表面に付着し、マスクを用いエッチング
により所望の場所を開口し５０〜２００ｎｍ（ナノメー
タ）程度の膜厚のＰ型ＭＯＳトランジスタのゲート電極
１２及びＮＰＮ型バイポーラトランジスタのエミッタ引
き出し電極１４を形成したものである。
セスを用いて、図５（ｂ）に示した様に、ゲート電極８
及びＮＰＮ型バイポーラトランジスタのＰ型ベース領域
１３及び低電位側配線１０を形成した後に、第１の二酸
化シリコン９を表面に付着し、マスクを用いエッチング
により所望の場所を開口し５０〜２００ｎｍ（ナノメー
タ）程度の膜厚のＰ型ＭＯＳトランジスタのゲート電極
１２及びＮＰＮ型バイポーラトランジスタのエミッタ引
き出し電極１４を形成したものである。
【００１３】図１（ｂ）は、次に１０〜８０ｎｍ程度の
膜厚のＰ型ＭＯＳトランジスタのゲート絶縁膜２０を付
着もしくは酸化等によって形成し次に多結晶シリコンも
しくはアモルファスシリコン等の導電膜を付着し、マス
クを用いた公知の非等方性エッチングによりＰチャンネ
ル型ＭＯＳトランジスタの拡散層領域２１を形成したも
のである。この際にＮＰＮバイポーラトランジスタのエ
ミッタ引き出し電極をＰチャンネル型ＭＯＳトランジス
タのゲート電極１２とＰチャンネル型ＭＯＳトランジス
タの拡散領域２１に用いた導電膜をコンタクトを通して
重ね合わせて形成する、図３に示す方法もある。このよ
うにするとエミッタ引き出し電極上にコンタクトを形成
する際に膜厚が厚くなる分エッチングに対してマージン
が大きく取れる。本実施例ではセルをＣＭＯＳで形成す
るＴＦＴ型セルを用いたため、負荷がＰ型ＭＯＳトラン
ジスタで形成されているため、抵抗値のばらつきを考え
る必要もなくオフ時のリーク電流も大幅に低減すること
ができる。
膜厚のＰ型ＭＯＳトランジスタのゲート絶縁膜２０を付
着もしくは酸化等によって形成し次に多結晶シリコンも
しくはアモルファスシリコン等の導電膜を付着し、マス
クを用いた公知の非等方性エッチングによりＰチャンネ
ル型ＭＯＳトランジスタの拡散層領域２１を形成したも
のである。この際にＮＰＮバイポーラトランジスタのエ
ミッタ引き出し電極をＰチャンネル型ＭＯＳトランジス
タのゲート電極１２とＰチャンネル型ＭＯＳトランジス
タの拡散領域２１に用いた導電膜をコンタクトを通して
重ね合わせて形成する、図３に示す方法もある。このよ
うにするとエミッタ引き出し電極上にコンタクトを形成
する際に膜厚が厚くなる分エッチングに対してマージン
が大きく取れる。本実施例ではセルをＣＭＯＳで形成す
るＴＦＴ型セルを用いたため、負荷がＰ型ＭＯＳトラン
ジスタで形成されているため、抵抗値のばらつきを考え
る必要もなくオフ時のリーク電流も大幅に低減すること
ができる。
【００１４】図２（ａ）〜（ｄ）は本発明の第２の実施
例の製造方法の主要工程を示す断面図である。
例の製造方法の主要工程を示す断面図である。
【００１５】図２（ａ）は、公知のＢｉ−ＣＭＯＳプロ
セスを用いて、図５（ｂ）に示した様にゲート電極８及
びＮＰＮ型バイポーラトランジスタのＰ型ベース領域１
３及び低電位側配線を形成した後に、第１の二酸化シリ
コン９を表面に付着し、マスクを用いエッチングにより
所望の場所を開口し、１００〜２００ｎｍ程度の膜厚の
Ｐ型ＭＯＳトランジスタのゲート電極１２及びベース引
き出し電極２３を形成し、５０〜２００ｎｍの膜厚の二
酸化シリコンもしくは窒化シリコン等の第１の絶縁膜２
２を付着しマスクを用いてバイポーラトランジスタの形
成領域にのみ残したものである。
セスを用いて、図５（ｂ）に示した様にゲート電極８及
びＮＰＮ型バイポーラトランジスタのＰ型ベース領域１
３及び低電位側配線を形成した後に、第１の二酸化シリ
コン９を表面に付着し、マスクを用いエッチングにより
所望の場所を開口し、１００〜２００ｎｍ程度の膜厚の
Ｐ型ＭＯＳトランジスタのゲート電極１２及びベース引
き出し電極２３を形成し、５０〜２００ｎｍの膜厚の二
酸化シリコンもしくは窒化シリコン等の第１の絶縁膜２
２を付着しマスクを用いてバイポーラトランジスタの形
成領域にのみ残したものである。
【００１６】図２（ｂ）は、エミッタ形成のためにマス
クを用い公知のエッチング技術により第１の絶縁膜２４
及びベース引き出し電極２３をエッチングし、１０〜６
０ｎｍ程度の膜厚のＰ型ＭＯＳトランジスタのゲート酸
化膜２５を付着もしくは酸化等によって形成し、次にマ
スクを用いてバイポーラトランジスタの外部ベース領域
の二酸化シリコンを除去したものである。
クを用い公知のエッチング技術により第１の絶縁膜２４
及びベース引き出し電極２３をエッチングし、１０〜６
０ｎｍ程度の膜厚のＰ型ＭＯＳトランジスタのゲート酸
化膜２５を付着もしくは酸化等によって形成し、次にマ
スクを用いてバイポーラトランジスタの外部ベース領域
の二酸化シリコンを除去したものである。
【００１７】図２（ｃ）は、第１の導電膜２６を付着
し、マスクを用いた非等方性エッチングによりＰ型トラ
ンジスタの拡散領域２１及びバイポーラトランジスタ上
に残し、第４の二酸化シリコン２７を付着しマスクを用
いバイポーラトランジスタ上から除去したものである。
し、マスクを用いた非等方性エッチングによりＰ型トラ
ンジスタの拡散領域２１及びバイポーラトランジスタ上
に残し、第４の二酸化シリコン２７を付着しマスクを用
いバイポーラトランジスタ上から除去したものである。
【００１８】図２（ｄ）は公知の非等方性ドライエッチ
ングもしくはフッ化アンモニウムと過酸化水素の混合液
を用いたウェットエッチング液によって選択的に多結晶
シリコンを除去しバイポーラトランジスタの外部ベース
領域上にのみ第１の導電膜２６残したものである。さら
に第２の絶縁膜２７を付着し公知のエッチング技術によ
りエミッタ・ベース間の絶縁のためのサイドウォールを
形成し、例えばヒ素等のＮ型不純物を含んだ多結晶シリ
コン等の導電膜を付着しエミッタ引き出し電極２８を形
成したものである。
ングもしくはフッ化アンモニウムと過酸化水素の混合液
を用いたウェットエッチング液によって選択的に多結晶
シリコンを除去しバイポーラトランジスタの外部ベース
領域上にのみ第１の導電膜２６残したものである。さら
に第２の絶縁膜２７を付着し公知のエッチング技術によ
りエミッタ・ベース間の絶縁のためのサイドウォールを
形成し、例えばヒ素等のＮ型不純物を含んだ多結晶シリ
コン等の導電膜を付着しエミッタ引き出し電極２８を形
成したものである。
【００１９】本実施例ではセル部にＴＦＴ型セルを用い
ているために第１の実施例と同等の効果を持ち、またバ
イポーラトランジスタとして自己整合型を用いたため、
従来のＮＰＮトランジスタを用いた場合に比べ、ベース
拡散層領域の面積を大幅に低減でき、高集積化に対し非
常に有効であると同時にスケーリングによる駆動能力の
向上も計れる。
ているために第１の実施例と同等の効果を持ち、またバ
イポーラトランジスタとして自己整合型を用いたため、
従来のＮＰＮトランジスタを用いた場合に比べ、ベース
拡散層領域の面積を大幅に低減でき、高集積化に対し非
常に有効であると同時にスケーリングによる駆動能力の
向上も計れる。
【００２０】
【発明の効果】以上説明した様に本発明は、同一の半導
体基板にＴＥＴ型ＭＯＳ電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置で特にメモリセル
を同時に形成した半導体装置の製造方法において、メモ
リセル部にＴＦＴ型セルを用いているために従来負荷部
に抵抗を用いていたものがＰ型ＭＯＳトランジスタに置
き換わるためオフ時に負荷に流れるリーク電流を大幅に
低減することができる。また電源電圧の低下に対しても
出力側トランジスタの駆動能力の低下を抑えることがで
きる。さらに高抵抗負荷型セルを用いた場合と同様にＴ
ＦＴ型セルで用いられている導電膜をバイポーラトラン
ジスタのエミッタ引き出し電極もしくはベース引き出し
電極と同一層で用いるため工程数を減らすことができ
る。
体基板にＴＥＴ型ＭＯＳ電界効果トランジスタとバイポ
ーラトランジスタとを含む半導体装置で特にメモリセル
を同時に形成した半導体装置の製造方法において、メモ
リセル部にＴＦＴ型セルを用いているために従来負荷部
に抵抗を用いていたものがＰ型ＭＯＳトランジスタに置
き換わるためオフ時に負荷に流れるリーク電流を大幅に
低減することができる。また電源電圧の低下に対しても
出力側トランジスタの駆動能力の低下を抑えることがで
きる。さらに高抵抗負荷型セルを用いた場合と同様にＴ
ＦＴ型セルで用いられている導電膜をバイポーラトラン
ジスタのエミッタ引き出し電極もしくはベース引き出し
電極と同一層で用いるため工程数を減らすことができ
る。
【図１】本発明の第１の実施例の工程断面図。
【図２】本発明の第２の実施例の工程断面図。
【図３】本発明の第１の実施例の応用例を示す断面図。
【図４】高抵抗負荷の抵抗長による抵抗値の変化を示し
た図。
た図。
【図５】従来技術を示す工程断面図。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込み領域 ３ Ｐ+ 型埋込み領域 ４ Ｎ型エピタキシャル領域 ５ Ｐ型ウェル領域 ６ Ｎ+ 型コレクタ領域 ７ 素子分離酸化膜 ８ ゲート電極 ９ 第１の二酸化シリコン １０ 低電位側配線 １１ ゲート酸化膜 １２ Ｐ型ＭＯＳトランジスタのゲート電極 １３ Ｐ型ベース領域 １４ エミッタ引き出し電極 １５ 第２の二酸化シリコン １６ 低電位側配線 １７ エミッタ引き出し電極 １８ 第３の二酸化シリコン １９ 高抵抗負荷 ２０ ゲート絶縁膜 ２１ Ｐ型ＭＯＳトランジスタの拡散層領域 ２２ 第１の絶縁膜 ２３ ベース引き出し電極 ２４ Ｎ+ 拡散層 ２５ ゲート絶縁膜 ２６ 第１の導電膜 ２７ 第２の絶縁膜 ２８ エミッタ引き出し電極 ２９ 第２のエミッタ引き出し電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−103858（ＪＰ，Ａ) 特開 平２−14565（ＪＰ，Ａ) 特開 昭58−26392（ＪＰ，Ａ) 特開 平４−361568（ＪＰ，Ａ) 特開 平３−20073（ＪＰ，Ａ) 特開 平２−237151（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 同一の半導体基板上にＭＯＳ電界効果ト
ランジスタとバイポーラトランジスタとを含みかつ、ス
タティック型メモリセルを設けた半導体装置において、
前記スタティック型メモリセルの負荷にＰ型ＭＯＳ電界
効果トランジスタを有し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているゲート電極は、前記スタティッ
ク型メモリセルを構成するＮ型ＭＯＳ電界効果トランジ
スタのゲート電極の上部に絶縁膜を介して設けられ、か
つ、前記バイポーラトランジスタのエミッタ引き出し電
極と同層の導電膜によって形成されていることを特徴と
した半導体装置。 - 【請求項２】 同一の半導体基板上にＭＯＳ電界効果ト
ランジスタとバイポーラトランジスタとを含みかつ、ス
タティック型メモリセルを設けた半導体装置において、
前記スタティック型メモリセルの負荷にＰ型ＭＯＳ電界
効果トランジスタを有し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているゲート電極と前記バイポーラト
ランジスタのエミッタ引き出し電極の下部とが同層の導
電膜によって形成され、前記Ｐ型ＭＯＳ電界効果トラン
ジスタを形成しているチャネル・拡散層領域と前記バイ
ポーラトランジスタのエミッタ引き出し電極の上部とが
同層の導電膜によって形成され、前記エミッタ引き出し
電極は前記下部の上に前記上部が重なった構成になって
いることを特徴とする半導体装置。 - 【請求項３】 同一の半導体基板上にＭＯＳ電界効果ト
ランジスタとバイポーラトランジスタとを含みかつ、ス
タティック型メモリセルを設けた半導体装置において、
前記スタティック型メモリセルの負荷にＰ型ＭＯＳ電界
効果トランジスタを有し、前記Ｐ型ＭＯＳ電界効果トラ
ンジスタを形成しているゲート電極と前記バイポーラト
ランジスタのベース引き出し電極の上部とが同層の導電
膜によって形成され、前記Ｐ型ＭＯＳ電界効果トランジ
スタを形成しているチャネル・拡散層領域と前記バイポ
ーラトランジスタのベース引き出し電極の下部とが同層
の導電膜によって形成され、前記ベース引き出し電極
は、前記上部が前記バイポーラトランジスタのベースに
接続する前記下部の上に重なった構成になっていること
を特徴とする半導体装置。 - 【請求項４】 同一の半導体基板上にＭＯＳ電界効果ト
ランジスタとバイポーラトランジスタとを含みかつ、ス
タティック型メモリセルを設けた半導体装置の製造方法
において、前記スタティック型メモリセルの負荷にＰ型
ＭＯＳ電界効果トランジスタを形成し、前記Ｐ型ＭＯＳ
電界効果トランジスタのゲート電極と前記バイポーラト
ランジスタのエミッタ引き出し電極の下部とを同一の導
電膜をパターニングすることにより同じ工程で形成し、
前記Ｐ型ＭＯＳ電界効果トランジスタを形成しているチ
ャネル・拡散層領域と前記バイポーラトランジスタのエ
ミッタ引き出し電極の上部とを同一の導電膜をパターニ
ングすることにより同じ工程で形成し、これにより前記
下部の上に前記上部が重なった前記エミッタ引き出し電
極を形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 同一の半導体基板上にＭＯＳ電界効果ト
ランジスタとバイポーラトランジスタとを含みかつ、ス
タティック型メモリセルを設けた半導体装置の製造方法
において、前記スタティック型メモリセルの負荷にＰ型
ＭＯＳ電界効果トランジスタを形成し、前記Ｐ型ＭＯＳ
電界効果トランジスタのゲート電極と前記バイポーラト
ランジスタのベース引き出し電極の上部とを同一の導電
膜をパターニングすることにより同じ工程で形成し、前
記Ｐ型ＭＯＳ電界効果トランジスタを形成しているチャ
ネル・拡散層領域と前記バイポーラトランジスタのベー
ス引き出し電極の下部とを同一の導電膜をパターニング
することにより同じ工程で形成し、これにより前記下部
の上に前記上部が重なった前記ベース引き出し電極を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038927A JP3061922B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038927A JP3061922B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235287A JPH05235287A (ja) | 1993-09-10 |
| JP3061922B2 true JP3061922B2 (ja) | 2000-07-10 |
Family
ID=12538866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038927A Expired - Lifetime JP3061922B2 (ja) | 1992-02-26 | 1992-02-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061922B2 (ja) |
-
1992
- 1992-02-26 JP JP4038927A patent/JP3061922B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235287A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |