TWI406362B - A complementary gold - oxygen - semi - crystal system method for increasing the mobility of holes in PMOS element region - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

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可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法
本發明係與互補式金氧半電晶體(CMOS)有關，更詳而言之是指一種可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法。
按，習知金屬氧化膜半場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)之製程大體上係先在單晶矽上形成絕緣氧化膜，再沈積一層複晶矽(或金屬)做為閘極，利用加到閘極的電場來控制MOS元件的開關(導電或不導電)。按照導電載子的種類，MOS又可分成兩種類型：NMOS(由電子導電)和PMOS(由電洞導電)，而互補式金氧半導體(CMOS,Complementary MOS)則是由NMOS及PMOS組合而成，具有省電，抗雜訊能力強、α粒子免疫力好等許多優點，是超大型積體電路(VLSI)的主流。
為改善習知金氧半場效應電晶體之性能，近年來有不少應用異質結構(Heterostructure)之技術被揭露，相關專利亦甚多，關於互補式金氧半場效應(CMOS)電晶體之專利即有中華民國發明第91121285號「在選擇性主動區域上製作應變通道層的方法」、第92127405號「具應變通道之互補式金氧半導體及其製作方法」、 第94133084號「互補式金氧半電晶體及其製造方法」、第94116457號「應變互補式金氧半場效電晶體及其製造方法」、第94115798號「具有選擇形成及回填半導體基底區域以增加元件特性之互補式金氧半導體」、第95118438號「關於互補式金氧半導體成像器之絕緣製程及結構」及第95129773號「半導體裝置、互補型金氧半裝置及P型半導體裝置」等專利案所示。
異質結構之技術主要係利用異質材料之應變(strained)造成能隙(Band Gap)差異，而改善電子與電洞之遷移率(mobility)，俾可藉由高電子或電洞遷移率來改善電晶體之電流速度，進而提升電晶體之性能，例如應變矽/矽鍺之異質結構，主要係利用發展相當成熟之磊晶技術(如MBE,CVD)在矽鍺合金上生成一層單晶矽薄膜層，因矽鍺之晶格長度與矽不同，所以將矽磊晶成長在矽鍺層上形成矽應變層所產生的應變，可以使其在平面(in-plane)x方向的晶格增長以與矽鍺層相同，在成長縱向(out-of-plane)y方向則縮小，此種結構的應變型式稱為雙軸(biaxial)的擴張應變(tensile strain)，可同時改善電子/電洞之載子遷移率，及提高元件之驅動電流與操作速度，而甚適合互補式金氧半場效應電晶體。
不過，習知金氧半場效應電晶體以磊晶成長法生成應變層時多係於半導體基底上全面性地為之，惟， 並非所有類型之金氧半場效應電晶體皆可藉由具雙軸擴張或雙軸壓縮應變之材料來改善元件性能，例如，習知之拉伸應變矽/矽鍺通道層雖可增加NMOS之電子遷移率，但卻亦會同時降低PMOS之電洞遷移率。其次，全面性應變碳化矽薄膜層、壓縮矽晶圓之價格亦甚為昂貴。是以，製作包含有NMOS與PMOS之互補式金氧半場效應電晶體時，以全面式磊晶成長方式形成應變層並非最佳之方式。
本發明之主要目的即在提供一種可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其僅將異質結構之技術運用於PMOS元件區，即可獲致同時提升PMOS元件區電洞遷移率及保持NMOS元件區原有性能(電子遷移率不會降低)之效果，且，製作成本較為低廉者。
緣是，為達成前述之目的，本發明係提供一種可提昇PMOS元件區電子遷移率之互補式金氧半電晶體製法，包含有以下步驟：a)提供一半導體基底，並於該半導體基底表面沉積再圖案化形成一罩幕層；b)移除與罩幕層對應PMOS元件區之預定厚度半導體基底；c)於半導體基底被移除之區域形成一碳化矽層；d)移除剩餘之罩幕層；e)於該碳化矽層與半導體基底表面形成一薄膜層；以及f)以淺溝渠隔離技術於該碳 化矽層與半導體基底之間形成一溝渠隔離區，而於該溝渠隔離區二側分別定義一NMOS元件區與一PMOS元件區，使得該PMOS碳化矽層之表面薄膜層具有壓縮應變。
進一步地，b)步驟中，係利用電漿蝕刻技術移除與罩幕層對應PMOS元件區之預定厚度半導體基底，使該半導體基底上部形成一移除區。
進一步地，c)步驟中，係以磊晶成長法於該半導體基底之移除區內形成碳化矽層。
進一步地，d)步驟中，係利用溼式蝕刻移除剩餘之罩幕層。
進一步地，該罩幕層係二氧化矽材質。
進一步地，e)步驟中，該薄膜層係以磊晶成長法形成。
進一步地，e)步驟前，更包含有拋光該碳化矽層與半導體基底表面之步驟。
進一步地，拋光該碳化矽層與半導體基底表面之步驟係以化學研磨拋光方式(CMP)為之。
進一步地，該薄膜層係矽材質。
進一步地，該半導體基底係矽基底。
此外，本發明更係提供一種可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體，包含有一半導體基底，其上部具有一移除區；一碳化矽層，填補於該半 導體基底之移除區內；一薄膜層，形成於該半導體基底與碳化矽層表面；及一溝渠隔離區，形成於該半導體基底與碳化矽層之間，用以於其二側定義一PMOS元件區與一NMOS元件區。
以下，茲舉本發明一較佳實施例，並配合圖式做進一步之詳細說明如後：請參閱各圖所示，本發明一較佳實施例之可提昇PMOS元件區電子遷移率之互補式金氧半電晶體製法，其第一步驟：係先提供一半導體基底12，該半導體基底12係矽基底，並於該半導體基底12表面沉積再圖案化形成一罩幕層14，該罩幕層14係二氧化矽材質。
本發明之第二步驟：係運用習知電漿蝕刻(Plasma Etch)技術去除部分罩幕層14及其下方之適當厚度半導體基底12，使該半導體基底12上部產生一移除區15。
本發明之第三步驟：係於該半導體基底12之移除區15內以磊晶成長法(Epi-grow)形成一碳化矽層16。習知磊晶成長法(或稱選擇性磊晶成長法)係指材料沉積(化學氣相沉積法)於特定形態之表面，磊晶係指在某一晶格上成長另一完整排列之晶格材料，即，相對其磊晶所生長之基底而言，具相同之晶格結構與方向。由於該半導體基底12乃具有規則晶格排列 之矽基底，而該導體基底12未被移除之部分表面具有表面形態為非晶形之非晶質層(罩幕層14)，因此實施磊晶成長法時，僅會於結晶形之半導體基底12上成長磊晶(即碳化矽層16)。
本發明之第四步驟：係利用溼式蝕刻移除剩餘之罩幕層14。
本發明之第五步驟：係於該碳化矽層16與半導體基底12表面形成一薄膜層18。該薄膜層18係矽材質，以磊晶成長法形成。
本發明之最後步驟係以習知電性絕緣之淺溝渠隔離技術(Shallow Trench Isolation，STI)於該碳化矽層16與半導體基底12之間形成一溝渠隔離區19，而於該溝渠隔離區19二側分別定義為一PMOS元件區22與一NMOS元件區24，並將該薄膜層18區分為一PMOS薄膜部26與一NMOS薄膜部28，如圖所示。基此，可再運用習知閘極堆疊、離子植入及熱製程等相關步驟製成互補式金氧半電晶體。
此外，本發明於該碳化矽層16與半導體基底12表面形成薄膜層18前，可先將該碳化矽層16與半導體基底12表面施以化學機械拋光研磨(CMP)，俾使該碳化矽層16與半導體基底12表面平坦化、使薄膜層18易於磊晶成長。
藉此，本發明該薄膜層18之晶格長度與碳化矽層 16不同，故，該薄膜層18之PMOS薄膜部26會產生壓縮應變而成為應變層，而該NMOS薄膜部28與半導體基底12之材質皆為矽，故不會形成應變層。如此一來，由於本發明該PMOS元件區22具有異質結構而NMOS元件區24並無，俾可獲致同時提昇PMOS元件區22電洞遷移率及保持NMOS元件區24原有性能(電子遷移率不會降低)之效果。
其次，習知全面性應變碳化矽薄膜層、壓縮矽晶圓之價格甚為昂貴(USD$1,000)，本發明僅將異質結構技術運用於該PMOS元件區22，整體材料多仍為矽材質(bulk-Si)，製作成本甚為低廉(USD$35)。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
12‧‧‧半導體基底
14‧‧‧罩幕層
15‧‧‧移除區
16‧‧‧碳化矽層
18‧‧‧薄膜層
19‧‧‧溝渠隔離區
22‧‧‧PMOS元件區
24‧‧‧NMOS元件區
26‧‧‧PMOS薄膜部
28‧‧‧NMOS薄膜部
圖一至圖六係本發明一較佳實施例製造流程之剖面示意圖。
12‧‧‧半導體基底
16‧‧‧碳化矽層
19‧‧‧溝渠隔離區
22‧‧‧PMOS元件區
24‧‧‧NMOS元件區
26‧‧‧PMOS薄膜部
28‧‧‧NMOS薄膜部

Claims (13)

  1. 一種可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，至少包含有以下步驟：a)提供一半導體基底，並於該半導體基底表面沉積再圖案化形成一罩幕層；b)移除與罩幕層對應PMOS元件區之預定厚度半導體基底；c)於半導體基底被移除之區域填補一碳化矽層，並使該碳化矽層之厚度係對齊半導體基底；d)移除該半導體基底上剩餘之罩幕層；e)於該碳化矽層與半導體基底表面形成一薄膜層；以及f)以淺溝渠隔離技術於該碳化矽層與半導體基底之間形成一溝渠隔離區，而於該溝渠隔離區二側定義一PMOS元件區與一NMOS元件區。
  2. 如申請專利範圍第1項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，b)步驟中，係利用電漿蝕刻技術移除與罩幕層對應PMOS元件區之預定厚度半導體基底，使該半導體基底上部形成一移除區。
  3. 如申請專利範圍第2項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，c)步驟中，係以磊晶成長法於該半導體基底之移除區內形 成碳化矽層。
  4. 如申請專利範圍第1項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，d)步驟中，係利用溼式蝕刻移除剩餘之罩幕層。
  5. 如申請專利範圍第4項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，該罩幕層係二氧化矽材質。
  6. 如申請專利範圍第1項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，e)步驟中，該薄膜層係以磊晶成長法形成。
  7. 如申請專利範圍第1項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，e)步驟前，更包含有拋光該碳化矽層與半導體基底表面之步驟。
  8. 如申請專利範圍第7項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，拋光該碳化矽層與半導體基底表面之步驟係以化學研磨拋光方式(CMP)為之。
  9. 如申請專利範圍第6項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，該薄膜層係矽材質。
  10. 如申請專利範圍第1項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體製法，其中，該 半導體基底係矽基底。
  11. 一種可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體，包含有：一半導體基底，其上部具有一移除區；一碳化矽層，填補於該半導體基底之移除區內，並使該碳化矽層之厚度係對齊半導體基底；一薄膜層，形成於該半導體基底與碳化矽層表面；以及一溝渠隔離區，形成於該半導體基底與碳化矽層之間，用以於該溝渠隔離區二側分別定義一PMOS元件區與一NMOS元件區。
  12. 如申請專利範圍第11項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體，其中，該半導體基底係矽基底。
  13. 如申請專利範圍第11項所述可提昇PMOS元件區電洞遷移率之互補式金氧半電晶體，其中，該薄膜層係矽材質。
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US5384473A (en) * 1991-10-01 1995-01-24 Kabushiki Kaisha Toshiba Semiconductor body having element formation surfaces with different orientations
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