KR100600407B1 - Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법 - Google Patents

Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법 Download PDF

Info

Publication number
KR100600407B1
KR100600407B1 KR1020050062358A KR20050062358A KR100600407B1 KR 100600407 B1 KR100600407 B1 KR 100600407B1 KR 1020050062358 A KR1020050062358 A KR 1020050062358A KR 20050062358 A KR20050062358 A KR 20050062358A KR 100600407 B1 KR100600407 B1 KR 100600407B1
Authority
KR
South Korea
Prior art keywords
silicon
layer
nitride film
forming
region
Prior art date
Application number
KR1020050062358A
Other languages
English (en)
Inventor
김학동
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050062358A priority Critical patent/KR100600407B1/ko
Application granted granted Critical
Publication of KR100600407B1 publication Critical patent/KR100600407B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PMOS 또는 CMOS 소자용 변형된 실리콘 에피층의 형성 방법을 개시한다. 본 방법은, 반도체 기판 위에 비정질 버퍼층을 형성하는 단계와, 상기 비정질 버퍼층 위에 실리콘 에피층을 형성하는 단계와, 상기 실리콘 에피층 위에 실리콘 질화막을 형성하는 단계와, 상기 기판을 열처리함으로써 실리콘 질화막의 압축응력에 의해 상기 실리콘 에피층을 변형하는 단계와, 상기 실리콘 질화막을 제거하는 단계를 포함하여 구성된다. 그리하여, 반도체 소자의 제조 과정 중 PMOS 소자를 제조할 때 실리콘 질화막을 이용하여 실리콘의 격자 손상이 적은 변형된 실리콘을 형성할 수 있다.
PMOS, CMOS, 실리콘 에피층

Description

ＰＭＯＳ 소자 또는 ＣＭＯＳ 소자용 변형된 실리콘 에피층의 형성 방법{Method of Forming strained Si-Epi Layer for PMOS or CMOS Device}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 PMOS 소자용 변형된 실리콘 에피층의 형성 방법을 공정 순서대로 도시한 단면도이고,
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 CMOS 소자용 변형된 실리콘 에피층을 형성하는 방법을 설명하는 도면으로서, 실리콘 질화막을 적층한 이후에 진행되는 공정을 순서대로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 20: 비정질 버퍼층
30: 실리콘 에피층 31: 변형된 실리콘 에피층
40: 실리콘 질화막 50: 압축응력
60: 소자분리막 70: 게이트 절연막
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 PMOS(P-type Metal Oxide Semiconductor) 소자 또는 CMOS(Complementary Metal Oxide Semiconductor) 소자용 변형된 실리콘 에피층(Strained Silicon Epitaxial Layer)의 형성 방법에 관한 것이다.
최근 반도체 소자가 고집적화 및 고속도화되면서 더욱 미세한 제조 공정기술이 요구되고 있다. 이에 따라 게이트 산화막의 두께도 훨씬 얇아져서 이전 보다 더 작은 선폭이 요구된다. 또한 디바이스의 동작속도를 높이기 위해서는 높은 구동전류가 요구되는데, 디바이스의 크기가 감소되면서 게이트 전압도 감소된다. 이때, 구동전류가 유전체의 게이트 전압에 비례하여 감소되면서, HCI(Hot Carrier Injection)로 인한 소자의 열화 현상이 발생한다. 이것은 소자의 크기가 지속적으로 줄어들지만, 소자의 게이트 단에 인가되는 전압이 비례적으로 줄어들지 못하기 때문에 발생한다.
이를 극복하기 위해 실리콘에 스트레스를 인가하여 캐리어의 이동도를 향상시키는 방법을 사용한다. 정상적인 실리콘의 결정구조는 대략 정육면체의 꼭지점에 원자가 있는 형태인데, 변형된 실리콘은 어느 축의 방향으로 압축응력(Compressive Stress)을 가하여 직육면체의 모양으로 변형시킨 것이다. 외부의 힘에 의해 원자들이 위치하는 결정의 구조가 변형되어 전기적 및 물리적 특성이 변하게 된다. 이러한 물질구조의 조작에 의해 그 안에서 이동하는 전자의 속도를 높일 수 있으므로 반도체 소자의 속도 성능을 향상시킬 수 있다.
종래에는 실리콘게르마늄층을 이용하여 변형된 실리콘층을 형성하였다. 이 방법은 실리콘-게르마늄의 에피택시얼층을 이용하여 채널부를 구성하는 실리콘층에 스트레스를 인가하는 방법이다. 실리콘게르마늄에 의한 스트레스 인가방법은 실리 콘층에 변형을 도입하므로 실리콘층 결정과 격자상수가 다른 실리콘게르마늄층을 끼우는 방법이 일반적으로 사용되고 있다.
그러나 실리콘게르마늄을 이용한 변형된 실리콘을 형성하는 방법은, 소자분리를 위해 선택 산화공정을 별도로 해야 하기 때문에 공정이 복잡하며, 소자 특성 중 NMOS(N-type Metal Oxide Semiconductor)의 임계값 전압을 저하시키고, 또 변형된 실리콘층의 밴드갭이 작아짐로 인해, 소자가 동작할 때 누설전류가 증가하는 문제점이 야기된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 반도체 소자의 제조 과정 중 PMOS 소자를 제조할 때 실리콘 질화막을 이용하여 실리콘의 격자 손상이 적은 변형된 실리콘을 형성하는 것이다.
본 발명의 다른 목적은 CMOS소자를 제조 할 때 PMOS가 형성되는 영역에만 선택적으로 변형된 실리콘을 형성하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 PMOS소자용 변형된 실리콘 에피층의 형성 방법은 반도체 기판 위에 비정질 버퍼층을 형성하는 단계와, 상기 비정질 버퍼층 위에 실리콘 에피층을 형성하는 단계와, 상기 실리콘 에피층 위에 실리콘 질화막을 형성하는 단계와, 상기 기판을 열처리함으로써 실리콘 질화막의 압축응력에 의해 상기 실리콘 에피층을 변형하는 단계와, 상기 실리콘 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 PMOS 소자용 변형된 실리콘 에피층의 형 성하는 단계를 포함한다. 여기서, 반도체 기판 위에 형성되는 상기 비정질 버퍼층은 USG막인 것이 바람직하다.
또한, 본 발명에 따른 CMOS소자용 변형된 실리콘 에피층의 형성 방법은, PMOS 소자가 형성되는 A 영역과 NMOS 소자가 형성되는 B 영역, 그리고 소자분리막이 형성되는 C 영역을 포함하는 반도체 기판 표면 위에 비정질 버퍼층을 형성하는 단계와, 상기 비정질 버퍼층 위에 실리콘 에피층을 형성하는 단계와, 상기 실리콘 에피층 위에 실리콘 질화막을 형성하는 단계와, 상기 B 영역의 상기 실리콘 질화막을 선택적으로 제거하는 단계와, 상기 소자분리막이 형성될 C 영역에 존재하는 상기 실리콘 에피층을 제거하는 단계와, 상기 기판을 열처리함으로써 실리콘 질화막의 압축응력에 의해 상기 실리콘 에피층을 변형하는 단계와, 상기 실리콘 질화막을 제거하는 단계와, 상기 A 영역의 변형된 실리콘 에피층과 상기 B 영역의 실리콘 에피층 사이에 소자분리막을 형성하는 단계를 포함한다. 여기서, 반도체 기판 위에 형성되는 비정질 버퍼층은 USG막인 것이 바람직하다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
[제1실시예]
도 1a 내지 도1d를 참조하여, PMOS 소자용 변형된 실리콘 에피층을 형성하는 방법을 설명하면 다음과 같다.
먼저, 도 1a에서 보듯이, 기판(10)에 비정질 버퍼층으로 USG(Undpoed Silicate Glass, 20)를 적층한다. USG는 불순물을 도핑하지 않은 실리케이드 글라스로서 비결정 고형물의 형태이다. USG는 CVD(Chemical Vapour Deposition)방식 등으로 형성하며, 온도는 약 400 ~ 600℃로 하며, 두께는 약 500 ~ 1000Å의 조건으로 적층한다. 이때, USG 산화막을 사용하기 때문에 선택 산화공정을 별도로 수행하지 않아도 된다.
그런 다음, 도 1b와 같이, 실리콘 에피층(Si-Epi, 30)을 적층한다. 실리콘 에피층은 에피택시(Epitaxy) 방식 등으로 형성한 실리콘 에피택셜층으로 이루어진다. 실리콘 에피층은 약 300 ~ 1000Å의 두께로 적층한다.
다음으로, 실리콘 질화막(Nitride, 40)을 LPCVD(Low Pressure Chemical Vapour Deposition) 방식 등으로 약 300 ~ 700Å의 두께로 적층한다. 이때, LPCVD를 이용하여 증착한 실리콘 질화막(40)은 실리콘 에피층(30)에 큰 스트레스를 인가하게 된다. 즉, 도 1c에 도시한 대로, 실리콘 에피층(30)에 압축응력(50)이 인가된다.
다음으로 열처리 공정을 실시한다. 온도는 약 500 ~ 800℃, 시간은 약 10~30분의 조건으로 한다. 이때, 열처리 공정을 통해 실리콘 질화막(40)이 인가하는 압축응력(50)은 실리콘 에피층을 거쳐 비결정 고형물인 USG막까지 전달된다. 따라서, 열처리 이후에 USG막(20)은 압축응력이 가해진 형태로 변형되어 굳어지게 된다.
다음으로, 도 1c와 같이, 기판(10) 위에 잔존하는 실리콘 질화막(40)를 완전히 제거한다. 이때, 도 1d과 같이 실리콘 질화막을 제거하여도 USG막(20)에 의해 실리콘 에피층(30)에 계속해서 압축응력(50a)이 인가된다. 이에 따라, 실리콘 에피 층은 압축응력(50a)으로 인해 변형이 유지된다.
이후 일반적인 로직 프로세스를 진행하여 최종 소자를 형성한다. 이렇게 형성된 반도체 소자에서는, 변형된 실리콘 에피층(30) 및 USG막(20)의 사이에 격자 손상이 적거나 없으므로, 소자를 형성한 후에 누설전류가 발생하지 않게 된다.
[제2실시예]
제2실시예는 CMOS 소자를 제조할 때 PMOS가 형성되는 영역에만 선택적으로 변형된 실리콘 에피층을 형성하는 방법을 예시한다. 제2실시예의 경우에도 반도체 기판에 비정질 버퍼층으로서 USG막을 형성하고, 이 USG막 위에 실리콘 에피층을 형성한다. 즉, 제2실시예에서도 반도체 기판(10) 위에 USG막(20) 및 실리콘 에피층(30)을 순차적으로 적층한다. USG막 및 실리콘 에피층을 형성하는 방법은 도 1a 내지 도 1c에 설명한 방법과 동일하다.
다만, 실리콘 질화막을 형성하는 방법과 CMOS 소자 중에서 PMOS가 형성되는 영역의 실리콘 에피층에 선택적으로 압축응력을 인가하는 방법에 있어서 차이가 있는데, 이하에서는 도 2a 내지 도 2d를 참조하여 제2실시예에 따른 CMOS 소자용 변형된 실리콘 에피층을 형성하는 방법을 설명한다. 여기서, 제1실시예와 동일한 구성요소는 동일한 도면 부호로 표시되어 있다. 또한, PMOS 소자가 형성되는 영역을 'A', NMOS 소자가 형성되는 영역을 'B', 그리고 소자분리막이 형성되는 영역을 'C'로 나타내었다.
제2실시예를 구체적으로 설명하면, 먼저 도 1a 내지 도 1c에 설명한 방식으로 USG막(20), 실리콘 에피층(30) 및 실리콘 질화막(40)을 반도체 기판(10) 위에 순차적으로 적층한다. 이때, 실리콘 질화막(40)은 실리콘 에피층(30)에 어느 정도의 스트레스(50)를 인가하게 된다.
다음으로, 사진 공정 및 식각 공정을 통해서, 도 2a에서와 같이, B와 C영역의 실리콘 질화막(40)을 선택적으로 식각한다. 계속해서, 사진 공정 및 식각 공정을 통해서, C 영역의 실리콘 에피층(30)을 식각한다.
다음으로, 실리콘 질화막(40)이 A 영역에만 있는 상태에서 기판(10)을 열처리한다. 열처리 공정은 약 500 ~ 800℃의 온도에서 약 10 ~ 30분 동안 수행한다. 이때, 열처리 공정을 통해 실리콘 질화막(40)이 인가하는 압축응력은 실리콘 에피층(30)을 거쳐 비결정 고형물인 USG막(20)까지 전달된다. 열처리 이후에 USG막(20)은 압축응력(50)이 가해진 형태로 변형되어 굳어지게 된다.
다음으로, 도 2b와 같이, 기판(10) 위에 잔존하는 실리콘 질화막(40)를 완전히 제거한다. 이때, 실리콘 질화막(40)을 제거하여도 USG막(20)에 의해 A 영역의 실리콘 에피층(31)에 계속해서 압축응력이 인가된다. 이에 따라, 도 2b의 A영역은압축응력으로 인해 변형이 유발되어진 변형된 실리콘 에피층(31)이 형성된다. 변형된 실리콘 에피층(31)은 실리콘 격자손상이 적으므로, 소자를 형성한 후에도 누설전류가 감소될 수 있다. 그리고 A 영역의 실리콘 에피층(31)은 B 영역의 실리콘 에피층(30)과 격리되어 있으므로, A 영역의 실리콘 에피층(31)에 가해진 압축응력(50a)이 B 영역의 실리콘 에피층(30)에 전달되지 않는다. 따라서, PMOS 소자가 형성되는 영역에서만 선택적으로 실리콘 에피층을 변형할 수 있다.
계속해서 기판(10) 전면에 절연막을 적층한 후, 실리콘 에피층(30, 31)이 노 출될 때까지 연마하여 기판(10)을 평탄화한다. 그리하여, 도 2c에서 보듯이, 소자분리막(60)이 C영역에만 존재하여 소자 분리 영역을 형성한다.
이후 일반적인 로직 프로세스를 진행하여 소자를 형성한다. 즉, 도 2d에서와 같이, 기판(10)에 게이트 절연막(70), 게이트(80), 스페이서(90), 정션(100) 등을 형성한다. 이렇게 형성된 CMOS 소자에는 PMOS가 형성되는 영역에서만 선택적으로 변형된 실리콘층을 형성할 수 있으며, 변형된 실리콘 에피층(31) 및 USG막(20)의 사이에 격자 손상이 적거나 없으므로, 소자를 형성한 후에 누설전류가 발생하지 않게 된다.
지금까지 설명한 바와 같이, 본 발명에 따라 PMOS소자를 제조할 때 실리콘 질화막을 이용한 변형된 실리콘을 형성하기 때문에 실리콘 격자손상이 적어 소자를 형성한 후에도 누설전류가 감소될 수 있다.
또한, 본 발명에서는 CMOS 제조 시 PMOS 지역에만 선택적으로 실리콘 질화막을 이용한 변형된 실리콘을 형성하므로 단 채널효과에 취약한 PMOS 소자만 구동전류를 향상시킬 수 있는 장점이 있다.
또한, 본 발명에서는 USG 산화막을 사용하기 때문에 선택 산화공정을 별도로 하지 않아 공정이 매우 단순해지는 이점이 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

  1. 반도체 기판 위에 비정질 버퍼층을 형성하는 단계와,
    상기 비정질 버퍼층 위에 실리콘 에피층을 형성하는 단계와,
    상기 실리콘 에피층 위에 실리콘 질화막을 형성하는 단계와,
    상기 기판을 열처리함으로써 실리콘 질화막의 압축응력에 의해 상기 실리콘 에피층을 변형하는 단계와,
    상기 실리콘 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 PMOS 소자용 변형된 실리콘 에피층의 형성 방법.
  2. 제1항에 있어서,
    상기 비정질 버퍼층은 USG막인 것을 특징으로 하는 PMOS 소자용 변형된 실리콘 에피층의 형성 방법
  3. PMOS 소자가 형성되는 A 영역, NMOS 소자가 형성되는 B 영역, 그리고 소자분리막이 형성되는 C 영역을 포함하는 반도체 기판 표면 위에 비정질 버퍼층을 형성하는 단계와,
    상기 비정질 버퍼층 위에 실리콘 에피층을 형성하는 단계와,
    상기 실리콘 에피층 위에 실리콘 질화막을 형성하는 단계와,
    상기 A 영역의 상기 실리콘 질화막을 제외한 나머지 영역의 실리콘 질화막을 선택적으로 제거하는 단계와
    상기 소자분리막이 형성될 C 영역에 존재하는 상기 실리콘 에피층을 제거하는 단계와,
    상기 기판을 열처리함으로써 실리콘 질화막의 압축응력에 의해 상기 실리콘 에피층을 변형하는 단계와,
    상기 A 영역의 실리콘 질화막을 제거하는 단계와,
    상기 A 영역의 변형된 실리콘 에피층과 상기 B 영역의 실리콘 에피층 사이에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 소자용 변형된 실리콘 에피층의 형성 방법.
  4. 제3항에 있어서,
    상기 비정질 버퍼층은 USG막인 것을 특징으로 하는 CMOS 소자용 변형된 실리콘 에피층의 형성 방법.
KR1020050062358A 2005-07-11 2005-07-11 Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법 KR100600407B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050062358A KR100600407B1 (ko) 2005-07-11 2005-07-11 Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050062358A KR100600407B1 (ko) 2005-07-11 2005-07-11 Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법

Publications (1)

Publication Number Publication Date
KR100600407B1 true KR100600407B1 (ko) 2006-07-19

Family

ID=37184052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050062358A KR100600407B1 (ko) 2005-07-11 2005-07-11 Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법

Country Status (1)

Country Link
KR (1) KR100600407B1 (ko)

Similar Documents

Publication Publication Date Title
US8076194B2 (en) Method of fabricating metal oxide semiconductor transistor
CN101390209B (zh) 通过在栅极和沟道中引起应变来增强cmos晶体管性能的方法
US7618856B2 (en) Method for fabricating strained-silicon CMOS transistors
JP5795735B2 (ja) チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ
US8927376B2 (en) Semiconductor device and method of forming epitaxial layer
US7858421B2 (en) Method of forming metal-oxide-semiconductor transistor
US7517766B2 (en) Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device
US7326622B2 (en) Method of manufacturing semiconductor MOS transistor device
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
US20070023795A1 (en) Semiconductor device and method of fabricating the same
US20040026765A1 (en) Semiconductor devices having strained dual channel layers
KR20080070642A (ko) 반도체 구조 및 그 형성 방법
US20080242020A1 (en) Method of manufacturing a mos transistor device
US20100078687A1 (en) Method for Transistor Fabrication with Optimized Performance
US9779998B2 (en) Semiconductor device and method of manufacturing the same
US20110217847A1 (en) Semiconductor device and manufacturing method thereof
JP2006165480A (ja) 半導体装置
KR100649311B1 (ko) 게이트 스페이서를 이용한 피모스 소자의 변형된 채널층형성 방법 및 이 방법에 의해 형성된 피모스 소자
US20090140292A1 (en) Integrated circuit and method of fabrication thereof
US7951662B2 (en) Method of fabricating strained silicon transistor
KR100600407B1 (ko) Ｐｍｏｓ 소자 또는 ｃｍｏｓ 소자용 변형된 실리콘에피층의 형성 방법
US11444196B2 (en) Method for fabricating semiconductor device with asymmetric strained source/drain structure
CN113053816B (zh) 半导体结构及其形成方法
TWI415194B (zh) 一種製作應變矽電晶體的方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110620

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee