KR100324973B1 - 절연체상의동일평면에있는전계효과트랜지스터(fet)및제어게이트를갖는전기적으로소거가능한프로그램가능롬(eeprom) - Google Patents

절연체상의동일평면에있는전계효과트랜지스터(fet)및제어게이트를갖는전기적으로소거가능한프로그램가능롬(eeprom) Download PDF

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Abstract

본 발명의 EEPROM 소자는 제1 절연층 위에서 서로 떨어져 있는 전계 효과 트랜지스터 및 제어 게이트, 전계 효과 트랜지스터 및 제어 게이트 위에 형성되어 있는 제2 절연층, 그리고 전계 효과 트랜지스터의 채널 및 상기 제어 게이트 위에 있는 제2 절연층 위의 공통 플로팅 게이트를 일체로 포함하며, 플로팅 게이트는 전계효과 트랜지스터의 게이트 전극을 이룬다. EEPROM 소자들은 메모리 어레이 내에서 서로 연결될 수 있으며, 복수의 메모리 어레이가 적층될 수 있다. 본 발명은 높은 면밀도(areal density)를 갖는 EEPROM 어레이들을 만들기 위하여 비표준 절연체상 실리콘(SOI) 상보형 금속 산화물 반도체(CMOS) 공정을 사용하는 경우의 문제점을 극복한다.

Description

절연체 상의 동일 평면에 있는 전계 효과 트랜지스터(FET) 및 제어 게이트를 갖는 전기적으로 소거가능한 프로그램 가능 롬(EEPROM)
본 발명은 반도체 메모리에 관한 것으로, 특히 전기적으로 소거가능한 프로그램 가능 롬(electrically erasable programmable read-only memory : EEPROM)에 관한 것이다.
절연체상 실리콘(silicon-on-insulator: SOI) 기술은 최근 몇 년 동안 크게 발전하였으며, 장래의 초대규모 집적 회로(VLSI)에 채택될 기술로서 벌크 실리콘을 대체할 가능성이 있다. SOI 기술은 종래 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS)의 트윈 터브(twin tubs)보다는 더 좋은 절연적 분리도(dielectric isolation)를 가지며, 또한 고립된 실리콘 섬(isolated silicon island)을 회로 소자로서 실질적으로 사용할 수 있도록 해준다.
가장 널리 사용되는 EEPROM은 고립(floating) 게이트 및 제어 게이트(워드선) 소자들을 얇은 절연체를 통한 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 또는 핫전자 주입(hot-electron injection)에 의한 프로그래밍과 파울러-노드하임 터널링에 의한 소거와 결합하여 사용한다.
EEPROM 셀은 표준 CMOS 공정을 부가적인 공정 없이 벌크 실리콘에 적응하여 제조할 수 있다. 이는 "A Single Poly EEPROM Cell Structure for Use in Standard CMOS Processes"(K, Ohsaki 등, IEEE Journal of Solid State Circtlits, Vol.29, No.3, p.311)에 기재되어 있다. EEPROM 셀은 인접한 n-채널 모스(N-channel MOS, NMOS) 및 p-채널 모스(p-channel MOS, PMOS) 트랜지스터로 이루어진다. EEPROM 셀은 하나의 다결정 실리콘층만을 사용하며, 이 다결정 실리콘층을 패터닝하여 NMOS 및 PMOS 트랜지스터에 대한 공통의 다결정 실리콘 게이트를 만든다. 이러한 다결정 실리콘 게이트는 EEPROM 셀의 플로팅 게이트의 역할을 수행한다. 벌크 CMOS 공정을 이용하여 이러한 EEPROM을 구현하자면 공간의 낭비가 매우 커서 약 48 리소그래피스퀘어(lithography square)가 필요하기 때문에, 대부분의 애플리케이션에서 셀이쓸모 없게 된다.
EEPROM 설계에 관한 현재의 기술 수준은, 예를 들면 "A 1.28 ㎛2Contactless Memory Cell Technology for a 3V-Only 64 Mbit EEPROM"(H. Kume et al., 1992 International Electron Devices Meeting, Technical Digest, p.991)에 나타나 있다. EEPROM 소자는 다결정 실리콘 플로팅 게이트를 갖는 n-채널 전계 효과 트랜지스터와 이 플로팅 게이트 위에 적층되어 있는 제어 게이트(워드선)로 이루어진다. 1.28 ㎛2의 작은 셀 면적은 0.4 ㎛ CMOS 공정(4 스퀘어)에 기초한 것이다. 프로그램/소거 메커니즘은 파울러-노드하임 터널링을 이용한다.
EEPROM은 저전력 휴대용 전자기기에 유용하고, 응용 주문형 집적 회로(ASIC)및 마이크로 프로세서에 대한 마이크로 코드로서 유용하다.
본 발명은 전기적으로 소거가능한 프로그램 가능 롬(EEPROM)에 적합한 반도체 소자, 반도체 소자의 어레이 및 반도체 소자의 적층 어레이에 관한 것이다. EEPROM 소자는 플로팅 게이트, 제어 게이트 및 절연 게이트 전제 효과 트랜지스터 (insulated-gate field-effect transistors, IGFET)로 이루어진다. 제어 게이트와 전계 효과 트랜지스터는 둘 다 절연체층 위의 동일한 반도체층으로 만들어진다. 제어 게이트와 FET는 동일한 층으로 만들어지므로 동일 평면상에 존재한다. 플로팅 게이트는 제어 게이트와 FET 양자의 상부에 위치하므로 FET 상부의 플로팅 게이트 영역의 또한 FET의 게이트 전극을 이룬다. 제어 게이트는 플로팅 게이트에 용량 결합(capacitively coupled)된다.
FET와 제어 게이트가 동일 평면 위에 있으며 절연체 표면 위에 위치하는 본 발명은 표준 SOI 기술을 사용하여 용이하게 제조될 수 있으며, 이때 SOI 웨이퍼의 실리콘층이 제어 게이트 및 FET 양자를 형성하는 데 사용될 수 있다. 또한 플로팅 게이트가 FET의 게이트 전극을 이루므로 이러한 EEPROM 소자의 제조 방법을 EEPROM 소자의 일부가 아닌 다른 FET를 제조하는 데에 사용할 수 있다. 따라서 본 발명은 표준 SOI CMOS 소자와 본 발명의 EEPROM 소자를 동일한 칩에 용이하게 집적할 수 있도록 한다.
본 발명의 EEPROM 소자는 또한 절연체상 다결정 실리콘(polysilicon-on-insulator) 또는 절연체상 비정질 실리콘(amorphous silicon-on-insulator)을 사용하여 제조할 수 있는데, 제어 게이트 및 FET 양자가 다결정 실리콘층 또는 비정질 실리콘층으로 만들어진다. 절연체상 다결정 실리콘 또는 절연체상 비정질 실리콘이 표준 CMOS 집적 회로의 상부 또는 서로의 상부에 용이하게 형성될 수 있으므로, 본 발명에 따른 EEPROM 소자의 다층 어레이가 서로의 상부에 적층될 수 있다. 어레이를 적층함으로써, EEPROM 셀의 면밀도(areal density)가 증가할 수 있다.
본 발명의 이러한 특징과 그 밖의 특징, 목적 및 장점들은 이하에서 설명할 본 발명의 상세한 설명 및 이와 관련된 첨부 도면을 고려하면 더욱 명확해질 것이다.
도 1은 본 발명의 하나의 실시예를 도시한 EEPROM 소자의 평면도이다.
도 2는 절연체상 반도체(silicon-on-insulator, SOI) 웨이퍼의 단면도이다.
도 3은 EEPROM 소자 제조의 제1 단계에서 선 5-5를 따라 취한 도 1의 단면도이다.
도 4는 EEPROM 소자 제조의 제2 단계에서 선 5-5를 따라 취한 도 1의 단면도이다.
도 5는 도 1의 선 5-5를 따라 취한 단면도로서 EEPROM 소자의 FET, 제어 게이트(워드선) 및 고립(floating) 게이트를 보여준다.
도 6은 도 1의 선 6-6을 따라 취한 단면도로서 FET를 보여준다.
도 7은 도 1의 선 7-7을 따라 취한 단면도로서 제어 게이트(워드선)를 보여준다.
도 8은 하나의 층 위에서 서로 연결되어 메모리를 이루는 EEPROM 소자 어레이의 평면도이다.
도 9는 층들 사이에서 서로 연결되어 메모리를 이루는 EEPROM 소자의 다수의 적층된 층들의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : EEPROM 셀
11 : 리드선
12 : FET
13 : 소스
14 : 플로팅 게이트
15 : 드레인
15 : 비트선
18 : 워드선
24 : SOI 웨이퍼
25 : 기판
26 : 절연층
27 : 반도체층
28, 29, 30 : 개구부
도 1에는 전기적으로 소거가능한 프로그램 가능 롬(EEPROM) 셀(10)의 평면도가 도시되어 있다. EEPROM 셀(10)은 플로팅 게이트(14)를 갖는 전계 효과 트랜지스터(FET)(12)를 포함한다. FET(12)의 소스(13)는 리드선(11)을 통해 접지 전압 등의 전위에 연결되고, FET(12)의 드레인(15)은 비트선(16)에 연결된다. 플로팅 게이트 (14)는 워드선(18) 위에 걸쳐 있으며, 미리 정해진 값의 용량 결합을 얻기에 충분한 중첩 영역(20)을 가진다.
다수의 EEPROM 셀(10)의 도 8에 도시한 바와 같이 서로 연결되어 하나의 EEPROM 어레이를 이를 수 있다. EEPROM 셀은 행(row)과 열(column)로 배열될 수 있다. 한 행의 EEPROM 셀은 하나의 워드선에 연결되고, 한 열의 EEPROM 셀은 하나의 비트선에 연결된다.
EEPROM 셀 어레이는 도 2에 도시한 바와 같이 SOI 웨이퍼(24) 위에 형성된다. 실리콘 등으로 이루어진 기판(25) 위에 실리콘 이산화물 등으로 이루어진 절연 층(26)이 형성되어 있다. 절연층(26) 위에는 단결정, 다결정 또는 비정질 등의 반도체층(27)이 위치한다. 반도체층(27)은 예를 들어 규소(Si), 게르마늄(Ce), 탄화규소(SiC), 규소게르마늄(SiGe), 갈륨비소(GaAs), 질화갈륨(GaN), 인듐갈륨비소 (InGaAs) 또는 인듐인(InP)일 수 있다. 웨이퍼(24)는 접착(bond) 및 에치백(etch back) 기술로 제조할 수 있다. 접착 및 에치백 기술은 먼저 하나의 실리콘 웨이퍼를 다른 실리콘 웨이퍼에 접착하는 것으로 이루어지며, 이 때 하나의 와이퍼 또는 양 웨이퍼는 그 위에 실리콘 이산화물층을 갖는다. 이어, 실리콘 웨이퍼 중 하나가 에치다운(etch down)되어 얇은 층을 이룬다. 또는, 웨이퍼(24)는 산소를 실리콘 웨이퍼(25) 내에 주입하고 열처리하여 매립 산화물층을 형성함으로써 제조될 수도 있다. 이러한 공정은 산소 주입에 의한 분리(separation by implantation of oxygen, SIMOX)로 알려져 있다.
도 3은 제조의 제1 단계에서 선 5-5를 따라 취한 도 1의 단면을 도시한 것으로서, 게이트 산화물 및 후속 층들이 형성되기 전이다. 반도체층(27)을 패터닝하여 공간적으로 떨어진 제1 및 제2 반도체 영역을 형성할 수 있다. 제1 영역은 FET(12)의 소스(13), 드레인(15) 및 채널 영역(39)을 위한 것이고, 제2 영역은 제어 게이트[워드선(18)]을 위한 것이다. 반도체층(27)의 개구부(28, 29, 30)를 화학 기상증착(chemical vapor deposition, CVD) 등의 방법으로 예를 들어 실리콘 이산화물 (32)과 같은 절연체로 충전(充愼)한다. 패터닝된 반도체층(27) 및 실리콘 이산화물 (32)의 상부 표면을 화학·기계적 연마(chemical mechanical polishing, CMP) 등의 방법으로 연마하여 평탄면(33)을 형성한다.
FET(12)의 소스(13), 드레인(15) 및 몸체와 제어 게이트(워드선)(18)를 예를들어 약 4 ×1017까지 p형으로 도핑한다. 제어 게이트(워드선)(18)는 그 저항을 감소시키기 위해 예를 들어 약 2 ×1020까지 p++로 강하게 도핑(heavily dope)될 수 있다.
다음, 도 4에 도시한 바와 같이, 얇은 실리콘 이산화물층(36)을 CVD 방법 등으로 적층하여 FET(12)의 게이트 절연체를 형성한다.
다음, 다결정 실리콘 등의 다결정 반도체 물질로 이루어진 층(38)을 패터닝된 반도체층(27) 위의 박막 절연체층(36) 위에 형성하는데, 이 박막 절연체층(36)은 예를 들어 실리콘 이산화물로 이루어질 수 있다. 그 후, 리소그래피 (lithography) 기술로 층(38)을 패터닝하여 도 1 및 도 4에 도시한 바와 같은 플로팅 게이트(14)를 형성한다.
플로팅 게이트(14)는 블랭킷층(blanket layer)으로 사용된다. 플로팅 게이트 (14)를 마스크로 사용하여, 소스(13) 및 드레인(15)을 예를 들어 약 1 × 1020까지 이온 주입으로 n형으로 도핑하되, 채널 영역(35)은 p형으로 남겨둔다. 이 공정중에 마스크 역할을 하는 플로팅 게이트(14)도 또한 n형으로 도핑된다.
예를 들어 실리콘 질소화합물로 이루어진 절연체층(40)을 플로팅 게이트(14)와 절연체층(36) 위에 형성한다. 그 후, 절연체층(40)을 반응성 이온 식각 (reactive ion etching, RIE) 등의 방법으로 식각하여 도 5에 도시한 측벽(42)을 형성한다.
다음, 플로팅 게이트(14) 또는 측벽(42)으로 보호되지 않은 곳을 통하여 절연체층(36)을 식각하여, 도 1에 도시한 소스(13) 및 드레인(15)과 제어 게이트(워드선)(18)의 반도체 물질을 노출시킨다. 그 다음에, 티타늄과 같은 내화성 (refractory) 금속층을 소스(13), 드레인(15), 플로팅 게이트(14) 및 제어 게이트(워드선)(18)의 실리콘 등 반도체 물질 위에 적층(deposit)한다. 이 내화성 금속층을 열처리하여 도 1, 도 6 및 도 7에 도시한 바와 같이 소스(13), 드레인(15), 플로팅 게이트(14) 및 제어 게이트(워드선)(18) 위에 예를 들면 티타늄 규소 화합물 (44)을 형성한다. 규소 화합물(44)은 음저항을 낮추는 역할을 한다.
도 6은 도 1의 선 6-6을 따라 취한 단면도이다. 도 6에서, FET(12)는 200nm두께의 반도체 물질 상에서 제조될 수 있다. 실리콘 이산화물층(36)의 두께는 5nm일_수 있고, 플로팅 게이트(14)의 두께는 약 200nm일 수 있다.
도 7은 도 1의 선 7-7을 따라 취한 단면도이다. 도 7에서 제어 게이트(워드선)(18)는 FET(12)와 동일한 반도체층으로 형성된다.
도 8은 하나의 층 위에서 서로 연결되어 랜덤 액세스 메모리를 이루는 EEPROM 셀의 메모리 어레이(50)의 평면도이다. EEPROM 셀(51-61)은 행 및 열로 배열된다. EEPROM 셀(51-54)의 제어 게이트(워드선)는 워드선(64)에 직렬로 연결되고, EEPROM 셀(55-57)의 제어 게이트(워드선)는 워드 선(65)에 직렬로 연결되며, EEPROM 셀(58-61)의 제어 게이트(워드선)는 워드선(66)에 직렬로 연결된다. 워드선 (64-66)은 메모리 어레이(50)의 행 0-2에 대응하고 제어 신호(WO-W2)를 각각 전달한다. 워드선(64-66)은 예를 들어 CMOS 회로일 수 있는 워드선 드라이버(68, 69, 70)에 연결되며, 이들은 행 디코더의 출력에 연결된다. 각 EEPROM 셀의 FET(12)의 소스(13)는 제1 금속 배선 레벨(도시하지 않음)을 통하여 접지 전위 등의 미리 정해진 전압에 연결된다. EEPROM 셀(51, 55, 58)의 FET(12)의 드레인(15)은 비트선 (72)에 연결되고, EEPROM 셀(52, 56, 59)의 FET(12)의 드레인(15)은 비트선(73)에 연결되고, EEPROM 셀(53, 57, 60)의 FET(12)의 드레인(15)은 비트선(74)에 연결되며, EEPROM 셀(54, 61)의 FET(12)의 드레인(15)은 비트선(75)에 연결된다. 비트선 (72-75)은 열 0-3에 대응하고 데이터 신호(DO-D3)를 각각 전달한다. 비트선(72-75)은 제2 배선 레벨 상의 금속선일 수 있으며, 제2 배선 레벨로부터 어레이의 그 열에 있는 인접 열의 두 개의 FET로 향하는 공유 비아(via)들을 통하여 FET 드레인단자와 접촉할 수 있다.
메모리 어레이(50)의 통상적인 동작은 다음과 같다. 비트를 소거하기 위해서는 워드선의 0에서 10볼트로 상승하고 비트선은 0볼트를 유지한다 "1"을 프로그래밍 하기 위해서는, 워드선의 0에서 -7.5볼트로 떨어지고 비트선은 0에서 2.5볼트로 상승한다. "0"을 프로그램하기 위해서는, 워드선이 0에서 -7.5볼트로 떨어지고 비트선은 0볼트를 유지한다. 데이터를 판독하기 위해서는, 선택된 셀의 워드선이 0에서 2.5볼트로 상승하고, 각 비트선은 예를 들어 1 볼트인 양(陽)의 전압을 유지하며, 선택된 비트선을 통한 전류는 적절한 센스 증폭기(sense amplifier)를 사용하여 측정된다.
도 9는 다수의 적층된 층(81-83)을 도시한 단면도로서, 각 층이 도 8에 도시한 메모리 어레이(50)와 유사한 메모리 어레이일 수 있다. 도 8의 한 층에 대한 것처럼, 도 9에서는 각 층의 워드선이 어레이 층의 측면으로부터 접근한다. 비아 (via) 또는 스터드(stud)(91, 92)는 하나의 세로 열의 모든 FET(12)와 접촉할 수 있으며, 그 후 비아 또는 스터드는 각 열 내에서 연결되어 각 비트선을 이룬다. 따라서 최상부 메모리 어레이층 상의 메모리 셀 하나에 대한 금속 비트선 또한 동일한 세로 열에 속하는 모든 메모리 셀, 즉 각 하부 메모리 어레이 층의 하나의 셀에 대해 비트선의 역할을 한다. 도시하지 않은 절연층을 적층된 층 위에 형성한 후 그위에 다음 메모리 층을 형성한다. 메모리 어레이(50)는 벌크 실리콘 웨이퍼 또는 SOI 웨이퍼 상에 제조될 수도 있다.
앞에서는 절연체상의 동일 평면에 있는 FET 및 제어 게이트 또는 워드선을갖는 EEPROM 소자를 포함하는 EEPROM 어레이 및 적층 어레이에 대하여 설명하고 예시하였지만, 첨부한 특허청구범위에 의해서만 제한되는 본 발명의 넓은 범위를 벗어나지 않고 본 발명의 수정 및 변경이 가능하다는 것은 본 발명 기술 분야의 당업자에게 명백하다.

Claims (26)

  1. 전기적으로 소거 가능한 프로그램 가능 롬(electrically erasable programmable read-only memory; EEPROM) 소자로서,
    평탄면을 가지고 있는 플로팅 게이트,
    상기 플로팅 게이트와 용량 결합(capacitively coupled)되어 있는 제어 게이트,
    게이트 전극이 상기 플로팅 게이트로 형성되는 절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistor)
    를 포함하며,
    상기 제어 게이트 및 상기 절연 게이트 전계 효과 트랜지스터는 제1 절연층 위에 위치하는 동일한 반도체 물질층으로 이루어져 동일 평면에 위치하고,
    상기 제어 게이트 및 상기 절연 게이트 전계 효과 트랜지스터는 상기 반도체 물질층을 패터닝하여 형성된 서로 분리된 반도체 섬들(semiconductor islands)로 이루어지고,
    제2 절연층이 상기 절연 게이트 전계 효과 트랜지스터의 채널 영역 및 상기 제어 게이트 위에 위치하고,
    상기 플로팅 게이트는 상기 절연 게이트 전계 효과 트랜지스터의 상기 채널영역과 상기 제어 게이트 위에 있는 상기 제2 절연층 위에 위치하고,
    상기 플로팅 게이트의 상기 평탄면은 상기 제어 게이트와 상기 절연 게이트전계 효과 트랜지스터의 상기 동일 평면에 평행하며,
    상기 제2 절연층은,
    (i) 상기 플로팅 게이트의 평탄면과 상기 제어 게이트의 상기 동일 평면의 사이와,
    (ii) 상기 플로팅 게이트의 평탄면과 상기 절연 게이트 전계 효과 트랜지스터의 동일 평면의 사이에서
    동일한 두께를 가지는
    EEPROM 소자.
  2. 제1항에 있어서,
    상기 반도체 물질층이 실리콘, 게르마늄, 실리콘 탄화물, 실리콘게르마늄, 갈륨비소화합물, 갈륨질소화합물, 인듐갈륨비소화합물, 인듐인화합물로 이루어진 군에서 선택된 물질로 이루어지는 EEPROM 소자.
  3. 제1항에 있어서,
    상기 반도체 물질층이 단결정, 다결정 및 비정질 반도체 물질로 이루어진 그룹에서 선택되는 EEPROM 소자.
  4. 제1항에 있어서,
    상기 EEPROM 소자가 상기 분리된 반도체 섬들 사이에 위치하는 절연 물질을더 포함하는 EEPROM 소자.
  5. 제4항에 있어서,
    상기 절연 물질이 상기 분리된 반도체 섬들과 실질적으로 동일 평면에 있는 EEPROM 소자.
  6. 제1항에 있어서,
    상기 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인이 상기 플로팅 게이트를 마스크로 사용하는 이온 주입(ion implantation)으로 형성되는 소스 및 드레인인 EEPROM 소자.
  7. 제1항에 있어서,
    상기 플로팅 게이트는 둘레를 따라 형성되어 있는 유전체 측벽을 갖는 EEPROM 소자.
  8. 제7항에 있어서,
    상기 EEPROM 소자가, 낮은 옴(ohm) 저항을 얻기 위해 상기 측벽 바깥의 상기 제어 게이트 및 상기 절연 게이트 전계 효과 트랜지스터의 상부 표면 위와 상기 플로팅 게이트의 상부 표면 위에 위치한 내화성(refractory) 금속 규소 화합물의 층을 더 포함하는 EEPROM 소자.
  9. 제1항에 있어서,
    상기 제어 게이트 위에 위치한 상기 플로팅 게이트가 상기 반도체 섬의 하나이상의 가장자리(edge) 안쪽에서 끝남으로써, 상기 반도체 섬의 상부 표면이 상기 플로팅 게이트의 상기 하나 이상의 가장자리 주위에서 노출되는 EEPROM 소자.
  10. 제9항에 있어서,
    상기 EEPROM 소자는, 다수의 제어 게이트가 직렬로 연결될 때 낮은 옴 저항을 갖도록, 상기 플로팅 게이트의 상기 하나 이상의 가장자리 주위에서 상기 반도체 섬 상부 표면 위의 내화성 금속 규소 화합물의 층을 더 포함하는 EEPROM 소자.
  11. 전기적으로 소거 가능한 프로그램 가능 롬(electrically erasable programmable read-only-memory, EEPROM) 소자를 다수 포함하는 메모리에 있어서,
    상기 각 EEPROM 소자는,
    플로팅 게이트,
    상기 플로팅 게이트와 용량 결합되어 있는 제어 게이트, 그리고
    상기 플로팅 게이트로 이루어진 게이트 전극을 가지고 있는 절연 게이트 전계 효과 트랜지스터
    를 포함하고,
    상기 제어 게이트 및 상기 절연 게이트 전계 효과 트랜지스터가 제1 절연층위에 놓여 있는 동일한 반도체 물질층으로 이루어지고 상기 절연 게이트 전계 효과 트랜지스터와 상기 제어 게이트는 동일 평면에 위치하고,
    제2 절연층은 상기 절연 게이트 전계 효과 트랜지스터의 채널 영역 및 상기 제어 게이트 위에 위치하고,
    상기 플로팅 게이트는 상기 절연 게이트 전계 효과 트랜지스터의 상기 채널영역과 상기 제어 게이트 위에 있는 상기 제2 절연층 위에 위치하고,
    상기 EEPROM 소자 중 제1군 EEPROM 소자는 다수의 행과 열로 배열되어 제1 메모리 어레이를 이루고, 상기 다수의 행 중 한 행의 상기 EEPROM 소자의 제어 게이트는 직렬로 연결되어 상기 행을 선택하는 하나의 워드선을 이루고, 상기 각 행의 상기 EEPROM 소자 중 하나의 절연 게이트 전계 효과 트랜지스터의 드레인은 공통으로 연결되어 하나의 비트선을 이루고,
    상기 제1군 EEPROM 소자의 위에 제3 절연층이 위치하고 있고,
    상기 제3 절연층 위에 제2군 EEPROM 소자가 위치하며, 상기 제2군 EEPROM 소자는 다수의 행과 열로 배열되어 제2 메모리 어레이를 이루는
    메모리
  12. 제11항에 있어서,
    상기 복수의 EEPROM 소자들의 절연 게이트 전계 효과 트랜지스터의 소스가 제1 전위에 공통으로 연결되는 메모리.
  13. 제1항에 있어서,
    상기 플로팅 게이트는 프로그래밍 전압의 대부분이 상기 절연 게이트 전계 효과 트랜지스터에 인가될 수 있는 결합 용량을 얻을 수 있도록 상기 제어 게이트 위로 연장되어 있는 EEPROM 소자.
  14. 제11항에 있어서,
    상기 비트선은, 한 열(column)의 홀수 행의 EEPROM 소자의 절연 게이트 전계효과 트랜지스터의 드레인이 제1 도체에 연결되고 짝수 행의 EEPROM 소자의 절연 게이트 전계 효과 트랜지스터의 드레인이 제2 도체에 연결되어 있는 접힌(folded)비트선을 포함하며, 상기 제1 도체 및 제2 도체는 상기 제1 메모리 어레이에 걸쳐 실질적으로 서로 평행하게 뻗어 있는 메모리.
  15. 제1항에 있어서,
    상기 반도체 물질층은 상기 전계 효과 트랜지스터 및 제어 게이트를 형성하기 위한 하나의 반도체 물질층만을 포함하는 EEPROM소자.
  16. 제11항에 있어서,
    상기 제2 메모리 어레이 위에 위치하는 적어도 하나의 절연층을 더 포함하고,
    상기 적어도 하나의 절연층의 각 절연층 위에 상기 EEPROM 소자 중 다수가다수의 행과 열로 배치되어 제3 메모리 어레이를 이루는 메모리.
  17. 제11항에 있어서,
    상기 제2군 EEPROM 소자의 절연 게이트 전계 효과 트랜지스터의 드레인을 연결하는 상기 비트선이, 상기 제1군 EEPROM 소자 중 하나의 절연 게이트 전계 효과트랜지스터의 드레인도 연결하며, 상기 연결된 EEPROM 소자들이 실질적으로 수직방향으로 적층되어 있는 메모리.
  18. 제16항에 있어서,
    상기 제3 메모리 어레이의 최상부의 EEPROM 소자의 절연 게이트 전계 효과 트랜지스터의 드레인을 연결하는 상기 비트선이, 상기 제3 메모리 어레이 아래에 위치한 상기 각 메모리 어레이의 EEPROM 소자 중 하나의 절연 게이트 전계 효과 트랜지스터의 드레인도 연결하며, 상기 비트선에 접속된 상기 EEPROM 소자들이 실질적으로 수직 방향으로 서로 바로 아래에 위치하는 메모리.
  19. 기판,
    상기 기판 위의 제1 절연층,
    상기 절연층 위에 위치하고 서로 떨어져 있는 제1 및 제2 반도체 영역,
    상기 제1 반도체 영역의 적어도 일부 및 상기 제2 반도체 영역 상에 형성되어 있는 제2 절연층, 그리고
    상기 제2 절연층 위에 형성되어 있고, 패터닝되어 상기 제1 반도체 영역의 일부 및 상기 제2 반도체 영역 위의 플로팅 게이트를 이루는 실리콘층
    을 포함하며,
    상기 제1 및 제2 반도체 영역 사이의 공간은 제1 절연물질로 충전되어 있고,
    상기 플로팅 게이트는 평탄면을 가지고,
    상기 제1 및 제2 반도체 영역은 동일 평면에 위치하며,
    상기 제2 절연층이 상기 제1 및 제2 반도체 영역의 상기 동일 평면과 상기 플로팅 게이트의 평탄면 사이의 모든 영역에서 동일한 두께를 가지도록 상기 플로팅 게이트의 평탄면이 상기 동일 평면과 평행한
    데이터 저장용 메모리 소자.
  20. 절연층과 상기 절연층 위의 반도체층을 갖는 기판을 선택하고, 상기 기판의 상기 반도체층을 패터닝하여 실질적으로 서로 평행한 복수의 반도체 바(bar)를 형성하는 단계,
    인접하는 반도체 바 사이의 공간을 절연체로 충전하는 단계,
    상기 절연체를 평탄화하여 상기 인접하는 반도체 바와 동일 평면에 있도록 하는 단계,
    모든 홀수 번째 반도체 바를 제1 도전형으로 도핑하는 단계,
    모든 짝수 번째 반도체 바를 제1 도전형으로 도핑하여 도전성을 가지도록 하고, 상기 복수의 반도체 바 및 절연체 위에 게이트 절연체를 적충하고, 상기 복수의 반도체 바 및 절연체 상에 다결정 실리콘 블랭킷층을 적층하고, 상기 다결정 실리콘을 패터닝하여 짝수 및 홀수 번째 반도체 바로 이루어진 각 쌍의 반도체 바와 중첩되는 복수의 플로팅 게이트를 형성하며, 상기 홀수 번째 반도체 바에 제2 도전형으로 이온 주입하여 복수의 소스 및 드레인 영역을 형성함으로써 상기 홀수 번째 반도체 바에 복수의 전계 효과 트랜지스터를 직렬로 형성하는 단계
    를 포함하는 메모리 소자 어레이 형성 방법.
  21. 제20항에 있어서,
    상기 선택 단계가 절연층 및 상기 절연층 위의 실리콘층을 갖는 웨이퍼를 선택하는 단계를 포함하는 메모리 소자 어레이 형성 방법.
  22. 제20항에 있어서,
    상기 복수의 소스 및 드레인 영역을 형성하는 단계가 상기 복수의 플로팅 게이트에 대하여 자기 정합된 소스 및 드레인 영역을 형성하는 단계를 포함하는 메모리 소자 어레이 형성 방법.
  23. 제20항에 있어서,
    상기 방법이,
    실리콘 질화물층을 블랭킷 적층(blanket deposit)하고 식각하여 상기 플로팅게이트의 가장자리에 측벽을 형성하는 단계, 그리고
    내화성 금속층을 블랭킷 적층하고 열처리하여 상기 플로팅 게이트의 노출된 상부 표면의 내화성 실리사이드 및 상기 복수의 반도체 바의 상기 노출된 상부 표면의 내화성 화합물을 형성하는 단계
    를 더 포함하는 메모리 소자 어레이 형성 방법.
  24. 제20항에 있어서,
    상기 방법이, 모든 짝수 번째 반도체 바를 행 디코더의 각 출력에 연결하는 단계를 더 포함하는 메모리 소자 어레이 형성 방법.
  25. 제20항에 있어서,
    상기 방법이, 상기 복수의 전계 효과 트랜지스터의 상기 소스를 제1 전위에 접속하는 단계를 더 포함하는 메모리 소자 어레이 형성 방법.
  26. 제25항에 있어서,
    상기 방법이, 복수의 행의 전계 효과 트랜지스터의 소스를 함께 연결하여 메모리 어레이 비트선을 형성하는 단계를 더 포함하는 메모리 소자 어레이 형성 방법.
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