KR100552021B1 - 초박형 수직 바디 트랜지스터를 갖는 인-서비스프로그램가능 논리 어레이 - Google Patents

초박형 수직 바디 트랜지스터를 갖는 인-서비스프로그램가능 논리 어레이 Download PDF

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Abstract

초박형(ultra thin) 수직 바디 트랜지스터를 갖는 인-서비스 프로그램가능 논리 어레이를 위한 구조 및 방법이 제공된다. 인-서비스 프로그램가능 논리 어레이는 다수의 입력 신호를 수신하는 제 1 논리 평면을 포함한다. 제 1 논리 평면은, 상호 접속되어 다수의 논리 출력을 제공하기 위한 로우와 칼럼으로 배열된 다수의 논리 셀을 가진다. 제 2 논리 평면은, 제 1 논리 평면의 출력을 수신하고 인-서비스 프로그램가능 논리 어레이가 논리 함수를 구현하도록 상호 접속되어 다수의 논리 출력을 생성하기 위한 로우와 칼럼으로 배열된 다수의 논리 셀을 갖는다. 논리 셀의 각각은 반도체 기판으로부터 외부로 연장하는 수직 기둥을 포함한다. 각각의 기둥은 산화물층에 의해 분리된 단결정의 제 1 접촉층과 제 2 접촉층을 포함한다. 논리 셀의 각각은 각각의 수직 기둥에 인접하여 배치된 하나 이상의 단결정 초박형 수직 부동 게이트를 포함한다. 단결정 수직 부동 게이트 트랜지스터는 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역, 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역, 및 제 1 및 제 2 소스/드레인 영역을 결합시키고 산화물층에 대향하는 초박형 단결정 수직 바디 영역을 포함한다. 수직 부동 게이트는 초박형 단결정 수직 바디 영역에 대향한다.
초박형 수직 바디 트랜지스터, 제 1 논리 평면, 제 2 논리 평면

Description

초박형 수직 바디 트랜지스터를 갖는 인-서비스 프로그램가능 논리 어레이 {IN SERVICE PROGRAMMABLE LOGIC ARRAYS WITH ULTRA THIN VERTICAL BODY TRANSISTORS}
<관련 출원>
본 출원은 미국 특허 출원 제09/780,125호인 "초박형 바디 트랜지스터를 구비하는 개방형 비트 라인 DRAM(Open Bit Line DRAM with Ultra Thin Body Transistors)"(대리인 정리 번호 1303.005US1), 미국 출원 번호 제09/780,130호인 "초박형 바디 트랜지스터를 구비하는 폴드형 비트 라인 DRAM(Folded Bit Line DRAM with Ultra Thin Body Transistors)"(대리인 정리 번호 1030.004US1), 미국 출원 번호 제09/780,087호인 "초박형 바디 트랜지스터를 구비하는 프로그래밍 가능한 논리 어레이(Programmable Logic Arrays with Ultra Thin Body Transistors)"(대리인 정리 번호 1030.007US1), 미국 출원 번호 제09/780,144호인 "초박형 바디 트랜지스터를 구비하는 메모리 어드레스 및 디코드 회로(Memory Address and Decode Circuits with Ultra Thin Body Transistors)"(대리인 정리 번호 1303.006US1), 미국 출원 번호 제09/780,126호인 "초박형 바디 트랜지스터를 구비하는 프로그램 가능 메모리 어드레스 및 디코드 회로(Programmable Memory Address and Decode Circuitss with Ultra Thin Body Transistors)"(대리인 정리 번호 1303.008US1), 및 미국 출원 번호 제09/780,169호인 "초박형 수직 바디 트랜지스터를 구비하는 플래시 메모리(Flash Memory with Ultra Thin Vertical Body Transistors)"(대리인 정리 번호 1303.003US1)과 관련되고, 이들은 본 출원과 동일자로 출원되며 그 내용이 본 명세서에 참조로서 포함된다.
본 발명은 일반적으로 집적 회로에 관한 것으로, 특히, 초박형(ultra thin) 수직 바디 트랜지스터를 갖는 플래시 메모리에 관한 것이다.
논리 회로는 컴퓨터 등 디지털 시스템의 필수적인 부분이다. 필수적으로, 논리 회로는 디지털 시스템에 의해 사용되는 다수의 출력을 생성하기 위하여 다수의 입력을 프로세싱한다. 입력 및 출력은 일반적으로 2개의 "2진" 값, "하이" 논리 값 및 "로우" 논리 값중 하나를 취하는 전자 신호이다. 논리 회로는 논리 회로의 입력 및 출력간의 주어진 또는 원하는 관계를 수학적으로 기술하는 2진 논리를 이용하여 입력을 처리한다.
특정 고객의 특정한 필요에 의해 맞추어진 논리 회로는 상업적 기반에서 제조하기에 매우 비쌀 수 있다. 그러므로, 범용 초대규모 집적(VLSI) 회로가 정의된다. VLSI 회로는 가능한한 많은 논리 역할을 제공하며, 이는 원하는 논리 함수를 통합하는 것을 돕는다. 그러나, 랜덤 논리 회로는 여전히 디지털 시스템의 다양한 소자들을 함께 결합할 필요가 있다.
이들 랜덤 논리 회로를 구현하기 위하여 몇개의 스킴(scheme)이 사용된다. 하나의 해결책은 트랜지스터-트랜지스터 논리(TTL) 등의 표준 논리이다. TTL 집적 회로는 비교적 작은 수의 공통 사용 논리 함수만을 집적하므로 다용도로 사용된다. 결점은 특정 애플리케이션을 위하여 많은 수의 TTL 집적 회로가 일반적으로 요구된다는 점이다. 이것은 소비 전력 및 기판 스페이스를 증가시키고, 디지털 시스템의 전체 비용을 증가시킨다.
표준 논리의 대안으로서, 완전 맞춤형 논리 집적 회로가 있다. 고객 논리 회로는 특정 애플리케이션의 필요성에 정밀하게 맞추어진 것이다. 이것은 시스템에 필요한 부품의 수를 크게 감소시키는 특정 회로 기술의 구현을 허용한다. 그러나, 맞춤형 논리 장치는 상당히 큰 엔지니어링 시간 및 노력을 필요로 하고, 이것은 이들 회로를 개발하는데 드는 비용을 증가시키고 또한 결과적인 시스템의 생산을 지연시킬 수 있다.
맞춤형 논리에 대한 비용이 감소된 대안으로서, "프로그램가능 논리 어레이"가 있다. 프로그램가능 논리 어레이는 복잡한 조합 논리 함수가 다양한 표준 형태로 감소되고 간략화될 수 있다는 이점을 가진다. 예를 들어, 논리 함수는 전통적인 SOP(Sum of Product)의 형태로 처리되어 감소될 수 있다. SOP 형태에서, 논리 함수는 순차적으로 구현되는 오직 2가지 유형의 논리 함수를 사용한다. 이것은 2레벨 논리라 지칭되며 다양한 종래의 논리 함수, 예를 들어, AND-OR, NAND-NAND, NOR-NOR로 구현될 수 있다.
프로그램가능 논리 어레이의 이점중의 하나는 랜덤한 조합 논리 회로의 설계 에 규칙적이고 시스템적인 어프로치를 제공한다는 것이다. 다수의 논리 함수는 공통 빌딩 블록, 예를 들어, 트랜지스터의 어레이로부터 생성될 수 있다. 논리 어레이는 특정 금속화 패턴을 생성하고 어레이내의 다양한 트랜지스터를 상호 접속하여 원하는 기능을 구현함으로써 주문 제작 또는 "프로그래밍"된다.
프로그램가능 논리 어레이는 본 기술에서 공지된 바와 같이 집적 회로를 형성하기 위하여 반도체 및 다른 재료가 처리되도록 하는 포토리소그래피 기술을 이용하여 제조된다. 이들 포토리소그래피 기술은 필수적으로 렌즈 및 마스크를 통해 포커싱된 광을 사용하여 초소형 치수로 재료내에 패턴을 정의한다. 이 포토리소그래피를 구현하기 위하여 사용되는 장비와 기술은 재료로 제조될 수 있는 회로의 크기에 대해 한계를 제공한다. 필수적으로, 어떤 점에서, 리소그래피는 회로의 소자의 크기를 감소시키기 위하여 충분한 명확성을 갖는 충분한 미세 화상을 생성할 수 없다. 즉, 종래의 포토리소그래피를 통해 성취될 수 있는 최소 치수가 있다. 이 최소 치수는 포토리소그래피 프로세스의 "임계 치수" (CD) 또는 최소 "피쳐(feature) 사이즈"(F)로 지칭된다. 최소 피쳐 사이즈는 프로그램가능 논리 어레이의 구성요소의 크기에 대한 하나의 제한을 부과한다. 더 큰 프로그램가능 논리 어레이를 위한 요구에 맞추기 위하여, 설계자는 어레이의 구성요소의 크기를 감소시키는 방법을 찾는다.
밀도 요구가 논리 및 메모리내에서 점점 더 커짐에 따라, 밀도 요구가 장치 면적을 최소화하는데 점점 더 중요해진다. NOR-NOR 구성의 프로그램가능 논리 어레이(PLA) 회로는 논리 회로를 구현하기 위한 하나의 아키텍처의 예이다.
플래시 메모리 셀은 고밀도 메모리 요구에 대한 가능한 하나의 해결책이다. 플래시 메모리는 단일 트랜지스터를 포함하며, 고밀도로 컴퓨터 시스템의 하드디스크 드라이브 데이터 저장장치를 대체하는 능력을 갖는다. 이것은 러그(rug) 소형 내구성 고체 상태 메모리 패키지에 의해 대체되는 정밀한 기계 시스템을 초래할 수 있고, 컴퓨터 시스템의 상당한 이점을 구성한다. 최상 가능 밀도 또는 최소 가능 셀 면적을 갖는 플래시 메모리가 요구된다.
그러나, 플래시 메모리의 단일 트랜지스터가 종래의 MOSFET 기술의 동일 설계 룰 한계를 가지므로, 연속 스케일링은 플래시 메모리에 대해서조차도 문제점을 내포한다. 즉, 채널 길이가 0.1 미크론, 100nm, 또는 1000Å 미만의 깊은 서브미크론 영역에 대한 연속 스케일링은 종래의 트랜지스터 구조에 상당한 문제를 일으킨다. 도 1에 도시된 바와 같이, 접합 깊이는 1000Å의 채널 길이보다 매우 작아야 하며, 이것은 수백 옹스트롬의 접합 깊이를 암시한다. 이러한 얕은 접합은 종래의 주입 및 확산 기술에 의해 형성하기 어렵다. 드레인 유도 배리어 저하, 스레시홀드 전압 롤오프(roll off), 및 서브스레시홀드 전도 작용 등의 쇼트 채널 효과를 억압하기 위하여 매우 높은 레벨의 채널 도핑이 필요하다. 서브스레시홀드 전도 작용은 커패시터 셀 상의 전하 저장 보유 시간을 감소시키기 때문에 특히 MOSFET 기술에 문제가 있다. 이 매우 높은 도핑 레벨은 증가된 누설과 감소된 캐리어 이동도를 초래한다. 그러므로, 성능을 향상시키기 위하여 채널을 짧게 하는 것은 더 낮은 캐리어 이동도에 의해 부정된다.
그러므로, 드레인 유도 배리어 저하, 스레시홀드 전압 롤오프, 및 서브스레 시홀드 전도 작용, 증가된 누설 및 감소된 캐리어 이동도 등의 쇼트 채널 효과의 나쁜 효과를 피하면서, 서브미크론 채널 길이 트랜지스터를 이용한 개량된 인-서비스(in service) 프로그램가능 논리 어레이를 제공할 필요가 있다.
발명의 개요
인-서비스 프로그램가능 논리 어레이의 상술한 문제점과 다른 문제점은 본 발명에 의해 어드레스되고 다음의 명세서를 읽고 연구함으로써 이해될 것이다. 초박형 바디 또는 다른 트랜지스터 치수가 축소됨으로써 표면 공간 전하 영역이 축소되는 초박형 바디 또는 트랜지스터를 갖는 서브미크론 채널 길이 트랜지스터를 이용한 인-서비스 프로그램가능 논리 어레이를 위한 방법 및 시스템이 제공된다.
본 발명의 일실시예에서, 초박형(ultra thin) 수직 바디 트랜지스터를 갖는 인-서비스 프로그램가능 논리 어레이가 제공된다. 인-서비스 프로그램가능 논리 어레이는 다수의 입력 신호를 수신하는 제 1 논리 평면을 포함한다. 제 1 논리 평면은, 상호 접속되어 다수의 논리 출력을 제공하기 위한 로우와 칼럼으로 배열된 다수의 논리 셀을 가진다. 제 2 논리 평면은, 제 1 논리 평면의 출력을 수신하고 인-서비스 프로그램가능 논리 어레이가 논리 함수를 구현하도록 상호 접속되어 다수의 논리 출력을 생성하기 위한 로우와 칼럼으로 배열된 다수의 논리 셀을 갖는다. 논리 셀의 각각은 반도체 기판으로부터 외부로 연장하는 수직 기둥을 포함한다. 각각의 기둥은 산화물층에 의해 분리된 단결정의 제 1 접촉층과 제 2 접촉층을 포함한다. 논리 셀의 각각은 각각의 수직 기둥에 인접하여 배치된 하나 이상의 단결정 초박형 수직 부동 게이트를 포함한다. 단결정 수직 부동 게이트 트랜지스 터는 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역, 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역, 및 제 1 및 제 2 소스/드레인 영역을 결합시키고 산화물층에 대향하는 초박형 단결정 수직 바디 영역을 포함한다. 수직 부동 게이트는 초박형 단결정 수직 바디 영역에 대향한다.
본 발명의 이들 및 다른 실시예, 형태, 이점, 및 특징은 다음의 설명에서 부분적으로 나타나며, 본 발명의 다음의 설명과 참조된 도면의 참조 또는 본 발명의 실행에 의해 당업자에게 자명해질 것이다. 본 발명의 형태, 이점, 및 특징은 첨부된 청구항에서 특별히 지적한 기구, 절차, 및 조합에 의해 실현되고 얻어진다.
도 1은 채널 길이가 0.1 미크론, 100nm, 또는 1000Å 미만인 깊은 서브미크론 영역에 연속 스케일링이 발생함에 따라 종래의 MOSFET의 단점을 나타내는 종래의 MOSFET 트랜지스터를 나타내는 도면.
도 2는 본 발명의 교시에 따른 기둥의 측면을 따라 형성된 초박형 수직 바디 트랜지스터를 나타내는 도면.
도 3a-3c는 본 발명의 교시에 따라 나중에 그 측면을 따라 초박형 수직 바디 트랜지스터가 형성될 수 있는 기둥을 형성하는 초기 프로세스 시퀀스를 나타내는 도면.
도 4a-4c는 도 3a-3c와 결합하여 설명된 상기 기술이 SOI(Silicon on insulator) 기술 또는 벌크 CMOS 기술로 구현될 수 있는 것을 나타내는 도면.
도 5a-5c는 기둥의 측면을 따라 초박형 수직 바디 트랜지스터를 형성하기 위 하여 도 3a-4c에 제공된 기둥 형성 실시예로부터 연속하는 프로세스 시퀀스를 나타내는 도면.
도 6a-6f는 본 발명의 교시에 따른 스택 수평 부동 게이트 및 제어 게이트 구조 실시예를 형성하는 프로세스 시퀀스를 나타내는 도면.
도 7a-7f는 본 발명의 교시에 따라 수직 부동 게이트 및 수직 제어 게이트가 수직의 초박형 트랜지스터 바디 구조의 측면을 따라 형성될 수 있는 일실시예의 프로세스를 설명하는 도면.
도 8a-8e는 본 발명의 교시에 따라 수직 부동 게이트가 수직의 초박형 트랜지스터 바디 구조의 측면을 따라 형성되고 수평 지향 제어 게이트가 수직 지향 부동 게이트 위에 형성될 수 있는 일실시예의 프로세스를 설명하는 도면.
도 9는 종래의 NOR-NOR 프로그램가능 논리 어레이를 나타내는 개략도.
도 10은 본 발명의 교시에 따라, 부동 게이트 트랜지스터 또는 논리 셀을 갖는 신규한 인-서비스 프로그램가능 논리 어레이(PLA)의 일실시예의 아키텍처를 일반적으로 나타내는 개략도.
도 11은 본 발명의 교시에 따른 전자 시스템의 고레벨 구성의 간략화된 블럭도.
이하의 본 발명의 상세한 설명에서, 본 명세서의 일부를 형성하며 본 발명이 구현될 수 있는 특정 실시예를 도시하고 있는 첨부 도면들이 참조된다. 실시예들은 본 기술 분야의 숙련된 기술자들이 본 발명을 실시하는 데에 충분할 정도로 상 세하게 본 발명의 양상들을 설명하도록 의도된 것이다. 본 발명의 범위를 벗어나지 않고서, 다른 실시예들도 이용될 수 있으며 변경이 이루어질 수 있다. 아래의 설명에서, 웨이퍼 및 기판이라는 용어는 집적 회로가 그 위에 형성될 임의의 구조물, 또한 집적 회로 제조의 여러 단계에서의 그러한 구조물을 총칭하기 위해 상호 교환 가능하게 사용된다. 이 용어들은 도핑된 반도체, 도핑되지 않은 반도체, 지지 반도체 또는 절연 재료 상의 반도체의 에피택시얼층, 이러한 층들의 조합 및 본 기술 분야에 공지되어 있는 다른 구조물들을 포함한다. 아래의 상세한 설명은 제한적인 의미로 기술된 것은 아니며, 본 발명의 범위는 첨부된 특허청구범위에 의해서만 제한된다.
도 2는 본 발명의 교시에 따라 형성된 초박형 단결정 수직 트랜지스터 또는 액세스 FET(200)를 도시한 도면이다. 도 2에 도시되어 있는 바와 같이, 액세스 FET(200)는 수직의 초박형 바디 트랜지스터, 또는 다르게 말하면 초박형 단결정 수직 트랜지스터를 포함한다. 본 발명의 교시에 따르면, 액세스 FET(200)의 구조는 반도체 기판(202)으로부터 외부로 연장하는 기둥(201)을 포함한다. 기둥은 산화물층(208)에 의해 수직으로 분리되는 단결정의 제1 접촉층(204) 및 제2 접촉층(206)을 포함한다. 초박형 단결정 수직 트랜지스터(210)는 기둥(201)의 측면을 따라 형성된다. 초박형 단결정 수직 트랜지스터(210)는, 초박형 단결정 수직의 제1 소스/드레인 영역(214) 및 초박형 단결정 수직의 제2 소스/드레인 영역(216)을 분리하는 초박형 단결정 수직 바디 영역(212)을 포함한다. 초박형 단결정 수직의 제1 소스/드레인 영역(214)은 제1 접촉층(204)에 연결되고, 초박형 단결정 수직의 제2 소스/ 드레인 영역(216)은 제2 접촉층(206)에 연결된다. 게이트(218)는 초박형 단결정 수직 바디 영역(212)에 대향하여 형성되며, 박형(thin) 게이트 산화물층(220)에 의해 상기 초박형 단결정 수직 바디 영역(212)으로부터 분리된다.
본 발명의 실시예에 따르면, 초박형 단결정 수직 트랜지스터(210)는 100 나노미터 미만의 수직 길이와 10 나노미터 미만의 수평 폭을 갖는 트랜지스터를 포함한다. 따라서, 일 실시예에서, 초박형 단결정 수직 바디 영역(212)은 100 나노미터 미만의 수직 길이(L)를 갖는 채널을 포함한다. 또한, 초박형 단결정 수직 바디 영역(212)은 10 나노미터 미만의 수평 폭(W)을 갖는다. 그리고, 초박형 단결정 수직의 제1 소스/드레인 영역(214) 및 초박형 단결정 수직의 제2 소스/드레인 영역(216)은 10 나노미터 미만의 수평 폭을 갖는다. 본 발명의 교시에 따르면, 초박형 단결정 수직 트랜지스터(210)는 고상 에피택시얼 성장(solid phase epitaxial growth)에 의해 형성된다.
본 기술 분야의 숙련된 기술자라면, 본 명세서에 기초하여, 본 발명의 초박형 바디를 갖는 초박형 단결정 수직 트랜지스터는 다른 트랜지스터 치수가 축소됨에 따라 축소되는 표면 공간 전하 영역을 제공한다는 것을 이해할 것이다. 본 발명의 이러한 구성은 드레인 유도 배리어 저하, 스레시홀드 전압 롤 오프 및 서브스레시홀드 전도 작용과 같은 쇼트 채널 효과를 억제하면서, 증가하는 밀도 및 설계 규칙 요구 사항을 용이하게 할 것이다.
도 2의 실시예에는 n 채널형 트랜지스터가 도시되어 있다. 그러나, 본 기술 분야의 숙련된 기술자라면, 본 명세서에 기초하여, 본 발명은 여기에 개시된 도전 형은 도핑 유형을 변경하는 것에 의해 반전되어 초박형의 수직 지향 단결정 p 채널형 트랜지스터를 포함하는 구조에도 동등하게 적용될 수 있음을 이해할 것이다. 본 발명은 제한적이지 않다.
도 3a-3c는, 본 발명의 교시에 따라, 인-서비스 프로그램가능 논리 어레이의 일부로서, 나중에 그 측면을 따라 초박형 수직 바디 트랜지스터가 형성될 수 있는 기둥을 형성하는 초기 프로세스 시퀀스를 도시하고 있다. 제시된 치수는 0.1㎛ 셀 치수(CD) 기술에 적합하며, 다른 CD 크기에 대응하여 축소될 수 있다. 도 3a의 실시예에서, p형 벌크 실리콘 기판(310) 시작 재료가 사용된다. 이온 주입, 에피택시얼 성장 또는 그러한 기술들의 조합 등에 의해, n++ 및 n+ 실리콘 합성물의 제1 접촉층(312)이 기판(310) 상에 형성되어, 단결정의 제1 접촉층(312)이 형성된다. 본 발명의 교시에 따르면, 제1 접촉층(312)의 보다 더 고농도로 도핑된 하부가 비트 라인(302)으로서 기능한다. 제1 접촉층(312)의 n++ 부분의 두께는 원하는 비트 라인(302)의 두께이며, 약 0.1 내지 0.25㎛일 수 있다. 제1 접촉층(312)의 총 두께는 약 0.2 내지 0.5㎛일 수 있다. 약 100 나노미터(㎚), 0.1㎛ 또는 그보다 얇은 두께의 산화물층(314)이 제1 접촉층(312) 상에 형성된다. 일 실시예에서, 산화물층(314)은 열 산화 성장 기술에 의해 형성될 수 있다. 다결정의 제2 접촉층(316)을 형성하기 위해 공지된 기술을 사용하여, n+ 실리콘의 제2 접촉층(316)이 산화물층(314) 상에 형성된다. 제2 접촉층(316)은 100㎚ 이하의 두께로 형성된다.
다음으로, 약 10㎚ 두께의 얇은 실리콘 이산화물층(SiO2)(318)이 제2 접촉층(316) 상에 퇴적된다. 약 100㎚ 두께의 더 두꺼운 실리콘 질화물(Si3N4)(320)이 얇은 실리콘 이산화물층(SiO2)(318) 상에 퇴적되어, 패드층, 예를 들어 층(318 및 320)을 형성한다. 이 패드층(318 및 320)은 화학적 기상 증착(CVD)과 같은 임의의 적합한 기술을 사용하여 퇴적될 수 있다.
트렌치(325)의 방향성 에칭을 위한 마스크를 제공하기 위하여, 포토레지스트가 도포되고 반응성 이온 에칭(RIE) 등에 의해 선택적으로 에칭된다. 방향성 에칭에 의해, 질화물층(320), 패드 산화물층(318), 제2 접촉층(316), 산화물층(314) 및 제1 접촉층(312)의 적층물을 포함하는 복수의 칼럼 바(column bar, 33)가 형성된다. 트렌치(325)는 기판(310)의 표면(332)에 도달하는 데에 충분한 깊이까지 에칭되어, 도전성으로 도핑된 비트 라인(302)들을 분리한다. 포토레지스트가 제거된다. 이제, 바(330)는 비트 라인(302)의 방향, 예를 들어 칼럼 방향으로 지향된다. 일 실시예에서, 바(330)는 약 1 미크론 이하의 표면 라인 폭을 갖는다. 각 트렌치(325)의 폭은 바(330)의 라인 폭과 거의 동일할 수 있다. 이제, 구조물은 도 3a에 도시된 것과 같아진다.
도 3b에서, SiO2와 같은 절연 재료(333)가 퇴적되어 트렌치(325)를 채운다. 그 다음, 작업 표면은 화학 기계적 연마/평탄화(CMP) 등에 의해 평탄화된다. 트렌치(335)를 비트 라인(302)에 직교하는 방향, 예를 들어 로우 방향으로 방향성 에칭하기 위한 마스크를 제공하기 위하여, 제2 포토레지스트가 도포되고 선택적으로 노 광된다. 트렌치(335)는 반응성 이온 에칭(RIE) 등과 같은 임의의 적절한 기술을 사용하여 형성될 수 있다. 트렌치(335)는 노출된 SiO2, 및 질화물층(320), 패드 산화물층(318), 제2 접촉층(316), 산화물층(314)의 노출된 적층물을 통하여 제1 접촉층(312) 내에까지, 그러나 원하는 비트 라인(302)의 두께를 남겨두는 데에 충분한 깊이까지만, 예를 들어 전형적으로 100㎚의 비트 라인 두께가 남을 때까지 에칭된다. 이제, 구조물은 도 3b에 도시된 것과 같아지며, 개별적으로 정의된 기둥(340-1, 340-2, 340-3, 340-4)를 갖는다.
도 3c는 도 3b를 3C-3C 라인을 따라 절취하여 도시한 구조물의 단면도를 도시하고 있다. 도 3c는 임의의 주어진 칼럼 내에서 인접한 기둥(340-1) 및 기둥(340-2)를 연결하는 연속적인 비트 라인(302)을 도시하고 있다. 트렌치(335)는, 이하에 설명되는 바와 같이, 기둥(340-1 및 340-4)에 의해 형성된 로우와 기둥(340-2 및 340-3)에 의해 형성되는 로우와 같이, 인접한 기둥의 로우들 사이에, 계속하여 부동 게이트 및 제어 게이트를 형성하기 위해 남겨진다.
도 4a-4c는 도 3a-3c와 관련하여 설명된 상기 기술이 벌크 CMOS 기술의 기판 또는 SOI 기술의 기판 상에 구현될 수 있음을 도시하고 있다. 도 4a는, 패드층을 제외하고, 저농도로 도핑된 p형 벌크 실리콘 기판(410) 상에 형성된 도 3a-3c에 도시된 프로세스 스텝의 완전한 시퀀스를 도시하고 있다. 도 4a에 도시된 구조는 도 3c의 단면도와 유사하며, 위에 기둥 스택(440-1, 440-2)이 형성된 연속 비트 라인(402)을 나타낸다. 기둥(440-1, 440-2)은 제 1 n+ 접촉층(412), 그위에 형성 된 산화물층 (414), 및 산화물층(414) 위에 형성된 제 2 n+ 접촉층(416)을 포함한다.
도 4b는 패드층을 제외하고 SIMOX 등의 상용 SOI 웨이퍼상에 형성된 도 3a-3c에 도시된 프로세스 스텝의 완전한 시퀀스를 나타낸다. 도 4b에 도시된 바와 같이, 매립 산화물층(411)은 기판(410)의 표면상에 존재한다. 도 4b에 도시된 구조는 또한 도 3c의 단면도와 유사하며, 그 위에 기둥 스택(440-1, 440-2)이 형성된 연속 비트 라인(402)을 나타내며, 단지 여기에서는 연속 비트 라인(402)이 매립 산화물층(411)에 의해 기판(410)으로부터 분리된다. 또한, 기둥(440-1, 440-2)은 제 1 n+ 접촉층(412), 그 위에 형성된 산화물층(414), 및 산화물층(414)상에 형성된 제 2 n+ 접촉층(416)을 포함한다.
도 4c는 패드층을 제외하고 절연체상의 실리콘의 아일랜드를 형성하는 도 3a-3c에 도시된 프로세스 스텝의 완전한 시퀀스를 나타내며, 여기서, 절연체(413)는 산화물 언더컷(under cuts)에 의해 형성된다. 이러한 프로세스는 1997년 11월 25일 발행된 발명의 명칭이 "Technique for Producing Small Islands of Silicon on Insulator"인 레오나드 포브스(Leonard Forbes)의 미국 특허 제 5,691,230 호에 상세히 기술된 프로세스를 포함하며, 참고로 여기에 기재된다. 도 4c에 도시된 구조는 도 3c의 단면도와 유사하며, 위에 기둥 스택(440-1, 440-2)이 형성된 연속 비트 라인(402)을 나타내고, 단지 여기에서는 연속 비트 라인(402)이 상기 참조된 프로세스에 따라 산화물 언더컷에 의해 형성된 절연체(413)에 의해 기판(410)으로부터 분리된다. 또한, 기둥(440-1, 440-2)은 제 1 n+ 접촉층(412), 그 위에 형성된 산화물층(414), 및 산화물층(414) 위에 형성된 제 2 n+ 접촉층(416)을 포함한다. 그러므로, 본 발명의 교시에 따르면, 도 3a-3c에 도시된 바와 같이, 기둥을 형성하기 위한 프로세스 스텝의 시퀀스는 도 4a-4c에 도시된 바와 같이 3개 이상의 다른 유형의 기판 상에 동일물을 형성하는 것을 포함할 수 있다.
도 5a-5c는 도 3c의 기둥(340-1, 340-2) 등의 기둥의 측면을 따라 초박형 수직 바디 트랜지스터를 형성하기 위하여, 도 3a-3c에 제공된 기둥 형성 실시예로부터 연속되는 프로세스 시퀀스 및 도 4a-4c에 도시된 기판 중 임의의 것을 나타낸다. 단지 설명을 위하여, 도 5a는 p형 기판(510) 상에 형성되고 트렌치(530)에 의해 분리된 기둥(540-1, 540-2)의 실시예를 나타낸다. 도 5a-5c와 결합하여 제공된 설명과 유사하게, 도 5a는, 일실시예에서, 일부가 n++ 비트 라인(502)과 일체적으로 형성된 제 1 단결정 n+ 접촉층(512)을 나타낸다. 산화물층 영역(514)은 제 1 접촉층(512) 상의 기둥(540-1, 540-2)내에 형성된다. 기둥(540-1, 540-2)내의 산화물층 영역(514) 상에 형성된 제 2 n+ 접촉층(516)이 도시된다. 또한, 기둥(540-1, 540-2)내의 제 2 접촉층(516) 상에 각각 형성된 SiO2(518)과 Si3N4(520)의 패드층이 도시된다.
도 5b에서, 저농도로 도핑된 p형 폴리실리콘층(545)이 기둥(540-1, 540-2) 상에 퇴적되고, 기둥(540-1, 540-2)의 측벽(550) 상의 저농도로 도핑된 p형 재료(545)를 남겨두고 방향성 에칭된다. 본 발명의 교시에 따른 일실시예에서, 저농도로 도핑된 p형 폴리실리콘층은 10 nm 이하의 수평 두께 또는 폭(W)을 갖는 기둥(540-1, 540-2)의 측벽(550) 상의 저농도로 도핑된 p형 재료(545)를 남겨두고 방향성 에칭된다. 이 구조는 도 5b에 도시된 바와 같다.
프로세스 스텝의 다음 시퀀스는 도 5c와 결합하여 설명된다. 이 시점에서, 예를 들어 기둥(540-1, 540-2)의 일측면 상에만 초박형 바디 트랜지스터를 형성하는 몇가지 특정 구성이 요구되면, 측벽(550)의 일부분으로부터 폴리실리콘(545)을 등방성 에칭하고 기둥(540-1, 540-2)의 일측벽 상에만 폴리실리콘(545)를 남기기 위하여 상술한 것과 동일한 또다른 마스킹 스텝이 채용된다.
도 5c에서, 초박형 단결정 수직 트랜지스터, 또는 초박형 바디 트랜지스터를 기둥(540-1, 540-2)의 일측면 상에만 형성하는 실시예가 도시된다. 도 5c에서, 웨이퍼는 대략 550-700℃로 가열된다. 이 스텝에서, 폴리실리콘(545)은 재결정화될 것이며 측면 애피택시얼 고체 상태(solid state) 재성장이 수직적으로 일어날 것이다. 도 5c에 도시된 바와 같이, 기둥(540-1, 540-2)의 저부에 있는 단결정 실리콘은 이 결정 성장을 시드(seed)할 것이며, 초박형 단결정 수직 MOSFET 트랜지스터의 채널로서 이용될 수 있는 초박형 단결정막(546)이 형성될 것이다. 막이 기둥의 일측면상에만 남아 있는 도 5c의 실시예에서, 결정화는 기둥(540-1, 540-2)의 상부 상의 제 2 n+ 폴리실리콘 접촉 재료/층(516)으로 수직으로 진행한다. 그러나, 기둥(450-1, 540-2)의 양측면이 피복되면, 결정화는 기둥(540-1, 540-2)의 상부 상의 중심 부근에 그레인 경계를 남길 것이다. 이 실시예는 도 5d에 도시된 바와 같다.
도 5c 및 도 5d에 도시된 바와 같이, 드레인 및 소스 영역(551, 552) 각각은 어닐링 프로세스에서 제 1 및 제 2 접촉층(512, 516)으로부터 n+ 도핑의 외부 확산에 의해 기둥(50-1, 540-2)의 측벽(550)을 따라 초박형 단결정막(546)내에 형성될 것이다. 어닐링 프로세스에서, n+ 도펀트를 갖는 초박형 단결정막(546)의 이들 부분은 측면 에피택시얼 고상 재성장이 수직으로 발생함에 따라 유사하게 단결정 구조로 재결정화될 것이다. 드레인 및 소스 영역(551, 552)은 p형 재료로 형성된 수직 단결정 바디 영역(552)에 의해 분리될 것이다. 본 발명의 일실시예에서, 수직 단결정 바디 영역은 100nm 미만의 수직 길이를 가질 것이다. 이 구조는 도 5c 및 도 5d에 도시된 바와 같다. 당업자는 본 개시물을 읽으면 이해할 것이다. 종래의 게이트 절연체는 이 초박형 단결정막(546) 상에 성장하거나 퇴적될 수 있다. 그리고, 수평 또는 수직 게이트 구조가 트렌치(530)내에 형성될 수 있다.
당업자는 본 개시물을 읽으면 이해할 것이지만, 드레인 및 소스 영역(551, 552)은 각각 본 발명의 교시에 따라 초박형 단결정막(546)내에 형성되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터의 일부를 형성한다. 초박형 단결정막(546)은 제 1 접촉층(512)에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역(551)과 제 2 접촉층(516)에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역(552)을 포함한다. 초박형 p형 단결정 수직 바디 영역(553)은 산화물층(514)의 측면 또는 반대면을 따라 남아 제 1 소스/드레인 영역(551)을 제 2 소스/드레인 영역(552)에 결합시킨다. 사실상, 초박형 p형 단결정 수직 바디 영역(553)은 드레인 및 소스 영역(551, 552) 각각을 분리하고, 인가된 전위에 의해 채널이 형성될때 드레인 및 소스 영역(551, 552)을 전기적으로 결합시킬 수 있다. 드레인 및 소스 영역(551, 552) 각각 및 초박형 바디 영역(553)은 어닐링 스텝에서 발생하는 측면 고상 에피택시얼 재성장에 의해 단결정 재료로 형성된다.
구조물의 치수는 100nm 미만의 수직 길이를 갖는 초박형 단결정 바디 영역(553)을 포함하며, 그 내에 100nm 미만의 수직 길이를 갖는 채널이 형성될 수 있다. 또한, 치수는 예를 들어 10nm 미만의 초박형 단결정막(546)의 수평 두께로 정의된 접합 깊이를 각각 갖는 드레인 및 소스 영역(551, 552)을 포함한다. 그러므로, 본 발명은, 장치의 채널 길이보다 매우 작으며 더 축소된 설계룰에 따라 축소될 수 있는 접합 깊이를 제공한다. 또한, 본 발명은 다른 트랜지스터의 크기가 축소됨에 따라 트랜지스터의 바디의 표면 공간 전하 영역이 축소되도록 초박형 바디를 갖는 트랜지스터용 구조를 제공한다. 사실상, 표면 공간 전하 영역은 예를 들어 10nm 이하의 MOSFET 초박형 바디 영역을 물리적으로 제조함으로써 최소화된다.
당업자는 본 개시물을 읽으면 본 발명이 초박형 수직 지향 단결정 p 채널형 트랜지스터를 갖는 구조에 동일하게 적용될 수 있도록 도핑 유형을 변경함으로써 여기에 기재된 도전형이 역으로 될 수 있음을 이해할 것이다. 본 발명은 이에 한정되지 않는다. 상술한 프로세스의 설명으로부터, 제조 프로세스는 이하의 도면을 결합하여 설명하는 바와 같이 트렌치(530)에 다른 많은 수평 및 수직 게이트 구조 실시예를 형성하도록 이어질 수 있다.
도 6a-6f는 본 발명과 결합하여 수평 대체 게이트로서 언급된 적층 수평 부동 게이트 및 제어 게이트 구조 실시예를 형성하는 프로세스 시퀀스를 나타낸다. 다음의 프로세스 스텝에서 제안된 치수는 0.1 마이크로미터 CD 기술에 적합하며 따 라서 다른 CD 크기에 대하여 스케일링될 수 있다. 도 6a는 도 5c에 도시된 것과 유사한 구조를 나타낸다. 즉, 도 6a는 트렌치(630)내의 기둥(640-1, 640-2)의 측벽(650)을 따르는 초박형 단결정막(646)을 나타낸다. 이 시점에서의 초박형 단결정막(646)은 제 1 접촉층(612)에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역(651) 및 제 2 접촉층(616)에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역(652)을 포함한다. 초박형 p형 단결정 수직 바디 영역(653)은 산화물층(614)의 측면 또는 반대면을 따라 존재하며 제 1 소스/드레인 영역(651)을 제 2 소스/드레인 영역(652)에 결합시킨다. 도 6a에 도시된 프로세스 실시예에 따라, 공지되고 당업자에 의해 이해되는 n+ 도핑 산화물층(621) 또는 PSG 층이 CVD 기술 등에 의해 기둥(640-1, 640-2) 위에 퇴적된다. 그후, 이 n+ 도핑 산화물층(621)은 평탄화되어 기둥(640-1, 640-2)의 상부표면으로부터 제거된다. 트렌치(630)의 저부에 약 50nm 남도록 에칭 프로세스가 수행된다. 다음으로, 도핑되지 않은 폴리실리콘층(622) 또는 도핑되지 않은 산화물층(622)은 기둥(640-1, 640-2) 위에 퇴적되고 CMP 평탄화되어 기둥(640-1, 640-2)의 상부표면으로부터 제거된다. 그후, 도핑되지 않은 폴리실리콘층(622)은, 산화물층(614)의 측면 또는 반대면을 따라 트렌치(630) 내에 100nm 이하의 두께를 남겨두고 RIE 등에 의해 에칭된다. 다음으로, 공지되고 당업자에 의해 이해되는 또다른 n+ 도핑 산화물층(623) 또는 PSG 층이 CVD 프로세스 등에 의해 기둥(640-1, 640-2) 위에 퇴적된다. 이 구조는 도 6a에 도시된 바와 같다.
도 6b는 제조 스텝의 다음 시퀀스의 구조를 나타낸다. 도 6b에서, 열처리가 수행되어 PSG 층, 예를 들어 621 및 623으로부터 나온 n형 도펀트가 수직 초박형 단결정막(646)으로 확산하여 드레인 및 소스 영역(651, 652)를 추가적으로 형성한다. 다음으로, 도 6b에 도시된 바와 같이, 본 개시물을 읽으면 당업자가 이해하는 바와 같이, 선택적 에칭이 수행되어 상부 PSG 층(623)과 트렌치(630)내의 도핑되지 않은 폴리실리콘층(622) 또는 산화물층(622)을 제거한다. 이 구조는 도 6b에 도시된 바와 같다.
다음으로, 도 6c에서, 당업자에게 공지되고 이해되는 바와 같이, 초박형 단결정 수직 바디 영역(653)의 표면 상의 초박형 바디 트랜지스터 또는 초박형 단결정 수직 트랜지스터를 위한 박형 게이트 산화물(625)이 열산화 등에 의해 성장한다. 다음으로, 도핑된 n+형 폴리실리콘층(642)이 퇴적되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터를 위한 게이트(642)를 형성할 수 있다. 그후, 구조에는 CMP 프로세스가 수행되어 기둥(640-1, 640-2)의 상부표면으로부터 도핑된 n+형 폴리실리콘층(642)을 제거하고 RIE 에칭되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터를 위한 소망 두께의 게이트(642)를 형성한다. 일실시예에서, 도핑된 n+형 폴리실리콘층(642)은 RIE 에칭되어 초박형 단결정 수직 바디 영역(653)을 대향하는 100nm 미만의 수직 측면을 갖는 일체적으로 형성된 수평 방향 부동 게이트(642)를 형성한다. 다음으로, 산화물층(644)은 CVD 프로세스 등에 의해 퇴적되고 CMP 프로세스에 의해 평탄화되어 트렌치(630)를 채운다. 에칭 프로세스는 상술한 기술에 따라 수행되어 구조물로부터 질화물층(620)을 박리한다. 이것은 인산을 사용한 인 에칭 프로세스를 포함할 수 있다. 구조는 도 6c에 도시 된 바와 같다.
도 6d는 제조 스텝의 다음 시퀀스를 나타낸다. 도 6d에서, 수평 지향 부동 게이트(642)의 상부 상의 산화물층(644)이 마스크되고 RIE 등에 의해 에칭되어 인터폴리 게이트 절연체 또는 제어 게이트 절연체가 형성될 영역의 산화물층(644)를 제거한다. 다음으로, 인터폴리 게이트 절연체 또는 제어 게이트 절연체(660)가 형성된다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(660)는 당업자에게 공지되어 이해하는 바와 같이 열적으로 성장한 산화물층(660) 또는 퇴적된 옥시나이트라이드 (oxynitride) 제어 게이트 절연체층(660)일 수 있다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(660)는 대략 2-4nm의 두께로 형성된다. 다음으로, 폴리실리콘 제어 게이트(662)가 형성된다. 폴리실리콘 제어 게이트는 수평 지향 부동 게이트(642) 위에 폴리실리콘 제어 게이트 라인을 CVD 등에 의해 퇴적하고 패터닝하는 종래의 포토리소그래피 기술에 의해 형성될 수 있다. 또다른 산화물층이 CVD 등에 의해 구조의 표면상에 퇴적되어 또다른 제조 스텝으로 진행할 수 있다.
당업자는 이 개시물을 읽을 때, 기둥(640-1 및 640-2) 상부의 제2 접촉층(616)에 접촉부가 형성되어, 배선(664)으로 형성 및 표준 BEOL 프로세스로 지속될 수 있다는 것을 이해할 것이다. 이 방법은 셀 및 주변 회로의 배선을 완성하기 위한 통상의 접촉 홀, 단자 금속 및 층간(inter level) 절연체 스텝을 포함할 수 있다. 도 6e는 완성된 구조의 사시도이다. 그리고, 도 6f는 커트 라인(6F-6F)에 따라 얻어진 동일물의 단면도이다.
대안적으로, 상기 제조 시퀀스는 대체 게이트 스텝을 제외한 것이다. 대안적 실시예에서, 상기 프로세스는 도 5c에서 도시된 것과 유사한 구조로 다시 시작될 것이다. 그러나, 도 6a에서, 컨포멀(conformal) 질화물층은 대략 10nm로 퇴적된 후에 기둥의 측벽 상에 질화물이 남도록 방향성 에칭될 것이다. 열산화물은 소스라인(602) 또는 y-어드레스 라인 바(602)의 노출된 부분을 절연시키도록 성장된다. 다음으로 질화물은 등방성 에칭(예를 들어, 인산(phosphoric acid)) 및 박형 터널링에 의해 박리(strip)되며, 대략 1 내지 2 nm의 부동 게이트 산화물은 노출된 초박형 단결정 막(646)의 벽 상에서 성장한다. n형 폴리실리콘 층은 트렌치(예를 들어, 〉100 nm)를 채우도록 퇴적되고 평탄화(예를 들어, CMP에 의해)된 후에 초박형 단결정 막(646)의 상부 레벨의 약간 아래로 리세싱(recess)된다. 다음으로 프로세스는 전술된 바와 같은 에칭 프로세스로 상기 구조물로부터 질화물층(620)을 계속해서 박리시킨다. 이것은 인산을 사용하는 인(phosphoric) 에칭 프로세스를 포함할 수 있다. 도 6c에서 시작되어 상기 프로세스는 전술한 바와 같이 지속되어 상기 구조가 완성된다.
도 7a-7e는 수직 초박형 트랜지스터 바디 구조물의 측면을 따라 수직 부동 게이트 및 수직 제어 게이트가 형성될 수 있는 일 실시예의 프로세스를 예시한다. 이 구조는 이 개시물을 읽은 집적 회로 제조 분야의 숙련자에 의해 달성될 수 있다. 다음의 프로세스 스텝에서 제시된 치수는 0.1㎛ CD 기술에 적합하며 다른 CD 크기에 따라 축소될 수 있다. 도 7a는 도 5c에서 도시된 것과 유사한 구조를 나타낸다. 즉, 도 7a는 트렌치(730) 내에서 기둥(740-1 및 740-2)의 측벽을 따라 이어 지는 초박형 단결정 막(746)을 도시한다. 이 지점에서의 초박형 단결정 막(746)은 제1 접촉층(712)에 결합된 초박형 단결정 수직의 제1 소스/드레인 영역(751) 및 제2 접촉층(716)에 결합된 초박형 단결정 수직의 제2 소스/드레인 영역(752)을 포함한다. 초박형 p형 단결정 수직 바디 영역(753)은 산화물층(714)의 측면 또는 반대면을 따라 존재하며, 제1 소스/드레인 영역(751)을 제2 소스/드레인 영역(752)에 결합시킨다. 도 7a에 도시된 프로세스 실시예에 따르면, 대략 10 nm의 컨포멀 질화물층이 CVD 등에 의해 퇴적되며, 기둥(740-1 및 740-2)의 측벽에만 남도록 방향성 에칭된다. 다음으로 산화물층(721)은 열적 산화 등에 의해 대략 20 nm의 두께로 성장되어 노출된 비트 라인 바(702)를 절연시킨다. 기둥(740-1 및 740-2)의 측벽 상의 컨포멀 질화물층은 초박형 단결정 막(746)을 따르는 산화를 방지한다. 다음으로 질화물층은 공지되어 있어 당업자에 의해 이해될 수 있는 종래의 박리 프로세스를 사용하여 박리된다. 상기 구조는 도 7a에서 도시되는 바와 같다.
도 7b에서 도시된 바와 같이, 박형 터널링 산화물(756)은 노출된 초박형 단결정 막(746)의 측벽 상에 열적으로 성장된다. 박형 터널링 산화물(756)은 대략 1 내지 2 nm의 두께로 성장된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 재료(750)가 CVD 등에 의해 대략 40 nm 이하의 두께로 퇴적되어 트렌치를 채운다. 다음으로 n+ 도핑된 폴리실리콘 재료(750)가 CMP 등에 의해 평탄화되고, RIE 등에 의해 초박형 단결정 막(746)의 상부 레벨의 약간 아래의 높이까지 리세싱된다. 다음으로 질화물층(761)은 CVD 등에 의해 스페이서 형성을 위한 대략 20 nm의 두께로 퇴적되고 두꺼운 산화물 및 질화물 패드층(각각 718, 720)의 측벽상에 남도록 방향성 에칭된다. 상기 구조는 도 7b에 도시된 바와 같다.
도 7c는 다음의 프로세싱 스텝 시퀀스에 따른 구조를 예시한다. 도 7c에서, 질화물 스페이서(761)는 마스크로서 사용되며, 기둥의 칼럼 사이에 노출된 산화물, 예를 들어, 도 3b의 산화물(333)은 소스라인(702) 사이에서 소스라인/y-어드레스 라인(702) 상의 산화물(721)과 비슷한 레벨의 깊이까지 선택적으로 에칭된다. 다음으로, 마스크로서 질화물 스페이서(761)를 다시 사용하여, 노출된 n+ 도핑된 폴리실리콘 재료(750)는 소스라인/y-어드레스 라인(702) 상의 산화물층(721) 상에서 선택 에칭이 정지되어, 트렌치(730) 내에 한쌍의 수직 지향 부동 게이트(763)를 생성한다. 상기 구조는 도 7c에 도시되는 바와 같다.
도 7d는 제조 프로세스의 이러한 실시예의 다음의 시퀀스를 예시한다. 도 7d에서, 인터폴리(interpoly) 게이트 절연체 또는 제어 게이트 절연체(760)는 수직 지향 부동 게이트(763)를 커버하는 트렌치(730) 내에 형성된다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(760)는 열적으로 성장된 산화물층(760) 또는 퇴적된 옥시나이트라이드 제어 게이트 절연체층(760)일 수 있으며, 이것은 공지되어 있어 당업자에 의해 이해될 것이다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(760)는 대략 7 내지 15 나노미터의 두께로 형성된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 게이트 재료(762)는 CVD 등에 의해 대략 100 nm 두께로 퇴적되어 트렌치 또는 게이트 스루 트로프(gate through trough)를 채운다. 다음으로 n+ 도핑된 폴리실리콘 재료(762)는 두꺼운 질화물 패드층(720) 상에서 CMP 등에 의한 평탄화가 정지된다. 다음으로 n+ 도핑된 폴리실리콘 재료(762)는 초박형 단결정 막(746)의 대략 상부 레벨까지 RIE 등에 의해 리세싱된다. 다음으로, 질화물 패드층(720)은 기둥(740-1 및 740-2)으로부터 제거된다. 질화물 패드층은 인 에칭 또는 다른 적합한 기술을 이용하여 제거될 수 있다. 다음으로 산화물(775)은 CVD 등에 의해 상기 구조물 위에 퇴적되어 표면을 커버한다. 상기 구조는 도 7d에 도시되는 바와 같다.
당업자는 이 개시물을 읽을 때, 기둥(740-1 및 740-2) 상부의 제2 접촉층(716)에 접촉부가 형성되어, 배선(764) 형성 및 표준 BEOL 프로세스로 이어질 수 있다는 것을 이해할 것이다. 이 방법은 셀 및 주변 회로의 배선을 완성하기 위한 통상의 접촉 홀, 단자 금속 및 층간 절연체 스텝을 포함할 수 있다. 도 7e는 완성된 구조의 사시도이다. 그리고, 도 7f는 커트라인(7F-7F)을 따라 얻어진 동일물의 단면도이다.
도 8a-8e는 수직 부동 게이트가 초박형 수직 트랜지스터 바디 구조물의 측면을 따라 형성되며 수평 지향 제어 게이트가 수직 지향 부동 게이트 상에 형성될 수 있는 일 실시예의 프로세스를 예시한다. 이 구조는 이 개시물을 읽은 집적 회로 제조 분야의 숙련자에 의해 달성될 수 있다. 다음의 프로세스 스텝에서 제시된 치수는 0.1㎛ CD 기술에 적합하며 다른 CD 크기에 따라 축소될 수 있다. 도 8a는 도 5c에 도시된 것과 유사한 구조를 나타낸다. 즉, 도 8a는 트렌치(830) 내에서 기둥(840-1 및 840-2)의 측벽을 따라 이어지는 초박형 단결정 막(846)을 도시한다. 이 지점에서의 초박형 단결정 막(846)은 제1 접촉층(812)에 결합된 초박형 단결정 수직 제1 소스/드레인 영역(851) 및 제2 접촉층(816)에 결합된 초박형 단결정 수직 제2 소스/드레인 영역(852)을 포함한다. 초박형 p형 단결정 수직 바디 영역(853)은 산화물층(814)의 측면 또는 반대면을 따라 존재하고, 제1 소스/드레인 영역(851)을 제2 소스/드레인 영역(852)에 결합시킨다. 도 8a에 도시된 프로세스 실시예에 따르면, 대략 10 nm의 컨포멀 질화물층은 CVD 등에 의해 퇴적되며, 기둥(840-1 및 840-2)의 측벽에만 남도록 방향성 에칭된다. 다음으로 산화물층(821)은 열적 산화 등에 의해 대략 20 nm 두께로 성장되어, 노출된 비트 라인 바(802)를 절연시킨다. 기둥(840-1 및 840-2)의 측벽 상의 컨포멀 질화물층은 초박형 단결정 막(846)을 따르는 산화를 방지한다. 다음으로 질화물층은 공지되어 있어 당업자에 의해 이해될 수 있는 종래의 박리 프로세스를 사용하여 박리된다. 상기 구조는 도 8a에서 도시되는 바와 같다.
도 8b에서 도시된 바와 같이, 박형 터널링 산화물(856)은 노출된 초박형 단결정 막(846)의 측벽 상에 열적으로 성장된다. 박형 터널링 산화물(856)은 대략 1 내지 2 nm의 두께로 성장된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 금속(850)은 CVD 등에 의해 대략 40 nm 이하의 두께까지 퇴적되어 트렌치를 채운다. 다음으로 n+ 도핑된 폴리실리콘 재료(850)는 CMP 등에 의해 평탄화되고, RIE 등에 의해 초박형 단결정 막(846)의 상부 레벨의 약간 아래의 높이까지 리세싱된다. 다음으로, 질화물층(861)은 CVD 등에 의해 스페이서 형성을 위한 대략 50 nm의 두께로 퇴적되며 두꺼운 산화물 및 질화물 패드층(각각 818, 820)의 측벽 상에 남도록 방향성 에칭된다. 상기 구조는 도 8b에서 도시된 바와 같다.
도 8c는 프로세싱 스텝의 다음의 시퀀스에 따른 구조를 예시한다. 도 8c에 서, 질화물 스페이서(861)는 마스크로서 사용되며, 기둥의 칼럼 사이에 노출된 산화물, 예를 들어, 도 3b의 산화물(333)은 소스라인(802) 사이에서 소스라인/y-어드레스 라인(802) 상의 산화물(821)과 비슷한 레벨의 깊이까지 선택적으로 에칭된다. 다음으로, 마스크로서 질화물 스페이서(821)를 다시 사용하여, 노출된 n+ 도핑된 폴리실리콘 재료(850)는 소스라인/y-어드레스 라인(802) 상의 산화물 층(821) 상에서 선택 에칭이 정지되어, 트렌치(830) 내에 한쌍의 수직 지향 부동 게이트(863)를 생성한다. 상기 구조는 도 8c에 도시되는 바와 같다.
도 8d는 이러한 제조 프로세스의 실시예의 다음의 시퀀스를 예시한다. 도 8d에서, 산화물층(880)은 수직 지향 부동 게이트(863)를 커버하는 트렌치(830) 내에 퇴적된다. 산화물층(880)은 두꺼운 질화물 패드층(820) 상에서 CMP 등에 의한 평탄화를 정지한다. 다음으로 산화물층(880)은 RIE 등에 의해 초박형 단결정 막(846)의 대략 상부 레벨까지 리세싱된다. 다음으로, 질화물 패드층(820)은 기둥(840-1 및 840-2)으로부터 제거되고 질화물 스페이서(861) 역시 제거된다. 질화물 패드층(820) 및 질화물 스페이서(861)는 인 에칭 또는 다른 적합한 기술을 이용하여 제거될 수 있다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860)는 트렌치(830) 내의 산화물층(880) 위에 그리고 수직 지향 부동 게이트(863) 위에 형성된다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860)는 열적으로 성장된 산화물층(860) 또는 퇴적된 옥시나이트라이드 제어 게이트 절연층(860)일 수 있으며, 이것은 공지되어 있어 당업자에 의해 이해될 것이다. 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860)는 수직 지향 부동 게이트(863) 상에 대략 2 내지 4 나노미터의 두께로 형성된다. n+ 도핑된 폴리실리콘 재료 또는 적합한 게이트 재료(862)는 CVD 등에 의해 인터폴리 게이트 절연체 또는 제어 게이트 절연체(860) 위에 그리고 수직 지향 부동 게이트(863) 위에 대략 50 nm 두께로 퇴적된다. 다음으로 n+ 도핑된 폴리실리콘 재료는 수평 바 또는 제어 게이트 라인으로 패턴화되며, 이는 공지되어 있어 당업자에 의해 이해될 것이다. 다음으로 산화물(875)은 CVD 등에 의해 퇴적되어 표면을 커버한다. 상기 구조는 도 8d에 도시되는 바와 같다.
당업자는 이 개시물을 읽을 때, 기둥(840-1 및 840-2) 상부의 제2 접촉층(816)에 접촉부가 형성되어, 배선(864)으로 형성 및 표준 BEOL 프로세스로 이어질 수 있다는 것을 이해할 것이다. 이 방법은 셀 및 주변 회로의 배선을 완성하기 위한 통상의 접촉 홀, 단자 금속 및 층간 절연체 스텝을 포함할 수 있다. 도 8e는 완성된 구조의 사시도이다.
도 9는 어레이의 라인 교점에서 박형 산화물 게이트 트랜지스터, 예를 들어 논리 셀(901-1, 901-2, …,901-N 및 903-1, 903-2,…, 903-N)을 제조하거나 그 교점에서 박형 산화물 트랜지스터(902-1, 902-2, …, 902-N)를 뺌으로써 게이트 마스크 레벨에서 프로그램될 수 있는 종래의 NOR-NOR 논리 어레이(900)를 나타낸다. 이 개시물을 읽으면 당업자가 이해할 것이지만, 동일 기술이 종래에는 도시하지 않은 다른 유형의 논리 어레이를 형성하는데 사용된다. 도 9에 도시된 바와 같이, 다수의 공핍 모드 NMOS 트랜지스터(916, 918) 각각은 부하 장치로서 이용된다.
도 9에 도시된 종래의 논리 어레이는 입력 라인(912)에서 다수의 입력 신호 를 수신하는 제 1 논리 평면(910)을 포함한다. 이 예에서, 입력 신호의 보수를 발생하는 인버터가 제공되지 않는다. 그러나, 제 1 논리 평면(910)은 특정 애플리케이션에서 필요할때 상보 신호를 생성하기 위하여 인버터를 포함할 수 있다.
제 1 논리 평면(910)은 다수의 박형 산화물 게이트 트랜지스터, 예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)을 포함한다. 박형 산화물 게이트 트랜지스터(901-1, 901-2, …, 901-N)는 입력 라인(912)과 배선(914)의 교점에 배치된다. 도 9의 종래의 PLS에서, 프로그램가능 논리 어레이에 의해 구현된 논리 함수가 입어레이의 입력 라인(912)와 배선(914)의 교점에서 박형 산화물 게이트 트랜지스터 또는 논리 셀(901-1, 901-2, …, 901-N)의 선택적인 배열에 의해 어레이에 들어가므로, 이 박형 산화물 게이트 트랜지스터, 예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)의 선택적 제조는 프로그래밍이라 지칭된다.
이 실시예에서, 배선(914)의 각각은 어레이의 박형 산화물 게이트 트랜지스터(901-1, 901-2, …, 901-N)를 통해 배선(914)에 접속된 입력 라인(912)을 위한 NOR 게이트로서 동작한다. 예를 들어, 배선(914A)은 입력 라인(912A, 912B) 상의 신호를 위한 NOR 게이트로서 동작한다. 즉, 배선(914A)에 결합된 하나 이상의 박형 산화물 게이트 트랜지스터(901-1, 901-2, …, 901-N)가 입력 라인(912)중의 하나의 입력 라인 상의 하이 논리 레벨에 의해 턴온되지 않으면 배선(914A)은 하이 전위에서 유지된다. 제어 게이트 어드레스가 입력 라인(912)을 통해 활성화되면, 각각의 박형 산화물 게이트 트랜지스터, 예를 들어, 트랜지스터(901-1, 901-2, …, 901-N)는 NOR 포지티브 논리 회로 함수를 수행하고, OR 회로 함수의 반전은 어레이 의 박형 산화물 트랜지스터(901-1, 901-2, …, 901-N)를 통해 배선(914) 상으로의 데이터의 반전으로부터 기인한다.
도 9에 도시된 바와 같이, 다수의 박형 산화물 게이트 트랜지스터, 예를 들어, 트랜지스터(903-1, 903-2, …, 903-N)를 포함하는 제 2 논리 평면(924)를 포함한다. 박형 산화물 게이트 트랜지스터(903-1, 903-2, …, 903-N)는 배선(914)과 출력 라인(920)의 교점에 배치된다. 여기에서, 제 2 논리 어레이 평면(924)의 논리 함수는 제 2 논리 평면(924)의 배선(914)과 출력 라인(920)의 교점에서 박형 산화물 게이트 트랜지스터(903-1, 903-2, …, 903-N)의 선택적 배열에 의해 구현된다. 제 2 논리 평면(924)은, 또한 출력 라인(920)이 제 2 논리 평면(924)의 박형 산화물 게이트 트랜지스터(903-1, 903-2, …, 903-N)를 통해 특정 출력 라인(920)에 결합된 배선(914)로부터의 신호의 논리 NOR 함수를 포함하도록 구성된다. 그러므로, 도 9에서, 각 라인 상의 입력 신호는, 본 개시물을 읽음으로써 이해되고 당업자에게 공지된 것과 같이 NOR 논리 어레이의 트랜지스터의 게이트를 구동하는 데 이용된다.
도 10은 본 발명의 교시에 따라 형성된 신규한 인-서비스 프로그램가능 논리 어레이(PLA)의 실시예를 나타낸다. 도 10에서, PLA(100)는 2 레벨 논리 어프로치(approach)를 이용한 예시적인 논리 함수를 구현한다. 특히, PLA(1000)는 제 1 및 제 2 논리 평면(1010, 1022)을 포함한다. 이 예에서, 논리 함수는 NOR-NOR 논리를 사용하여 구현된다. 도 10에 도시된 바와 같이, 제 1 및 제 2 논리 평면(1010, 1022)은 각각 논리 셀 또는 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 1002-1, 1002-2, …, 1002-N)의 어레이를 포함하고, 그들의 제 1 소스/드레인 영역은 도 3a 및 8e와 결합하여 상세히 설명하고 도시한 바와 같이 소스 라인 또는 도전성 소스 평면에 결합된다. 이들 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 1002-1, 1002-2, …, 1002-N)는 FPLA(1000)의 논리 함수를 구현하도록 구성된다. 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 1002-1, 1002-2, …, 1002-N)는 n 채널 부동 게이트 트랜지스터로서 도시된다. 또한, 도 10에 도시된 바와 같이, 다수의 p 채널 금속 산화물 반도체(PMOS) 트랜지스터는 부하 장치 트랜지스터(1016 및 1024)로서 제공되며, 그들의 드레인 영역은 전압 전위(VDD)에 결합된다. 이들 부하 장치 트랜지스터(1016, 1024) 각각은 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 1002-1, 1002-2, …, 1002-N)에 상보적으로 동작하여 부하 인버터를 형성한다.
도 10의 구성은 예로서 제시된 것이며 이에 한정되지 않는다. 특히, 본 발명의 교시는 NOR-NOR 어프로치의 프로그램가능 논리 어레이에 한정되지 않는다. 또한, 본 발명의 교시는 도 10에 도시된 특정 논리 함수에 한정되지 않는다. 다른 논리 평션은 다양한 2 레벨 어프로치 중의 임의의 것을 이용하여 본 발명의 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 1002-1, 1002-2, …, 1002-N)와 부하 장치 트랜지스터(1016, 1024)를 각각 갖는 프로그램가능 논리 어레이에서 구현될 수 있다.
제 1 논리 평면(1010)은 입력 라인(1012)의 다수의 입력 신호를 수신한다. 이 예에서, 입력 신호의 보수를 발생하는 인버터는 제공되지 않는다. 그러나, 제 1 논리 평면(1010)은 특정 애플리케이션에서 필요하면 상보 신호를 생성하기 위하여 인버터를 포함할 수 있다.
제 1 논리 평면(1010)은 어레이를 형성하는 다수의 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)를 포함한다. 부동 게이트 드라이브 트랜지스터(1001-1, 1001-2, …, 1001-N)는 입력 라인(1012)과 배선(1014)의 교점에 배치된다. 모든 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는 1 논리 평면에서 동작적으로 전도되지 않는다. 오히려, 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는 이하에서 설명하는 바와 같이 선택적으로 프로그래밍되어 입력 라인(1012)에 응답하고 배선(1014)의 전위를 변화시켜 소망의 논리 함수를 구현한다. 프로그램가능 논리 어레이에 의해 구현된 논리 함수가 어레이의 배선(1014)와 입력 라인(1012)의 교점에서 이용되는 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)에 의해 어레이에 들어가기 때문에, 이 선택적 배선은 프로그래밍이라 지칭된다.
이 실시예에서, 배선(1014)의 각각은 어레이(1000)의 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)를 통해 배선(1014)에 접속된 입력 라인(1012)를 위한 NOR 게이트로서 동작한다. 예로서, 배선(1014A)은 입력 라인(1012A, 1012B, 및 1012C) 상의 신호를 위한 NOR 게이트로서 동작한다. 수직 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)의 프로그래밍은 수직 부동 게이트를 충전함으로써 성취된다. 수직 부동 게이트가 충전되면, 부동 게 이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는 재프로그래밍될때까지 오프 상태로 남을 것이다. 수직 부동 게이트로의 전하 인가 및 제거는 이하 상세히 설명된다. 오프 상태에서 프로그래밍된 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는 그 수직 부동 게이트로부터 전하가 제거될때까지 그 상태로 남는다.
충전된 대응 수직 부동 게이트를 갖지 않는 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)는 온 상태 또는 오프 상태에서 동작하고, 입력 라인(1012A, 1012B, 및 1012C)에 의해 수신된 입력 신호는 인가가능 상태를 결정한다. 임의의 입력 라인(1012A, 1012B, 1012C)가 입력 라인(1012A, 1012B, 1012C)에 의해 수신된 입력 신호에 의해 턴온되면, 부하 장치 트랜지스터(1016)에 접지가 제공된다. 부하 장치 트랜지스터(1016)는 배선(1014)에 부착된다. 부하 장치 트랜지스터(1016)는 대응 출력 라인에 접속된 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N) 중의 임의의 하나가 활성화되면 로우 전압 레벨을 제공한다. 이것은 NOR 논리 회로 함수를 수행하고, OR 회로 함수의 반전은 어레이(1000)의 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)를 통해 배선(1014)로의 데이터의 반전으로부터 기인한다. 부동 게이트 드라이버(1001-1, 1001-2, …, 1001-N)가 오프 상태에 있으면, 부하 장치 트랜지스터(1016)의 드레인에 개방이 제공된다. 부하 장치 트랜지스터(1016(Φ))의 게이트에서 수신된 클록 신호에 의해 부하 장치 트랜지스터(1016)가 턴온되면 제 2 논리 평면(1022)를 위한 대응하는 입력 라인, 예를 들어 배선(1014)에 VDD 전압 레벨이 인가된다. 여기에 설명된 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N)의 각각은 도 3a-8e와 결합하여 상세히 설명한 바와 같이 본 발명의 교시에 따라 형성된다.
유사한 방법으로, 제 2 논리 평면(1022)은 특정 논리 함수를 구현하는 데 필요한 2 레벨 논리의 2 레벨을 제공하기 위하여 선택적으로 프로그래밍된 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)의 제 2 어레이를 포함한다. 이 실시예에서, 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)의 어레이는 또한 출력 라인(1020)이 제 2 논리 평면(1022)의 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)를 통해 특정 출력 라인에 결합된 배선(1014)으로부터의 신호의 논리 NOR 함수를 포함하도록 구성된다.
수직 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)의 프로그래밍은 수직 부동 게이트를 충전함으로써 성취된다. 수직 부동 게이트가 충전되면, 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)는 재프로그램될때까지 오프 상태로 남을 것이다. 수직 부동 게이트로의 전하의 인가와 제거는 이하 상세히 설명될 것이다. 오프 상태에서 프로그래밍된 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)는 수직 부동 게이트로부터 전하가 제거될때까지 그 상태로 남는다.
충전된 대응 수직 부동 게이트를 갖지 않는 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)는 온 상태 또는 오프 상태에서 동작하고, 배선(1014)에 의해 수신된 신호는 인가가능 상태를 결정한다. 임의의 배선(1014)가 턴온되면, 여기에 기재된 바와 같이 트랜지스터의 제 1 소스/드레인 영역에 결 합된 도전성 소스 평면 또는 소스 라인에 접지 전위를 인가함으로써 부하 장치 트랜지스터(1024)에 접지가 제공된다. 부하 장치 트랜지스터(1024)는 출력 라인(1020)에 접속된다. 부하 장치 트랜지스터(1024)는 대응 출력 라인에 접속된 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N) 중의 임의의 하나가 활성활될때 저전압 레벨을 제공한다. 이것은 NOR 논리 회로 함수를 수행하고, OR 회로 함수의 반전은 어레이(1000)의 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)를 통해 출력 라인(1020)으로의 데이터 반전으로부터 기인한다. 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)가 오프 상태에 있으면, 부하 장치 트랜지스터(1024)의 드레인에 개방이 제공된다. 부하 장치 트랜지스터(1024)가 부하 장치 트랜지스터(1024(Φ))의 게이트에서 수신된 클록 신호에 의해 턴온될때 제 2 논리 평면(1022)를 위한 대응 출력 라인(1020)에 VDD 전압 레벨이 인가된다. 이 방법에서, NOR-NOR 전기적 프로그램가능 논리 어레이는 정상 PLA 어레이 구조를 이용하여 가장 용이하게 구현된다. 여기에 기재된 부동 게이트 드라이버 트랜지스터(1002-1, 1002-2, …, 1002-N)의 각각은 도 3a-8e와 결합하여 상세히 설명한 바와 같이 본 발명의 교시에 따라 형성된다.
그러므로, 도 10은 논리 어레이의 초박형 바디를 갖는 신규한 비휘발성 부동 게이트 트랜지스터의 애플리케이션을 나타낸다. 부동 게이트 드라이버 트랜지스터(1001-1, 1001-2, …, 1001-N 및 1002-1, 1002-2, …, 1002-N)가 수직 부동 게이트 상의 네가티브 전하로 프로그램되면, 어레이로부터 효율적으로 제거된다. 이 방법에서, 최종 회로 또는 필드의 회로가 시스템에 사용될때 조차도 어레 이 논리 함수가 프로그램된다.
부동 게이트 상의 저장된 전하의 부재 또는 존재는 입력 라인(1012) 또는 제어 게이트 라인 및 y 칼럼/소스 라인을 어드레싱하여 특정 부동 게이트에서 어드레스의 동시발생(coincidence)을 형성함으로써 판독된다. 제어 게이트 라인은 1.0 V의 전압에서 포지티브로 구동되고 y 칼럼/소스라인이 접지되고, 부동 게이트가 전자로 충전되지 않으면, 수직 측벽 트랜지스터는 턴온되어 셀의 저장된 "하나"의 존재를 나타내는 특정 로우 상의 배선을 아래로 유지하기 쉽다. 이 특정 부동 게이트가 저장된 전자로 충전되면, 트랜지스터는 턴온되지 않고 저장된 "제로"의 존재는 셀내에 표시된다. 이 방법에서, 특정 부동 게이트 상에 저장된 데이터가 판독될 수 있다. 사실상, 데이터는 단일 부동 게이트를 어드레스하지 않고 특정 제어 게이트 어드레스 라인의 각 측면상의 로우 인접 기둥의 부동 게이트의 양쪽을 어드레스함으로써 "비트쌍"으로 판독된다. 데이터는 열전자 주입에 의해 셀에 저장된다. 이 경우, 초박형 단결정 수직의 제 2 소스/드레인 영역에 결합된 배선은 0.1 미크론 기술을 위한 2V와 같이 더 높은 전압으로 구동되고 제어 게이트 라인은 이 값의 2배의 범위에서 어떤 공칭 전압에 의해 어드레스된다. 초박형 단결정 수직 부동 게이트 트랜지스터의 채널에서 발생된 열전자는 게이트 또는 터널 산화물을 통해 어드레스 스킴에 의해 선택된 트랜지스터의 부동 게이트에 주입될 것이다. 소거는, 네가티브 전압으로 제어 게이트를 구동하고 포지티브 바이어스로 트랜지스터의 소스 라인을 구동하여 총 전압차는 전자가 부동 게이트의 터널 오프를 일으키는 3V가 됨으로써 성취된다. 본 발명의 일실시예에 따르면, 제어 게이트의 각 측 면상의 양쪽 부동 게이트는 동시에 소거될 수 있으므로, 데이터는 "비트쌍"으로 소거될 수 있다. 이 아키텍처는 어레이의 부분이 동시에 소거되고 리셋되는 어드레스 스킴을 차단하기 위하여 정정될 수 있다.
도 11은 본 발명의 교시에 따라 전자 시스템(1100)의 고레벨 조직화의 간략화된 블록도를 나타낸다. 도 11에 도시된 바와 같이, 전자 시스템(1100)은, 기능 소자가 산술/논리 유닛(ALU), 예를 들어, 프로세서(1120), 제어 유닛(1130), 메모리 유닛(1140), 또는 메모리 장치(1140), 및 입출력(I/O) 장치(1150)로 구성된 시스템이다. 일반적으로 이러한 전자 시스템(1100)은 ALU(1120)에 의해 데이터 상에 수행될 동작 및 ALU(1120)간의 다른 상호작용을 지정하는 본래의 명령 셋트를 가질 것이다. 메모리 장치(1140)는 데이터와 명령의 저장된 리스트를 포함한다.
제어 유닛(1130)은 명령이 메모리 장치(1140)으로부터 페치되고 실행되도록 하는 동작 셋트를 통해 연속적으로 사이클링함으로써 ALU(1120), 메모리 장치(1140), 및 I/O 장치(1150)의 모든 동작을 조정한다. 본 발명의 교시에 따라, 인-서비스 프로그램가능 논리 어레이는 이들 구성요소에 의해 수행된 많은 논리 함수를 수행하도록 구현될 수 있다. ALU(1120), 제어 유닛(1130), 및 I/O 장치(1150)에 대하여, 임의의 논리 함수는 당업자에게 공지된 "곱의 합(sum-of-products)"형태로 실현될 수 있다. 논리 함수 "곱의 합"은 AND-OR, NAND-NAND, NOR-OR, OR-NOR, AND-NOR, NAND-AND, 또는 OR-AND의 동등한 2레벨 논리 구성 중의 임의의 것을 사용하여 구현될 수 있다.
결론
상술한 구조과 제조 방법은 초박형 바디 트랜지스터를 갖는 인-서비스 프로그램가능 논리 어레이에 대하여 예를 들어 설명하였지만, 이에 한정되는 것은 아니다. 3개의 다른 유형의 기판 상에 이용되어 인-서비스 프로그램가능 논리 어레이를 형성할 수 있는 다른 유형의 부동 및 제어 게이트 구조가 도시된다.
논리 어레이의 밀도 요구가 높아질수록 구조와 트랜지스터의 치수는 더 작아짐을 나타낸다. 종래의 평면 트랜지스터 구조는 깊은 서브미크론 크기 체제로 축소하는 것이 어렵다. 본 발명은 산화물 기둥의 측벽을 따라 성장한 초박형 단결정 실리콘막으로 제조된 부동 게이트 트랜지스터를 제공한다. 이들 부동 게이트 트랜지스터는 초박형 바디 영역을 갖는 더 작은 장치의 성능 이점을 보존하면서 더 작은 치수로 축소된다. 더 높은 성능 및 더 높은 밀도를 위한 더 작은 크기의 이점은 본 발명의 프로그램가능 논리 어레이에서 성취된다.
본 발명의 교시에 따르면, 임의의 조합 논리 함수는 소위 곱의 합 형태로 실현될 수 있다. 곱의 합은 도 10에 도시된 NOR-NOR 어레이 등의 2 레벨 논리 구성 또는 NOR 게이트와 NAND 게이트의 조합을 이용하여 구현될 수 있다. NAND 게이트는 반전된 입력을 갖는 NOR 게이트에 의해 실현될 수 있다. 기판으로부터 격리된 기둥의 제 1 접촉층을 단절함으로써, 이들 어레이는 필드 프로그래밍 또는 소거 및 리프로그래밍(re-programmed)되어 요구된 논리 함수를 달성한다.

Claims (77)

  1. 다수의 입력 신호를 수신하고, 다수의 논리 출력을 제공하도록 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 1 논리 평면(logic plane);
    상기 제 1 논리 평면의 상기 출력들을 수신하고, 인-서비스(in-service) 프로그램가능 논리 어레이가 논리 함수를 구현하도록 다수의 논리 출력을 생성하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 2 논리 평면을 포함하고,
    상기 논리 셀 각각은,
    반도체 기판으로부터 외부로 연장된 수직 기둥 -각각의 기둥은 산화물층에 의해 분리된 단결정의 제 1 접촉층 및 제 2 접촉층을 포함함-; 및
    상기 수직 기둥에 인접하여 선택적으로 배치된 하나 이상의 단결정 초박형 수직 부동 게이트 트랜지스터를 포함하며,
    단결정 수직 부동 게이트 트랜지스터 각각은,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층에 대향하고 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 초박형 단결정 수직 바디 영역에 대향하는 부동 게이트를 포함하는 인-서비스 프로그램가능 논리 어레이.
  2. 제 1 항에 있어서, 상기 제 1 논리 평면 및 상기 제 2 논리 평면은 각각 NOR 평면(plane)들을 포함하는 인-서비스 프로그램가능 논리 어레이.
  3. 제 1 항에 있어서, 상기 초박형 단결정 수직 바디 영역은 100nm 미만의 수직 길이를 갖는 채널을 포함하고, 상기 초박형 단결정 수직 바디 영역은 10nm 미만의 수평 폭을 갖는 인-서비스 프로그램가능 논리 어레이.
  4. 제 1 항에 있어서, 상기 초박형 단결정 수직 바디 영역은 고상 애피택시얼 성장으로부터 형성되는 인-서비스 프로그램가능 논리 어레이.
  5. 제 1 항에 있어서, 상기 초박형 단결정 수직 부동 게이트 트랜지스터는 부동 게이트에 인접한 트렌치내에 형성된 제어 게이트를 포함하는 인-서비스 프로그램가능 논리 어레이.
  6. 제 1 항에 있어서, 상기 초박형 단결정 수직 부동 게이트 트랜지스터는 부동 게이트 위에 위치한 제어 게이트를 포함하는 인-서비스 프로그램가능 논리 어레이.
  7. 제 1 항에 있어서, 트렌치가 인접하는 로우들의 기둥들을 분리하고 상기 트렌치가 상기 트렌치의 일측면 상의 선택된 트랜지스터들의 부동 게이트들을 어드레싱하기 위한 제어선으로서 제공되는 입력 라인을 수용하는 인-서비스 프로그램가능 논리 어레이.
  8. 제 1 항에 있어서, 트렌치가 인접하는 로우들의 기둥들을 분리하고 상기 트렌치가 상기 트렌치의 대향측면들 상에 형성된 각각의 초박형 단결정 수직 부동 게이트 트랜지스터들을 위한 2개의 부동 게이트를 수용하는 인-서비스 프로그램가능 논리 어레이.
  9. 제 1 항에 있어서, 상기 초박형 단결정 수직 바디 영역은 상기 초박형 단결정 수직 부동 게이트 트랜지스터가 완전 공핍 트랜지스터로서 기능하도록 저농도로 도핑된 바디 영역을 포함하는 인-서비스 프로그램가능 논리 어레이.
  10. 제 1 항에 있어서, 상기 기둥들의 단결정 제 1 접촉층들은 서로 결합하는 인-서비스 프로그램가능 논리 어레이.
  11. 입력 신호를 수신하는 다수의 입력 라인;
    다수의 출력 라인; 및
    상기 입력 라인들과 상기 출력 라인들 사이에 접속된 제 1 논리 평면과 제 2 논리 평면을 갖는 하나 이상의 어레이를 포함하며,
    상기 제 1 논리 평면 및 제 2 논리 평면은 수신된 입력 신호에 응답하여 상기 출력 라인들 상에 곱의 합(sum-of-products) 항을 제공하기 위해 로우들과 칼럼들로 배열된 다수의 논리 셀을 포함하며,
    상기 논리 셀 각각은,
    초박형 단결정 수직의 제 1 소스/드레인 영역;
    초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 초박형 단결정 수직 바디 영역에 대향하는 부동 게이트를 포함하며,
    상기 제 1 및 제 2 초박형 단결정 수직 소스/드레인 영역을 위한 수평 접합 깊이는 상기 초박형 단결정 수직 바디 영역의 수직 길이보다 매우 작은 프로그램가능 논리 어레이.
  12. 입력 신호를 수신하는 다수의 입력 라인;
    다수의 출력 라인; 및
    상기 입력 라인들과 출력 라인들 사이에 접속된 제 1 논리 평면 및 제 2 논리 평면을 갖는 하나 이상의 어레이를 포함하고,
    상기 제 1 논리 평면 및 제 2 논리 평면은 수신된 입력 신호에 응답하여 상기 출력 라인들 상에 곱의 합 항을 제공하기 위해 로우들 및 칼럼들로 배열된 다수의 논리 셀을 포함하며,
    상기 논리 셀 각각은,
    반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리된 단결정의 제 1 접촉층 및 제 2 접촉층을 포함하는 수직 기둥; 및
    상기 수직 기둥에 인접하여 배치된 하나 이상의 초박형 단결정 수직 부동 게이트 트랜지스터를 포함하고,
    상기 하나 이상의 단결정 수직 부동 게이트 트랜지스터는,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층에 대향하고 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 초박형 단결정 수직 바디 영역에 대향하는 부동 게이트를 포함하는 프로그램가능 논리 어레이.
  13. 제 12 항에 있어서, 상기 입력 라인 각각은 상기 부동 게이트를 어드레싱하기 위한 제어 게이트를 일체적으로 형성하는 프로그램가능 논리 어레이.
  14. 제 12 항에 있어서, 상기 입력 라인 각각은 상기 부동 게이트에 대향하는 트렌치내에 형성된 제어 게이트를 일체적으로 형성하는 프로그램가능 논리 어레이.
  15. 제 12 항에 있어서, 상기 초박형 단결정 수직 바디 영역 각각은 100nm 미만의 수직 길이를 갖는 p형 채널을 포함하는 프로그램가능 논리 어레이.
  16. 제 12 항에 있어서, 상기 프로그램가능 논리 어레이는, 산화물층에 의해 상기 반도체 기판으로부터 분리되고 상기 제 1 접촉층과 일체적으로 형성된 다수의 매립 소스 라인을 포함하는 프로그램가능 논리 어레이.
  17. 제 12 항에 있어서, 상기 입력 라인 각각은 100nm 미만의 수직 측면 길이를 갖는 수평 지향 입력 라인을 포함하는 프로그램가능 논리 어레이.
  18. 제 12 항에 있어서, 상기 입력 라인 각각은 100nm 미만의 수직 길이를 갖는 수직 지향 입력 라인을 포함하는 프로그램가능 논리 어레이.
  19. 입력 신호를 수신하는 다수의 입력 라인;
    다수의 출력 라인; 및
    상기 입력 라인들과 상기 출력 라인들 사이에 접속된 제 1 논리 평면 및 제 2 논리 평면을 갖는 하나 이상의 어레이 - 상기 제 1 논리 평면 및 제 2 논리 평면은 수신된 입력 신호에 응답하여 상기 출력 라인들 상에 곱의 합 항을 제공하기 위해 로우들과 칼럼들로 배열된 다수의 논리 셀을 포함함 - ,
    상기 논리 셀 각각은,
    반도체 기판으로부터 외부로 연장하고 산화물층에 의해 분리된 단결정의 제 1 접촉층 및 제 2 접촉층을 포함하는 수직 기둥; 및
    상기 기둥의 대향 측면들을 따라 형성된 단결정 초박형 수직 트랜지스터들의 쌍을 포함하고,
    상기 단결정 수직 트랜지스터 각각은,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층을 대향하며 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역 - 상기 트랜지스터의 다른 치수가 축소됨에 따라 상기 단결정 수직 트랜지스터를 위한 표면 공간 전하 영역이 축소됨-; 및
    상기 초박형 단결정 수직 바디 영역에 대향하는 부동 게이트를 포함하고, 상기 부동 게이트는 다수의 기둥의 로우들 사이의 트렌치내에 형성되고 칼럼 인접 기둥들의 상기 트랜치에 인접한 상기 초박형 단결정 수직 부동 게이트 트랜지스터들 사이에서 공유되고; 및
    단결정 반도체 재료로 이루어지고 상기 어레이의 기둥들의 상기 제 1 접촉층과 상호 접속하는 상기 어레이의 상기 기둥들 아래에 배치된 다수의 매립 소스 라인을 포함하며,
    상기 다수의 입력 라인 각각은 상기 기둥들의 로우들 사이에 배치되고 제어 게이트로서 제공되는 상기 단결정 수직 부동 게이트 트랜지스터들의 상기 부동 게이트들에 대향하는 프로그램가능 논리 어레이.
  20. 제 19 항에 있어서, 상기 초박형 단결정 수직 바디 영역 각각은 100nm 미만의 수직 길이를 갖는 p형 채널을 포함하는 프로그램가능 논리 어레이.
  21. 제 19 항에 있어서, 상기 다수의 매립 소스 라인은 상기 제 1 접촉층과 일체적으로 형성되고 산화물층에 의해 상기 반도체 기판으로부터 분리되는 프로그램가능 논리 어레이.
  22. 제 19 항에 있어서, 상기 입력 라인 각각은 절연체층에 의해 부동 게이트들로부터 분리된 수평 지향 입력 라인을 포함하는 프로그램가능 논리 어레이.
  23. 입력 신호를 수신하는 다수의 입력 라인;
    다수의 출력 라인; 및
    상기 다수의 입력 라인 상의 다수의 입력 신호를 수신하고, 상호 접속되어 다수의 논리 출력을 제공하는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 1 논리 평면;
    다수의 상호 접속 라인에 의해 제 1 논리 평면에 결합되고, 상기 상호 접속 라인들 상의 상기 제 1 논리 평면의 출력들을 수신하고, 프로그램가능 논리 어레이가 논리 함수를 구현하도록, 상기 출력 라인들 상의 다수의 논리 출력을 생성하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 2 논리 평면,
    상기 논리 셀 각각은,
    상기 입력 라인들과 상호 접속 라인들의 교점들과 상기 상호 접속 라인들과 상기 출력 라인들의 교점들에서 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리된 단결정의 제 1 접촉층 및 제 2 접촉층을 포함하는 수직 기둥; 및
    각각의 기둥의 선택된 측면들을 따라 형성된 다수의 초박형 단결정 수직 트랜지스터를 포함하고, 상기 단결정 수직 트랜지스터 각각은,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층에 대향하며 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 터널 산화물에 의해 수직 바디 영역으로부터 분리된 부동 게이트를 포함하고; 및
    어레이의 칼럼 인접 기둥들의 상기 제 1 접촉층과 상호 접속하기 위하여 상기 어레이의 상기 기둥들 아래에 배치되고 단결정 반도체 재료로 이루어진 다수의 매립 소스 라인을 포함하는 저전압 프로그램가능 논리 어레이.
  24. 제 23 항에 있어서, 다수의 입력 라인은 상기 제 1 논리 평면의 상기 기둥들의 로우들 사이의 트렌치내에 배치되고 제어 게이트들로서 제공되는 상기 단결정 수직 트랜지스터들의 부동 게이트들에 대향하며, 다수의 상호 접속 라인은 상기 제 1 논리 평면의 논리 함수를 구현하기 위하여 기둥들의 칼럼들의 상기 제 2 접촉층에 결합되는 저전압 프로그램가능 논리 어레이.
  25. 제 23 항에 있어서, 상기 다수의 상호 접속 라인은 상기 제 2 논리 평면의 상기 기둥들의 로우들 간의 트렌치내에 배치되고 제어 게이트들로서 제공되는 상기 단결정 수직 트랜지스터들의 부동 게이트들에 대향하며, 다수의 출력 라인은 상기 제 2 논리 평면의 논리 함수를 구현하기 위하여 기둥들의 칼럼들의 상기 제 2 접촉층에 결합되는 저전압 프로그램가능 논리 어레이.
  26. 제 23 항에 있어서, 칼럼 인접 기둥들은 트렌치에 의해 분리되고 각각의 트렌치는 상기 트렌치의 대향측면들 상의 상기 초박형 단결정 수직 바디 영역에 대향하는 부동 게이트들의 쌍을 포함하는 저전압 프로그램가능 논리 어레이.
  27. 제 26 항에 있어서, 상기 제 1 논리 평면의 상기 입력 라인 각각은 제어 게이트로서 제공되는 부동 게이트 쌍 사이의 트렌치내에 형성된 수직 지향 입력 라인을 포함하는 저전압 프로그램가능 논리 어레이.
  28. 제 26 항에 있어서, 상기 제 2 논리 평면의 상기 상호 접속 라인 각각은 제어 게이트로서 제공되는 부동 게이트 쌍 사이의 트렌치내에 형성된 수직 지향 상호 접속 라인을 포함하는 저전압 프로그램가능 논리 어레이.
  29. 제 26 항에 있어서, 상기 제 1 논리 평면의 상기 입력 라인 각각은 제어 게이트로서 제공되는 부동 게이트 쌍의 상부에 위치한 수평 지향 입력 라인을 포함하는 저전압 프로그램가능 논리 어레이.
  30. 제 26 항에 있어서, 입력 라인 쌍이 제어 라인들로서 제공되는 상기 제 1 논리 평면의 각각의 트렌치내의 부동 게이트 쌍 위에 형성되고, 상호 접속 라인들의 쌍이 제어 라인들로서 제공되는 상기 제 2 논리 평면의 각각의 트렌치내의 부동 게이트 쌍 위에 형성되는 저전압 프로그램가능 논리 어레이.
  31. 제 23 항에 있어서, 상기 단결정 수직 트랜지스터 각각은 100nm 미만의 수직 길이와 10nm 미만의 수평 폭을 갖는 저전압 프로그램가능 논리 어레이.
  32. 메모리;
    상기 메모리에 결합된 프로세서를 포함하고,
    상기 프로세서는 하나 이상의 인-서비스(in-service) 프로그램가능 논리 어레이를 포함하고,
    상기 인-서비스 프로그램가능 논리 어레이는,
    다수의 입력 신호를 수신하고, 다수의 논리 출력을 제공하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 1 논리 평면;
    상기 제 1 논리 평면의 출력들을 수신하고, 상기 프로그램가능 논리 어레이가 논리 함수를 구현하도록 다수의 논리 출력을 생성하기 위해 상호 접속되는 로우들과 칼럼들로 배열된 다수의 논리 셀을 갖는 제 2 논리 평면을 포함하고,
    상기 논리 셀 각각은,
    반도체 기판으로부터 외부로 연장하고 각각이 산화물층에 의해 분리된 단결정의 제 1 접촉층과 제 2 접촉층을 포함하는 수직 기둥; 및
    상기 수직 기둥에 인접하여 선택적으로 배치된 하나 이상의 초박형 단결정 수직 트랜지스터를 포함하고,
    상기 단결정 수직 트랜지스터 각각은,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층과 대향하고 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역과 대향하고 터널 산화물에 의해 수직 바디 영역으로부터 분리되는 부동 게이트를 포함하는 전자 시스템.
  33. 제 32 항에 있어서, 상기 제 1 논리 평면 및 제 2 논리 평면은 각각 NOR 평면들을 포함하는 전자 시스템.
  34. 제 32 항에 있어서, 상기 초박형 단결정 수직 바디 영역은 100nm 미만의 수직 길이를 갖는 채널을 포함하고, 상기 초박형 단결정 수직 바디 영역은 10nm 미만의 수평 폭을 갖는 전자 시스템.
  35. 제 32 항에 있어서, 상기 초박형 단결정 수직 바디 영역은 고상 에피택시얼 성장으로부터 형성되는 전자 시스템.
  36. 제 32 항에 있어서, 상기 초박형 단결정 수직 트랜지스터는 상기 초박형 단결정 수직 바디 영역에 인접한 트렌치내에 형성된 수직 지향 부동 게이트를 포함하는 전자 시스템.
  37. 제 32 항에 있어서, 상기 기둥들의 각각은 상기 기둥의 대향측면들 상에 형성된 초박형 단결정 수직 트랜지스터 쌍을 포함하고, 상기 초박형 단결정 수직 트랜지스터 각각은 상기 기둥의 대향측면들 상의 상기 초박형 단결정 수직 바디 영역에 인접한 트렌치내에 형성된 부동 게이트를 포함하는 전자 시스템.
  38. 제 37 항에 있어서, 상기 트렌치는 상기 제 1 논리 평면의 기둥들의 인접 로우들을 분리하고, 상기 트렌치는 상기 트렌치의 일측면 상의 칼럼 인접 기둥들의 상기 트랜지스터들의 상기 부동 게이트들을 어드레싱하기 위하여 제어 게이트로서 제공되는 입력 라인을 수용하는 전자 시스템.
  39. 제 37 항에 있어서, 입력 라인 쌍이 제어 라인들로서 제공되는 상기 제 1 논리 평면의 각각의 트렌치내의 부동 게이트 쌍에 대향하여 형성되고, 상호 접속 라인들의 쌍은 제어 라인들로서 제공되는 상기 제 2 논리 평면의 각각의 트렌치 내의 부동 게이트 쌍에 대향하여 형성되는 전자 시스템.
  40. 제 32 항에 있어서, 상기 초박형 단결정 수직 바디 영역 각각은 상기 초박형 단결정 수직 트랜지스터가 완전 공핍 트랜지스터로서 기능하도록 저농도로 도핑된 바디 영역을 포함하는 전자 시스템.
  41. 제 32 항에 있어서, 상기 기둥들의 상기 단결정의 제 1 접촉층들은 서로 결합된 전자 시스템.
  42. 메모리;
    상기 메모리에 결합된 프로세서를 포함하고,
    상기 프로세서는 하나 이상의 프로그램가능 논리 어레이를 포함하고,
    상기 프로그램가능 논리 어레이는,
    입력 라인들과 출력 라인들 사이에 접속된 제 1 논리 평면 및 제 2 논리 평면을 갖는 하나 이상의 어레이 - 상기 제 1 논리 평면 및 제 2 논리 평면은 수신된 입력 신호에 응답하여 상기 출력 라인들에 곱의 합 항을 제공하기 위해 로우들과 칼럼들로 배열된 다수의 논리 셀을 포함하고,
    상기 논리 셀 각각은,
    초박형 단결정 수직의 제 1 소스/드레인 영역;
    초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 터널 산화물에 의해 수직 바디 영역으로부터 분리되는 부동 게이트를 포함하고,
    상기 초박형 단결정 수직의 제 1 및 제 2 소스/드레인 영역을 위한 수평 접합 깊이는 상기 초박형 단결정 수직 바디 영역의 수직 길이보다 매우 작은 전자 시스템.
  43. 메모리;
    상기 메모리에 결합된 프로세서를 포함하고,
    상기 프로세서는 하나 이상의 프로그램가능 논리 어레이를 포함하고,
    상기 프로그램가능 논리 어레이는,
    입력 신호를 수신하는 다수의 입력 라인;
    다수의 출력 라인; 및
    상기 입력 라인들 및 출력 라인들 사이에 접속된 제 1 논리 평면 및 제 2 논리 평면을 갖는 하나 이상의 어레이 - 상기 제 1 논리 평면 및 제 2 논리 평면은 수신된 입력 신호에 응답하여 상기 출력 라인들 상에 곱의 합 항을 제공하기 위해 로우들 및 칼럼들로 배열된 다수의 논리 셀을 포함함- 를 포함하고,
    상기 논리 셀 각각은,
    반도체 기판으로부터 외부로 연장하고 각각이 산화물층에 의해 분리된 단결정의 제 1 접촉층과 제 2 접촉층을 포함하는 수직 기둥;
    상기 수직 기둥에 인접하여 배치된 다수의 초박형 단결정 수직 트랜지스터를 포함하며,
    상기 단결정 수직 트랜지스터 각각은,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층에 대향하고 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하며 터널 산화물에 의해 수직 바디 영역으로부터 분리되는 부동 게이트를 포함하는 전자 시스템.
  44. 제 43 항에 있어서, 상기 입력 라인 각각은 제어 게이트를 일체적으로 형성하고 상기 제 1 논리 평면의 상기 단결정 수직 트랜지스터들의 상기 부동 게이트들에 대향하는 전자 시스템.
  45. 제 43 항에 있어서, 상기 출력 라인 각각은 상기 제 2 논리 평면의 로우 인접 기둥들의 제 2 층에 결합된 전자 시스템.
  46. 제 43 항에 있어서, 상기 초박형 단결정 수직 바디 영역의 각각은 100nm 미만의 수직 길이를 갖는 p형 채널을 포함하는 전자 시스템.
  47. 제 43 항에 있어서, 상기 프로그램가능 논리 어레이는 상기 제 1 접촉층과 일체적으로 형성되고 산화물층에 의해 상기 반도체 기판으로부터 분리된 다수의 매립 소스 라인을 포함하는 전자 시스템.
  48. 제 43 항에 있어서, 상기 입력 라인 각각은 100nm 미만의 수직 측면 길이를 갖는 수평 지향 입력 라인을 포함하는 전자 시스템.
  49. 제 43 항에 있어서, 상기 입력 라인 각각은 100nm 미만의 수직 길이를 갖는 수직 지향 입력 라인을 포함하는 전자 시스템.
  50. 메모리;
    상기 메모리에 결합된 프로세서를 포함하고,
    하나 이상의 프로세서와 메모리는 프로그램가능 논리 어레이를 포함하고,
    상기 프로그램가능 논리 어레이는,
    입력 신호를 수신하는 다수의 입력 라인;
    다수의 출력 라인;
    다수의 입력 라인 상에서 다수의 입력 신호를 수신하고, 다수의 논리 출력을 제공하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 1 논리 평면;
    다수의 상호 접속 라인에 의해 상기 제 1 논리 평면에 결합되고, 상기 상호 접속 라인들 상의 상기 제 1 논리 평면의 상기 출력들을 수신하고, 상기 프로그램가능 논리 어레이가 논리 함수를 구현하도록 상기 출력 라인들 상의 다수의 논리 출력을 생성하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 갖는 제 2 논리 평면
    을 포함하고,
    상기 논리 셀 각각은,
    상기 입력 라인들과 상호 접속 라인들의 교점들과 상기 상호 접속 라인들과 상기 출력 라인들의 교점들에서 반도체 기판으로부터 외부로 연장하고, 각각이 산화물층에 의해 분리된 단결정의 제 1 접촉층과 제 2 접촉층을 포함하는 수직 기둥; 및
    각각의 기둥의 선택된 측면들을 따라 형성된 다수의 초박형 단결정 수직 트랜지스터를 포함하고,
    상기 단결정 수직 트랜지스터 각각은,
    상기 제 1 접촉층에 결합된 초박형 단결정 수직의 제 1 소스/드레인 영역;
    상기 제 2 접촉층에 결합된 초박형 단결정 수직의 제 2 소스/드레인 영역;
    상기 산화물층에 대향하고 상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 수직 바디 영역으로부터 분리된 트렌치내에 형성된 부동 게이트를 포함하고; 및
    단결정 반도체 재료로 형성되고 상기 어레이의 기둥들의 상기 제 1 접촉층과 상호 접속하기 위하여 상기 어레이의 상기 기둥들 아래에 배치된 다수의 매립 소스 라인을 포함하는 전자 시스템.
  51. 제 50 항에 있어서, 상기 다수의 입력 라인은 상기 트렌치내의 상기 단결정 수직 트랜지스터들의 부동 게이트들을 어드레싱하기 위하여 상기 제 1 논리 평면의 상기 기둥들의 로우들 사이에 배치되고, 상기 다수의 상호 접속 라인들은 상기 제 1 논리 평면의 논리 함수를 구현하기 위하여 상기 제 1 논리 평면의 기둥들의 로우들의 상기 제 2 접촉층에 결합되는 전자 시스템.
  52. 제 50 항에 있어서, 상기 다수의 상호 접속 라인들은 트렌치 내의 상기 단결정 수직 트랜지스터들의 부동 게이트들을 어드레싱하기 위하여 상기 제 2 논리 평면의 상기 기둥들의 로우들 사이에 배치되고, 상기 다수의 출력 라인은 상기 제 2 논리 평면의 논리 함수를 구현하기 위하여 상기 제 2 논리 평면의 기둥들의 로우들의 상기 제 2 접촉층에 결합되는 전자 시스템.
  53. 제 51 항에 있어서, 상기 입력 라인 각각은, 100nm 미만의 수직 길이를 갖고 상기 제 1 논리 평면의 상기 트렌치의 대향측면들 상의 부동 게이트 쌍 사이의 상기 트렌치 내에 배치된 수직 지향 입력 라인을 포함하는 전자 시스템.
  54. 제 52 항에 있어서, 상기 상호 접속 라인 각각은, 100nm 미만의 수직 길이를 가지며 상기 제 2 논리 평면의 상기 트렌치의 대향측면들 상의 부동 게이트 쌍 사이의 상기 트렌치 내에 배치된 수직 지향 상호 접속 라인을 포함하는 전자 시스템.
  55. 제 50 항에 있어서, 상기 단결정 수직 트랜지스터 각각은 100nm 미만의 수직 길이와 10nm 미만의 수평 폭을 갖는 전자 시스템.
  56. 프로그램가능 논리 어레이를 형성하는 방법에 있어서,
    다수의 입력 신호를 수신하는 제 1 논리 평면을 형성하는 단계 - 상기 제 1 논리 평면을 형성하는 단계는 다수의 논리 출력을 제공하기 위해 상호 접속된 로우들 및 칼럼들로 배열된 다수의 논리 셀을 형성하는 단계를 포함함 - ;
    제 2 논리 평면을 형성하는 단계 - 상기 제 2 논리 평면을 형성하는 단계는 상기 제 1 논리 평면의 상기 출력들을 수신하고 상기 프로그램가능 논리 어레이가 논리 함수를 구현하도록 다수의 논리 출력을 생성하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 형성하는 단계를 포함함 - 을 포함하고,
    상기 논리 셀 각각을 형성하는 단계는,
    반도체 기판으로부터 외부로 연장하는 수직 기둥을 형성하는 단계 -상기 기둥 각각을 형성하는 단계는 산화물층에 의해 분리된 제 1 도전형의 단결정의 제 1 접촉층 및 제 2 접촉층을 형성하는 단계를 포함함- ; 및
    상기 수직 기둥에 인접하여 배치된 초박형 단결정 수직 트랜지스터를 형성하는 단계를 포함하고,
    상기 단결정 수직 트랜지스터를 형성하는 단계는,
    상기 기둥 위에 제 2 도전형의 저농도로 도핑된 폴리실리콘층을 퇴적하고 상기 기둥들의 측벽들 상에만 남도록 상기 제 2 도전형의 폴리실리콘층을 방향성 에칭하는 단계;
    상기 제 2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화하고 측면 에피택시얼 고상 재성장이 수직으로 발생하여 상기 제 2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계 - 상기 어닐링은 제 1 도전형의 단결정의 제 1 및 제 2 접촉층이 상기 제 2 형의 저농도로 도핑된 폴리실리콘층으로의 상기 제 1 도전형의 단결정 재료의 성장의 시드가 되도록 하여 상기 제 2 도전형의 단결정 수직 지향 재료로 형성된 바디 영역에 의해 분리된 상기 제 1 도전형의 수직 지향 제 1 및 제 2 소스/드레인 영역을 형성함 - ; 및
    상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 수직 바디 영역으로부터 분리된 부동 게이트를 형성하는 단계를 포함하는 방법.
  57. 제 56 항에 있어서, 상기 제 1 논리 평면 및 제 2 논리 평면을 형성하는 단계는 각각 NOR 평면들을 형성하는 단계를 포함하는 방법.
  58. 제 56 항에 있어서, 상기 단결정 수직 트랜지스터를 형성하는 단계는, 100nm 미만의 수직 길이를 가지며 10nm 미만의 수평 폭을 갖는 단결정 수직 트랜지스터를 형성하는 단계를 포함하는 방법.
  59. 제 56 항에 있어서, 상기 초박형 단결정 수직 트랜지스터를 형성하는 단계는 다수의 입력 신호를 수신하기 위하여 상기 부동 게이트에 대향하는 제어 게이트를 형성하는 단계를 포함하는 방법.
  60. 제 56 항에 있어서, 상기 초박형 단결정 수직 트랜지스터를 형성하는 단계는, 각각의 기둥의 대향측면들 상에 초박형 단결정 수직 트랜지스터 쌍을 형성하는 단계와, 상기 기둥의 대향측면들 상의 상기 초박형 단결정 수직 바디 영역에 인접한 트렌치내에 부동 게이트를 형성하는 단계를 포함하는 방법.
  61. 제 56 항에 있어서, 상기 방법은 기둥들의 인접 로우들을 분리하는 트렌치를 형성하는 단계를 포함하고, 상기 트렌치를 형성하는 단계는 상기 트렌치의 일측면 상의 상기 초박형 단결정 수직 트랜지스터들의 상기 부동 게이트들에 대향하는 상기 트렌치 내의 입력 라인을 형성하는 단계를 포함하는 방법.
  62. 제 56 항에 있어서, 상기 방법은, 상기 입력 신호들을 수신하고 상기 제 1 논리 평면의 상기 초박형 단결정 수직 트랜지스터들에 제어 게이트들로서 제공하기 위하여 기둥들의 로우들 사이의 상기 부동 게이트들 위에 배치된 입력 라인 쌍을 형성하는 단계를 더 포함하는 방법.
  63. 제 56 항에 있어서, 상기 초박형 단결정 수직 바디 영역을 형성하는 단계는 상기 초박형 단결정 수직 트랜지스터가 완전 공핍 트랜지스터로서 기능하도록 저농도로 도핑된 바디 영역을 형성하는 단계를 포함하는 방법.
  64. 제 56 항에 있어서, 상기 단결정의 제 1 접촉층을 형성하는 단계는, 칼럼 인접 기둥들의 상기 제 1 접촉층을 함께 결합하는 보다 고농도로 도핑된 소스 라인을 일체적으로 형성하는 단계를 포함하는 방법.
  65. 인-서비스 프로그램가능 논리 어레이를 형성하는 방법에 있어서,
    입력 신호를 수신하는 다수의 입력 라인을 형성하는 단계;
    다수의 출력 라인을 형성하는 단계; 및
    상기 입력 라인들과 상기 출력 라인들 사이에 접속된 제 1 논리 평면 및 제 2 논리 평면을 갖는 하나 이상의 어레이를 형성하는 단계를 포함하고, 상기 제 1 논리 평면 및 제 2 논리 평면을 형성하는 단계는 수신된 입력 신호에 응답하여 상기 출력 라인들 상에 곱의 합 항을 제공하기 위해 로우들 및 칼럼들로 배열된 다수의 논리 셀을 형성하는 단계를 포함하고,
    상기 논리 셀 각각을 형성하는 단계는,
    초박형 단결정 수직의 제 1 소스/드레인 영역을 형성하는 단계;
    초박형 단결정 수직의 제 2 소스/드레인 영역을 형성하는 단계;
    상기 제 1 및 제 2 소스/드레인 영역을 결합시키는 초박형 단결정 수직 바디 영역을 형성하는 단계; 및
    상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 수직 바디 영역으로부터 분리된 부동 게이트를 형성하는 단계를 포함하고,
    상기 논리 셀 각각을 형성하는 단계는 상기 초박형 단결정 수직 바디 영역의 수직 길이보다 매우 작은 상기 초박형 단결정 수직의 제 1 및 제 2 소스/드레인 영역을 위한 수평 접합 깊이를 형성하는 단계를 포함하는 방법.
  66. 프로그램가능 논리 어레이를 형성하는 방법에 있어서,
    입력 신호를 수신하는 다수의 입력 라인을 형성하는 단계;
    다수의 출력 라인을 형성하는 단계; 및
    상기 입력 라인들과 상기 출력 라인들 사이에 접속된 제 1 논리 평면 및 제 2 논리 평면을 갖는 하나 이상의 어레이를 형성하는 단계 - 상기 제 1 논리 평면 및 제 2 논리 평면을 형성하는 단계는 수신된 입력 신호에 응답하여 상기 출력 라인들 상에 곱의 합 항을 제공하기 위해 로우들 및 칼럼들로 배열된 다수의 논리 셀을 형성하는 단계를 포함함 - ;
    상기 논리 셀 각각을 형성하는 단계는,
    반도체 기판으로부터 외부로 연장하는 기둥을 형성하는 단계 -상기 기둥 각각을 형성하는 단계는 산화물층에 의해 분리된 단결정의 제 1 접촉층 및 제 2 접촉층을 형성하는 단계를 포함함-; 및
    상기 수직 기둥에 인접하여 배치된 초박형 단결정 수직 트랜지스터를 형성하는 단계를 포함하고,
    상기 단결정 수직 트랜지스터를 형성하는 단계는,
    각각의 기둥 위의 제 2 도전형의 저농도로 도핑된 폴리실리콘층을 퇴적하고 상기 기둥들의 측벽들 상에만 남도록 상기 제 2 도전형의 폴리실리콘층을 방향성 에칭하는 단계;
    상기 제 2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화하고 측면 에피택시얼 고상 재성장이 수직으로 발생하여 상기 제 2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계 -상기 어닐링은 제 1 도전형의 단결정 제 1 및 제 2 접촉층이 상기 제 2 도전형의 저농도로 도핑된 폴리실리콘층으로의 상기 제 1 도전형의 단결정 재료의 성장의 시드가 되도록 하여 상기 제 2 도전형의 단결정 수직 지향 재료로 형성된 바디 영역에 의해 분리된 상기 제 1 도전형의 수직 지향 제 1 및 제 2 소스/드레인 영역을 형성함-; 및
    상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 수직 바디 영역으로부터 분리된 부동 게이트를 형성하는 단계를 포함하는 방법.
  67. 제 66 항에 있어서, 상기 입력 라인 각각을 형성하는 단계는 상기 초박형 단결정 수직 트랜지스터의 상기 부동 게이트에 대향하는 제어 게이트를 일체적으로 형성하는 단계를 포함하는 방법.
  68. 제 66 항에 있어서, 상기 제 2 도전형의 초박형 단결정 수직 바디 영역을 형성하는 단계는 100nm 미만의 수직 길이를 갖는 p형 바디 영역을 형성하는 단계를 포함하는 방법.
  69. 제 66 항에 있어서, 상기 프로그램가능 논리 어레이를 형성하는 단계는, 상기 제 1 접촉층과 일체적으로 형성되고 산화물층에 의해 상기 반도체 기판으로부터 분리된 다수의 매립 소스 라인을 형성하는 단계를 더 포함하는 방법.
  70. 제 66 항에 있어서, 상기 입력 라인 각각을 형성하는 단계는, 기둥들의 로우들 사이의 부동 게이트 각각의 위에 위치하고 절연체층에 의해 상기 부동 게이트로부터 분리된 수평 지향 입력 라인을 형성하는 단계를 포함하는 방법.
  71. 제 66 항에 있어서, 상기 입력 라인 각각을 형성하는 단계는 기둥들의 로우들 간의 트렌치 내에 배치된 상기 부동 게이트들에 대향하는 수직 지향 입력 라인을 형성하는 단계를 포함하고, 각각의 입력 라인은 100nm 미만의 수직 길이를 갖는 방법.
  72. 저전압 프로그램가능 논리 어레이를 형성하는 방법에 있어서,
    입력 신호를 수신하는 다수의 입력 라인을 형성하는 단계;
    다수의 출력 라인을 형성하는 단계;
    다수의 입력 라인 상에서 다수의 입력 신호를 수신하는 제 1 논리 평면을 형성하는 단계 -상기 제 1 논리 평면을 형성하는 단계는, 다수의 논리 출력을 제공하기 위해 상호 접속되는 로우들 및 칼럼들로 배열된 다수의 논리 셀을 형성하는 단계를 포함함-;
    다수의 상호 접속 라인을 형성함으로써 상기 제 1 논리 평면에 결합된 제 2 논리 평면을 형성하는 단계 -상기 제 2 논리 평면을 형성하는 단계는, 상기 상호 접속 라인들 상의 상기 제 1 논리 평면의 상기 출력들을 수신하고 상기 프로그램가능 논리 어레이가 논리 함수를 구현하도록 상기 출력 라인들 상의 다수의 논리 출력을 생성하기 위해 상호 접속되는 로우들과 칼럼들로 배열된 다수의 논리 셀을 형성하는 단계를 포함함-,
    상기 논리 셀 각각을 형성하는 단계는,
    상기 입력 라인들과 상호 접속 라인들의 교점들과 상기 상호 접속 라인들과 상기 출력 라인들의 교점들에서 반도체 기판으로부터 외부로 연장하는 수직 기둥을 형성하는 단계 -상기 기둥 각각을 형성하는 단계는 산화물층에 의해 분리된 단결정의 제 1 접촉층과 제 2 접촉층을 형성하는 단계를 포함함-; 및
    대향하는 각 기둥 상에 초박형 단결정 수직 트랜지스터 쌍을 형성하는 단계를 포함하고,
    상기 단결정 수직 트랜지스터 각각을 형성하는 단계는,
    각각의 기둥 상에 제 2 도전형의 저농도로 도핑된 폴리실리콘층을 퇴적하고 상기 기둥들의 측벽들 상에만 남도록 상기 제 2 도전형의 폴리실리콘층을 방향성 에칭하는 단계;
    상기 제 2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화하고 측면 에피택시얼 고상 재성장이 수직으로 발생하여 상기 제 2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계 -상기 어닐링은 제 1 도전형의 단결정의 제 1 및 제 2 접촉층이 상기 제 2 도전형의 저농도로 도핑된 폴리실리콘층으로의 상기 제 1 도전형의 단결정 재료의 성장의 시드가 되도록 하여 상기 제 2 도전형의 단결정 수직 지향 재료로 형성된 바디 영역에 의해 분리된 상기 제 1 도전형의 수직 지향 제 1 및 제 2 소스/드레인 영역을 형성함-; 및
    상기 수직 바디 영역들에 대향하며 게이트 산화물에 의해 수직 바디 영역들로부터 분리된 부동 게이트를 형성하는 단계를 포함하고; 및
    단결정 반도체 재료로 형성되고 상기 어레이 내의 기둥들의 상기 제 1 접촉층과 상호 접속하기 위해 상기 어레이의 상기 기둥들 아래에 배치된 다수의 매립 소스 라인을 형성하는 단계를 포함하는 방법.
  73. 제 72 항에 있어서, 상기 다수의 입력 라인을 형성하는 단계는, 트렌치의 대향측면들 상의 상기 트렌치에 인접한 상기 단결정 수직 트랜지스터들의 상기 부동 게이트들을 어드레싱하기 위하여 상기 제 1 논리 평면의 상기 기둥의 로우들 사이의 상기 트렌치 내에 배치된 다수의 입력 라인을 형성하는 단계를 포함하고, 상기 다수의 상호 접속 라인을 형성하는 단계는 상기 제 1 논리 평면의 논리 함수를 구현하기 위하여 기둥들의 로우의 상기 제 2 접촉층에 다수의 상호 접속 라인을 결합시키는 단계를 포함하는 방법.
  74. 제 72 항에 있어서, 상기 다수의 상호 접속 라인을 형성하는 단계는, 트렌치의 대향측면 상의 상기 트렌치에 인접한 상기 단결정 수직 트랜지스터들의 상기 부동 게이트들을 어드레싱하기 위하여 상기 제 2 논리 평면의 상기 기둥들의 로우들 사이의 상기 트렌치 내에 배치된 다수의 상호 접속 라인을 형성하는 단계를 포함하고, 상기 다수의 출력 라인을 형성하는 단계는 상기 제 2 논리 평면의 논리 함수를 구현하기 위하여 기둥들의 로우들의 상기 제 2 접촉층에 다수의 출력 라인을 결합시키는 단계를 포함하는 방법.
  75. 제 73 항에 있어서, 상기 다수의 입력 라인을 형성하는 단계는 100nm 미만의 수직 길이를 갖는 수직 지향 입력 라인들을 형성하는 단계를 포함하는 방법.
  76. 제 72 항에 있어서, 상기 다수의 상호 접속 라인을 형성하는 단계는, 상기 제 2 논리 평면의 상기 부동 게이트들에 대향하는 제어 라인들로서 제공되는 상기 제 2 논리 평면의 기둥들의 로우들 사이에 배치된 수평 지향 상호 접속 라인을 형성하는 단계를 포함하는 방법.
  77. 제 72 항에 있어서, 상기 단결정 수직 트랜지스터 각각을 형성하는 단계는 100nm 미만의 수직 길이 및 10nm 미만의 수평 폭을 갖는 단결정 수직 트랜지스터를 형성하는 단계를 포함하는 방법.
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