JP2004530295A - 極薄垂直ボデイトランジスタを有するインサービスプログラマブル論理アレイ - Google Patents
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Abstract
極薄垂直ボデイトランジスタを有するインサービスプログラマブル論理アレイの構造及び方法。インサービスプログラマブル論理アレイは、多数の入力信号を受ける第１の論理プレーンを有する。第１の論理プレーンは、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する。第２の論理プレーンは、インサービスプログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する。各論理セルは、半導体基板から外方に延びる垂直ピラーを有する。各ピラーは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する。少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタは、各垂直ピラーに隣接して配設されている。単結晶垂直フローティングゲートトランジスタは、第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域とを有する。垂直なフローティングゲートは、極薄単結晶垂直ボデイ領域に対向する。
Description
【関連出願との相互関係】
【０００１】
本願は、同一出願人に譲渡され、係属中の以下の米国特許出願：出願番号第０９/７８０，１２５号（発明の名称：”Open Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００５ＵＳ１）；出願番号第０９/７８０，１３０号（発明の名称：”Folded Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００４ＵＳ１）；出願番号第０９/７８０，０８７号（発明の名称：”Programmable Logic Array with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００７ＵＳ１）；出願番号第０９/７８０，１４４号（発明の名称：”Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００６ＵＳ１）；出願番号第０９/７８０，１２６号（発明の名称：”Programmable Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００８ＵＳ１）；及び出願番号第０９/７８０，１６９号（発明の名称：”Flash Memory with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００３ＵＳ１）と関連があり、これらは同日に出願され、それぞれを本願の一部として引用する。
【技術分野】
【０００２】
一般的に集積回路に関し、さらに詳細には、極薄垂直ボデイトランジスタを有するフラッシュメモリに関する。
【背景技術】
【０００３】
論理回路は、コンピューターのようなデジタルシステムの一体的部分である。本質的に、論理回路は、多数の入力を処理して、デジタルシステムが使用する多数の出力を発生する。入力及び出力は、一般的に２つの２進値、即ち高レベルの論理値と低レベルの論理値のうち一方をとる電子信号である。論理回路は、２進論理により入力を取り扱うが、この２進論理は論理回路の入出力間の所与または所望の関係を数学的に記述したものである。
【０００４】
特定の顧客の特定のニーズに合わせて作製された論理回路は、商業ベースで製造するとすれば非常に高価なものになりうる。このため、汎用超大型集積（ＶＬＳＩ）回路と呼ばれるものがある。ＶＬＳＩ回路は、所望の論理機能の統合を支援する、できるだけ多くの論理機能を実行するものである。しかしながら、デジタルシステムの種々の素子を結合するためにランダム論理回路が依然として必要される。
【０００５】
これらのランダム論理回路を実現するには、幾つかのスキームを使用する。１つの解決法は、トランジスタ−トランジスタロジック（ＴＴＬ）のような標準論理回路である。ＴＴＬ集積回路は、常用される比較的少数の論理機能だけを統合するため、汎用性を備えている。その短所は、特定の用途に使用するとすれば多数のＴＴＬ集積回路が一般的に必要になることである。このため、電力消費及びボード空間の占有面積が増加し、デジタルシステムの総合コストが上昇する。
【０００６】
標準論理回路に代わるものとして、完全なカストム論理集積回路がある。カストム論理回路は、特定の用途のニーズに正確に合致させたものである。これにより、システムに必要な部品点数を劇的に減少させる特定の回路アーキテクチャーの実現が可能になる。しかしながら、カストム論理デバイスを作製するには、設計・作製にかなりの時間と努力が必要であり、これらの回路の開発コストが上昇するだけでなく最終製品の作製を遅らせることになる。
【０００７】
カストム論理回路に代わる比較的低コストのものとして、プログラマブル論理アレイがある。プログラマブル論理アレイは、複雑な組み合わせの論理機能を種々の標準形式に単純化できるという事実を利用したものである。例えば、論理機能は伝統的な積の和（ＳＯＰ）形式にまとめることができる。ＳＯＰ形式では、論理機能は、順次実行されるただ２つのタイプの論理機能を使用する。これを２レベル論理と呼ぶが、種々の従来型論理機能、例えば、ＡＮＤ−ＯＲ、ＮＡＮＤ−ＮＡＮＤ、ＮＯＲ−ＮＯＲにより実現可能である。
【０００８】
プログラマブル論理アレイの利点の１つは、ランダムな組み合わせ論理回路の設計に規則的で体系的なアプローチを使用できることである。ありふれた構成ブロック、例えばトランジスタアレイから多数の論理機能を実現することができる。論理アレイは、アレイの種々のトランジスタを所望の機能を実現するように相互接続する特定の金属化パターンを形成することにより、個別化またはプログラムされる。
【０００９】
当該技術分野で知られるように、プログラマブル論理アレイは、半導体及び他の材料により集積回路を形成する光リソグラフィー法により作製される。これらの光リソグラフィー法は、本質的に、レンズとマスクを介して集光した光を用いて材料に微視的寸法のパターンを描くものである。本質的に、リソグラフィー法は、回路素子のサイズを減少しようとしても、ある点で十分な明瞭度で精細な画像を形成することができなくなる。換言すれば、従来の光リソグラフィー法には、実現可能な寸法の最小値が存在する。この寸法の最小値を、光リソグラフィー法の臨界寸法（ＣＤ）または最小フィーチャーサイズ（Ｆ）と呼ぶ。これらの最小フィーチャーサイズは、プログラマブル論理アレイのコンポーネントのサイズに１つの制約を課する。大型のプログラマブル論理アレイへの要求に応え続けるために、設計者は、アレイのコンポーネントのサイズを減少する他の方途を探し求めている。
【００１０】
論理回路及びメモリの高密度化に対する要求がますます高くなるにつれて、デバイスの面積の最小化がますます重要になる。ＮＯＲ−ＮＯＲ構成のプログラマブル論理アレイ（ＰＬＡ）回路は、論理回路を実現するアーキテクチャーの一例である。
【００１１】
フラッシュメモリセルは、高密度メモリの必要性に対する１つの可能な解決法である。フラッシュメモリは単一のトランジスタを含み、高密度にするとコンピューターシステムのハードディスク駆動によるデータの記憶にとって代わる能力を有する。これにより、微妙な機械系システムが堅牢小型で耐久性のあるソリッドステートメモリパッケージにとって代わるであろうから、コンピューターシステムにとって重要な利点である。従って、可能な限り密度を増加させるかセル領域を最小化したフラッシュメモリが必要とされる。
【００１２】
しかしながら、このような微細化を突き進めると、フラッシュメモリの単一トランジスタは従来のＭＯＳＦＥＴ技術と同じ設計ルールによる制約を受けるため、フラッシュメモリでも問題が生じる。即ち、微細化がチャンネル長さが０．１ミクロン、１００ｎｍまたは１０００オングストローム以下のサブミクロン領域の奥にまで進むと、従来型トランジスタ構造には有意な問題がある。図１に示すように、接合深さは１０００オングストロームのチャンネル長さよりも各段に小さくなければならないが、これは接合深さが数百オングストロームであることを意味する。このような浅い接合は、従来のインプランテーション法及び拡散法では形成が困難である。ドレインによる障壁の低下、スレショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制するには、チャンネルのドーピングを極めて高いレベルにする必要がある。サブスレショルド導通はＭＯＳＦＥＴ技術にとって特に問題であるが、その理由は、キャパシタセル上の電荷蓄積保持時間を減少させるからである。このように極めて高いレベルでドーピングを行うと、漏洩が増加しキャリア易動度が減少する。従って、性能を改善するためのチャンネルの短縮化は、キャリア易動度の低下により否定される。
【００１３】
従って、ドレインによる障壁低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通、漏洩の増加及びキャリア易動度の減少のようなショートチャンネル効果の有害な影響を回避しながら、サブミクロンのチャンネル長さを用いる改良型インサービスプログラマブル論理アレイを提供することが当該技術分野において求められている。
【発明の概要】
【００１４】
インサービスプログラマブル論理アレイの上記問題及び他の問題は、本発明により解決されるが、以下の説明を読めばわかるであろう。極薄ボデイとサブミクロンのチャンネル長さを有するトランジスタまたは表面空間電荷領域がトランジスタの他の寸法の縮小と共に縮小するトランジスタを用いるインサービスプログラマブル論理アレイのシステム及び方法が提供される。
【００１５】
本発明の一実施例によると、極薄垂直ボデイトランジスタを有するインサービスプログラマブル論理アレイが提供される。インサービスプログラマブル論理アレイは、多数の入力信号を受ける第１の論理プレーンを有する。第１の論理プレーンは、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する。第２の論理プレーンは、インサービスプログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する。各論理セルは、半導体基板から外方に延びる垂直ピラーを有する。各ピラーは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する。各論理セルは、各垂直ピラーに隣接して選択的に配設された少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタを含む。各単結晶垂直フローティングゲートトランジスタは、第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域とを有する。垂直なフローティングゲートは、極薄単結晶垂直ボデイ領域に対向する。
【００１６】
本発明の上記及び他の実施例、局面、長所及び特徴は、本発明の以下の説明及び添付図面を参照するか本発明を実施することにより当業者に部分的に明らかになるであろう。本発明の局面、長所及び特徴は、頭書の特許請求の範囲に詳述された装置、手順及びそれらの組み合わせにより実現される。
【実施例】
【００１７】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく変形又は設計変更を行うことができるであろう。以下の説明中の用語「ウェーハ」及び「基板」は、集積回路がその上に形成される任意の構造、また集積回路作製の種々のステップにおけるかかる構造を一般的に意味するものとして互換的に使用される。これらの用語は共に、ドーピングを施された、また施されていない半導体、支持用半導体または絶縁体上の半導体のエピタキシャル層、かかる層の組み合わせと共に当該技術分野で知られた他のかかる構造を包含する。以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけによって規定される。
【００１８】
図２は、本発明に従って形成した極薄単結晶垂直トランジスタまたはアクセス用ＦＥＴ２００を示す図である。図２に示すように、アクセス用ＦＥＴ２００は、極薄垂直トランジスタ、別の言い方では極薄単結晶垂直トランジスタを含む。本発明によると、アクセス用ＦＥＴ２００の構造は、半導体基板２０２から外方に延びるピラー２０１を含んでいる。このピラーは、第１の単結晶コンタクト層２０４と、第２のコンタクト層２０６とが酸化物層２０８により垂直方向に分離されたものである。極薄単結晶垂直トランジスタ２１０はピラー２０１の側部に沿って形成されている。極薄単結晶垂直トランジスタ２１０は、極薄単結晶垂直ボデイ領域２１２により第１の極薄単結晶垂直ソース／ドレイン領域２１４と第２の極薄単結晶垂直ソース／ドレイン領域２１６とが分離されたものである。第１の極薄単結晶垂直ソース／ドレイン領域２１４は第１のコンタクト層２０４に結合され、第２の極薄単結晶垂直ソース／ドレイン領域２１６は第２のコンタクト層に結合されている。ゲート２１８は極薄単結晶垂直ボデイ領域２１２に対向し、薄いゲート酸化物層２２０によりそれから分離されている。
【００１９】
本発明の実施例によると、極薄単結晶垂直トランジスタ２１０は、１００ナノメートル未満の垂直方向長さと、１０ナノメートル未満の水平方向幅とを有するトランジスタを包含する。かくして、１つの実施例では、極薄単結晶垂直ボデイ領域２１２は、垂直方向長さ（Ｌ）が１００ナノメートル未満のチャンネルを有する。また、極薄単結晶垂直ボデイ領域２１２の水平方向幅（Ｗ）は１０ナノメートル未満である。そして、第１の極薄単結晶垂直ソース／ドレイン領域２１４と第２の極薄単結晶垂直ソース／ドレイン領域２１６とは、１０ナノメートル未満の水平方向幅を有する。本発明によると、極薄単結晶垂直トランジスタ２１０は固相エピタキシャル成長により形成される。
【００２０】
当業者であれば本願の記載を読むとわかるように、本発明の極薄ボデイを有する極薄単結晶垂直トランジスタは、トランジスタの他の寸法の縮小につれて縮小される表面空間電荷領域を提供する。本発明のこの構造は、ドレインによる障壁の低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制しながら容易に密度及び設計ルールの要求を増加できるようにする。
【００２１】
図２の実施例のトランジスタは、ｎチャンネルトランジスタである。しかしながら、当業者は、本願の開示をみれば、ドーピングタイプを変化させて導電タイプを逆にすることにより、本発明を垂直に向いた極薄の単結晶ｐチャンネル型トランジスタを有する構造に等しく利用できることがわかるであろう。
【００２２】
図３Ａ−３Ｃは、本発明に従ってインサービスプログラマブル論理アレイを形成する方法の一部として、後で側部に極薄垂直ボデイトランジスタを形成するピラーを形成する最初の一連のプロセスステップを示す。提案する寸法は０．１ミクロンセル寸法（ＣＤ）技術にとって好適であり、他のＣＤサイズではそれに従って寸法を変化できる。図３Ａの実施例では、出発材料としてｐ型バルクシリコン基板３１０を使用する。イオンインプランテーション、エピタキシャル成長またはかかる技術の組み合わせのような方法により、基板３１０上に、第１の単結晶コンタクト層３１２として、ｎ＋＋及びｎ＋型シリコン複合コンタクト層を形成する。本発明によると、第１のコンタクト層３１２の導電性ドーピングを多量に施した下部はビットライン３０２として働く。第１のコンタクト層３１２のｎ＋＋型部分の厚さは所望のビットライン３０２の厚さであり、約０．１乃至０．２５ミクロンでよい。第１のコンタクト層３１２の全厚は約０．２乃至０．５ミクロンでよい。第１のコンタクト層３１２の上には、厚さが約１００ナノメートル（ｎｍ）、即ち０．１ミクロンまたはそれ以下の酸化物層３１４が形成される。１つの実施例において、この酸化物層３１４は酸化物熱成長法により形成可能である。ｎ＋型シリコンの第２のコンタクト層３１６は、酸化物層３１４上に公知の方法により、第２の多結晶コンタクト層３１６として形成される。第２のコンタクト層３１６は、１００ナノメートルまたはそれ以下の厚さに形成される。
【００２３】
次に、第２のコンタクト層３１６上に厚さ約１０ナノメートルの薄い二酸化シリコン層（ＳｉＯ2）３１８を堆積させる。この薄い二酸化シリコン層（ＳｉＯ2）３１８上に、厚さが約１００ナノメートルの厚い窒化シリコン層（Ｓｉ3Ｎ4）３２０を堆積させて、パッド層、例えば層３１８、３２０を形成する。これらのパッド層３１８、３２０は、化学的気相成長（ＣＶＤ）のような任意適当な方法により堆積することができる。
【００２４】
フォトレジストを適用し、選択的に露光して、反応性イオンエッチング（ＲＩＥ）のような方法によりトレンチ３２５の方向性エッチングを行うためのマスクを形成する。方向性エッチングの結果、窒化物層３２０、パッド酸化物層３１８、第２のコンタクト層３１６、酸化物層３１４及び第１のコンタクト層３１２を積み重ねた複数の行バー３３０が得られる。トレンチ３２５を基板３１０の表面３３２に到達するに十分な深さまでエッチングして、導電性ドーピングを施したビットライン３０２間を分離する。フォトレジストを除去する。バー３３０は、ビットライン３０２の方向、例えば行方向に向いている。１つの実施例では、バー３３０の表面ライン幅は約１ミクロンまたはそれ以下である。各トレンチ３２５の幅はバー３３０のライン幅にほぼ等しいものでよい。この構造を図３Ａに示す。
【００２５】
図３Ｂでは、ＳｉＯ2のような隔離材料３３３を堆積させてトレンチ３２５を充填する。その後、化学的機械研磨／平坦化（ＣＭＰ）のような方法で使用表面を平坦化する。第２のフォトレジストを適用し、選択的に露光して、ビットライン３０２の方向に垂直な、例えば列方向に、トレンチ３３５を方向性エッチングするためのマスクを形成する。トレンチ３３５は、反応性イオンエッチング（ＲＩＥ）のような任意適当な方法により形成可能である。トレンチ３３５のエッチングは、露出したＳｉＯ2及び露出した、窒化物層３２０、パッド酸化物層３１８、第２のコンタクト３１６及び酸化物層３１４の積層体を貫通して第１のコンタクト層３１２へ延び、ビットライン３０２が所望の厚さ、例えば残りの厚さが普通は１００ナノメートルになるような深さまで行う。この構造を、個々に形成されたピラー３４０−１、３４０−２、３４０−３及び３４０−４を有するものとして図３Ｂに示す。
【００２６】
図３Ｃは、切断線３Ｃ−３Ｃに沿う図３Ｂの構造の断面図である。図３Ｃは、任意所与の行の隣接するピラー３４０−１と３４０−２とを接続する連続ビットライン３０２を示す。トレンチ３３５は、以下に述べるように、隣接する列のピラー間に、例えばピラー３４０−１及び３４０−４により形成される列と、ピラー３４０−２及び３４０−３により形成される列との間に、後でフローティングゲート及び制御ゲートを形成するために残される。
【００２７】
図４Ａ−４Ｃは、図３Ａ−３Ｃに関連して述べた上記方法をバルクＣＭＯＳ技術の基板またはシリコン・オン・インシュレーター（ＳＯＩ）技術の基板上に使用できることを示す。図４Ａは、ドーピングを少量施したｐ型バルクシリコン基板４１０上に形成されるパッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。図４Ａに示す構造は図３Ｃの断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示す。ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成した酸化物層４１４及び酸化物層４１４上に形成した第２のｎ＋型コンタクト層４１６を有する。
【００２８】
図４Ｂは、ＳＩＭＯＸのような、市販のＳＯＩウェーハ上に形成されたパッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。図４Ｂに示すように、基板４１０の表面上には埋め込み酸化物層４１１がある。図４Ｂに示す構造は図３Ｃの断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示すが、ここでは、連続ビットライン４０２は埋め込み酸化物４１１により基板４１０から分離されている。再び、ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成された酸化物層４１４及び酸化物層４１４上に形成された第２のｎ＋型コンタクト層４１６を有する。
【００２９】
図４Ｃは、絶縁体４１３が酸化物をアンダーカットして形成されている所のＳＯＩのアイランドを形成する、パッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。かかるプロセスは、１９９７年１１月２５日に発行されたLeonard Forbesの米国特許第５，６９１，２３０号（発明の名称：”Technique for Producing Small Islands of silicon on Insulator”）にさらに詳細に記載されたプロセスを含んでいるが、この特許を本願の一部として引用する。図４Ｃに示す構造は図３Ｃに示す断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示すが、ここでは、連続ビットライン４０２は、上述したプロセスによるなどして酸化物のアンダーカットにより形成された絶縁体４１３により基板４１０から分離されている。再び、ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成された酸化物層４１４及び酸化物層４１４上に形成された第２のｎ＋型コンタクト層４１６を有する。従って、本発明によると、図３Ａ−図３Ｃに示すように、ピラーを形成する一連のプロセスステップに、図４Ａ−図４Ｃに示す少なくとも３つの異なるタイプの基板上にピラーを形成するステップを含めることができる。
【００３０】
図５Ａ乃至図５Ｃは、図３Ａ−図３Ｃに示すピラーを形成する実施例に続いて、図４Ａ−図４Ｃに示す任意の基板上に、図３Ｃのピラー３４０−１及び３４０−２のようなピラーの側部に沿って極薄垂直ボデイトランジスタを形成する一連のプロセスステップを示す。例示のみの目的のため、図５Ａは、ｐ型基板５１０上に形成されトレンチ５３０により分離されたピラー５４０−１及び５４０−２の実施例を示す。図５Ａ−図５Ｃに関連する説明と同様に、図５Ａは、１つの実施例において一部がｎ＋＋型ビットライン５０２と一体的に形成される第１の単結晶ｎ＋型コンタクト層５１２を示す。ピラー５４０−１及び５４０−２の第１のコンタクト層５１２上には、酸化物層領域５１４が形成されている。図示の第２のｎ＋型コンタクト層５１６は、ピラー５４０−１及び５４０−２の酸化物層領域５１４上に形成されている。また、パッド層（ＳｉＯ2）５１８及び（Ｓｉ3Ｎ4）５２０はそれぞれ、ピラー５４０−１及び５４０−２の第２のコンタクト層５１６上に形成されるものとして示す。
【００３１】
図５Ｂにおいて、ドーピングを少量施したｐ型ポリシリコン層５４５を、ピラー５４０−１及び５４０−２上に堆積させ、方向性エッチングを施して、ピラー５４０−１及び５４０−２の側壁５５０上にドーピングを少量施したｐ型材料５４５が残るようにする。本発明による一実施例によると、ドーピングを少量施したｐ型ポリシリコン層に方向性エッチングを施して、ピラー５４０−１及び５４０−２の側壁５５０上に幅（Ｗ）または水平方向の厚さが１０ナノメートルまたはそれ以下のドーピングを少量施したｐ型材料５４５が残るようにする。この構造を図５Ｂに示す。
【００３２】
次の一連のプロセスステップを図５Ｃを参照して説明する。上述したように、この点において、別のマスキングステップを用いてポリシリコン５４５を等方性エッチングを施すことにより一部の側壁５５０を除去し、或る特定の構成により必要であれば、例えばピラー５４０−１及び５４０−２の一方の側部上にだけ極薄ボデイトランジスタを形成するのであれば、ピラー５４０−１及び５４０−２の一方の側壁だけの上にポリシリコン５４５が残るようにする。
【００３３】
図５Ｃは、ピラー５４０−１及び５４０−２の一方の側だけに極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタを形成する実施例を示す。図５Ｃにおいて、ウェーハを約５５０乃至約７００℃の温度に加熱する。このステップでは、ポリシリコン５４５が再結晶し、横方向エピタキシャル固相再成長が垂直方向で生じる。図５Ｃに示すように、ピラー５４０−１及び５４０−２の底部の単結晶シリコンがこの結晶成長の種となり、極薄単結晶垂直ＭＯＳＦＥＴトランジスタのチャンネルとして使用可能な単結晶極薄膜５４６が形成される。膜がピラーの一方の側だけに残される図５Ｃの実施例では、結晶化は垂直方向に進んで、ピラー５４０−１及び５４０−２の上面上の第２のｎ＋型ポリシリコンコンタクト層５１６内へ至る。しかしながら、ピラー５４０−１及び５４０−２の両側が覆われている場合、結晶化によりピラー５４０−１及び５４０−２の上面上の中央に近い所に結晶粒界が残る。この実施例を図５Ｄに示す。
【００３４】
図５Ｃ及び５Ｄに示すように、ドレイン領域５５１及びソース領域５５２はそれぞれ、アニーリングプロセスにおいて、第１及び第２のコンタクト層５１２、５１６からのｎ＋型ドーパントの外方拡散により、ピラー５４０−１及び５４０−２の側壁５５０に沿う単結晶極薄膜５４６に形成される。アニーリングプロセスでは、ｎ＋型ドーパントを有する単結晶極薄膜５４６のこれらの部分は、横方向エピタキシャル固相再成長が垂直方向に起こるにつれて同様に再結晶して単結晶構造になる。ドレイン及びソース領域５５１、５５２は、ｐ型材料により形成される単結晶垂直ボデイ領域５５３により分離されている。本発明の一実施例では、単結晶垂直ボデイ領域の垂直方向長さは１００ナノメートル未満である。この構造を図５Ｃまたは５Ｄに示す。当業者であればこの説明からわかるように、従来型ゲート絶縁体をこの単結晶極薄膜５４６上に成長させるか堆積させることが可能である。そして、水平または垂直のゲート構造をトレンチ５３０内に形成することができる。
【００３５】
当業者であればこの説明を読むとわかるように、本発明によると、ドレイン及びソース領域５５１、５５２はそれぞれ単結晶極薄膜５４６内に形成されて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの一部を形成する。単結晶極薄膜５４６は、第１のコンタクト層５１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域５５１と、第２のコンタクト層５１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域５５２とを有する。ｐ型極薄単結晶垂直ボデイ領域５５３は、酸化物層５１４の側部に沿ってそれに対向しており、第１のソース／ドレイン領域５５１を第２のソース／ドレイン領域５５２と結合する。このｐ型極薄単結晶垂直ボデイ領域５５３は、事実上、ドレイン領域５１１とソース領域５１２とを分離し、印加される電圧によりチャンネルが形成されると、ドレイン領域５５１とソース領域５５２とを電気的に結合することができる。ドレイン領域５５１及びソース領域５５２と、極薄ボデイ領域５５３とは、アニーリングステップで起こる横方向固相エピタキシャル再成長により単結晶材料で形成される。
【００３６】
この構造の寸法は、極薄単結晶ボデイ領域５５３の垂直方向長さが１００ナノメートル未満であり、その中に形成されるチャンネルの垂直方向長さが１００ナノメートル未満である。また、この寸法には、ドレイン領域５５１及びソース領域５５２の、単結晶極薄膜５４６の水平方向厚さにより決まる接合深さが含まれるが、それは例えば１０ナノメートル未満である。従って、本発明はデバイスのチャンネル長さより格段に小さい接合深さを与え、この深さは、設計ルールがさらに縮小されるにつれて縮小可能である。さらに、本発明は、トランジスタのボデイの表面空間電荷領域がトランジスタの他の寸法の縮小につれて縮小する極薄ボデイを備えたトランジスタ構造を提供する。事実、この表面空間電荷領域は、ＭＯＳＦＥＴのボデイ領域を物理的に極薄、例えば１０ナノメートルまたはそれ以下にすることにより最小になっている。
【００３７】
当業者は、この説明を読めば、ドーパントのタイプを変えることにより上述した導電タイプを逆にすることが可能であるため、本発明を垂直方向に向いた単結晶ｐチャンネル型トランジスタを有する構造に利用できることがわかるであろう。本発明はそれに限定されない。上記プロセスの説明からわかるように、作製プロセスは、図面を参照して以下に説明するトレンチ５３０内に多数の異なる水平方向及び垂直方向ゲート構造を形成するように継続することができる。
【００３８】
図６Ａ−６Ｆは、本発明に関連して、水平置換ゲートと呼ぶ、フローティングゲート及び制御ゲートの水平積層構造を形成する一連のプロセスステップを示す。以下のプロセスステップにおいて提案する寸法は、０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに応じて調整可能である。図６Ａは図５Ｃに似た構造を示す。即ち、図６Ａは、トレンチ６３０内のピラー６４０−１及び６４０−２の側壁６５２に沿う単結晶極薄膜６４６を示す。単結晶極薄膜６４６は、この点で、第１のコンタクト層６１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域６５１と、第２のコンタクト層６１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域６５２とを含む。ｐ型極薄単結晶垂直ボデイ領域６５３は、酸化物層６１４の側部に沿うか、それに対向した所にあり、第１のソース／ドレイン領域６５１を第２のソース／ドレイン領域６５２と結合する。図６Ａに示すプロセス実施例によると、当業者であればわかるように、ドーピングを施したｎ＋酸化物層６２１またはＰＳＧ層は、ＣＶＤ法などによりピラー６４０−１及び６４０−２の上に堆積させる。その後、ドーピングを施したｎ＋型酸化物層６２１を平坦化して、ピラー６４０−１及び６４０−２の上面から除去する。エッチングを行って、トレンチ６３０の底部の所に約５０ナノメートルだけ残す。次に、ピラー６４０−１及び６４０−２上にドーピングを施していないポリシリコン層６２２または酸化物層６２２を堆積させ、ＣＭＰ平坦化によりこの層を再びピラー６４０−１及び６４０−２の上面からを除去する。その後、ドーピングを施していないポリシリコン層６２２をＲＩＥ法などによりエッチングして、トレンチ６３０内に酸化物層６１４の側部に沿うか対向させて厚さ１００ナノメートルまたはそれ以下の層を残す。次に、当業者であればわかるように、ドーピングを施した別のｎ＋酸化物層６２３またはＰＳＧ層を、ＣＶＤ法によるなどしてピラー６４０−１及び６４０−２の上に堆積させる。この構造を図６Ａに示す。
【００３９】
図６Ｂは、次の一連の作製ステップ後の構造を示す。図６Ｂにおいて、熱処理を行ってＰＳＧ層、例えば６２１及び６２３からそれぞれ単結晶垂直極薄膜６４６内にｎ型ドーパントを拡散させることにより、ドレイン領域６５１及びソース領域６５２をさらに形成する。次に、図６Ｂに示すが、当業者であればこの説明を読むとわかるように、選択的エッチングを行って、トレンチ６３０内の上方のＰＳＧ層６２３及びドーピングを施されていないポリシリコン層６２２または酸化物層６２２を除去する。この構造を図６Ｂに示す。
【００４０】
次に、図６Ｃに示すが、当業者であればわかるように、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの薄いゲート酸化物層６２５を、極薄単結晶垂直ボデイ領域６５３の表面上に熱酸化などにより成長させる。次に、ドーピングを施したｎ＋型ポリシリコン層６４２を堆積させて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート６４２を形成することができる。その後、この構造にＣＭＰプロセスを施して、ピラー６４０−１及び６４０−２の上面からドーピングを施したｎ＋型ポリシリコン層６４２を除去し、ＲＩＥエッチングを施して所望の厚さの極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート６４２を形成する。一実施例において、ドーピングを施したｎ＋型ポリシリコン層６４２をＲＩＥエッチングすることにより、垂直な側部が１００ナノメートル未満である一体的に形成した水平方向のフローティングゲート６４２を極薄単結晶垂直ボデイ領域６５３に対向して形成する。次に、ＣＶＤ法などにより酸化物層６４４を堆積させ、ＣＭＰプロセスにより平坦化してトレンチ６３０を充填する。上述の方法によるなどして、エッチングを施すことにより、この構造から窒化物層６２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。この構造を図６Ｃに示す。
【００４１】
図６Ｄは、次の一連の作製ステップを示す。図６Ｄにおいて、水平方向のフローティングゲート６４２の上面上の酸化物層６４４をマスキングしてＲＩＥなどによりエッチングすることにより、インターポリゲート絶縁体または制御ゲート絶縁体が形成させる領域の酸化物層６４４を除去する。次に、インターポリゲート絶縁体または制御ゲート絶縁体６６０を形成する。インターポリゲート絶縁体または制御ゲート絶縁体６６０は、当業者であればわかるように、熱成長させた酸化物層６６０または堆積させた酸窒化物制御ゲート絶縁体層６６０でよい。インターポリゲート絶縁体または制御ゲート絶縁体６６０は、約２乃至４ナノメートルの厚さに形成する。次に、ポリシリコン制御ゲート６６２を形成する。ポリシリコン制御ゲートは、パターン形成した後水平のフローティングゲート６４２上にポリシリコン制御ゲートラインをＣＶＤ法などにより堆積させる従来の光リソグラフィー法により形成することができる。この構造の表面上に、ＣＶＤ法などにより別の酸化物層を堆積させて、次の作製ステップへ進む。
【００４２】
当業者であればこの説明を読むとわかるように、ピラー６４０−１及び６４０−２の上の第２のコンタクト層６１６へのコンタクトを形成して、列又は行アドレスライン６６４の形成及び標準のＢＥＯＬプロセスを継続することができる。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁体のステップを含むことができる。図６Ｅは完成した構造の斜視図である。また、この図６Ｆは切断ライン６Ｆ−６Ｆに沿うその構造の断面図である。
【００４３】
別法として、上述した一連の作製ステップを置換ゲートステップを除いて実行することが可能であったろう。この別の実施例では、そのプロセスを図５Ｃと同じ構造で開始したであろう。しかしながら、図６Ａでは、相似窒化物層を約１０ナノメートルの厚さに堆積させた後、方向性エッチングを施してピラーの側壁上の窒化物を残すようにしたであろう。酸化物を熱成長させて、ソースライン６０２またはｙアドレスラインバー６０２の露出セ部分を絶縁する。その後、この窒化物を等方性エッチング（例えば、リン酸を用いて）により除去し、露出した単結晶極薄膜６４６の壁の上に薄いトンネル効果フローティングゲート酸化物を約１乃至２ナノメートルの厚さに成長させる。ｎ型ポリシリコン層を堆積させてトレンチ（例えば、１００ナノメートル以上）を充填し、平坦化（例えば、ＣＭＰにより）した後、単結晶極薄膜６４６の上面レベルよりわずかに低い凹部を形成する。その後、このプロセスはただ、上述したようなエッチングプロセスを用いることによりこの構造から窒化物層６２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。上述したように、このプロセスは図６Ｃから先に進んでその構造を完成させる。
【００４４】
図７Ａ−７Ｅは、トランジスタ極薄垂直ボデイ構造の側部に沿って垂直フローティングゲート及び垂直制御ゲートを形成できる実施例のプロセスを示している。これらの構造は、集積回路作製技術の当業者がこの説明を読めば実現することができる。以下のプロセスステップにおいて提案された寸法は０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに従って調整可能である。図７Ａは図５Ｃに似た構造を表す。即ち、図７Ａは、トレンチ７３０内のピラー７４０−１及び７４０−２の側壁に沿う単結晶極薄膜７４６を示す。単結晶極薄膜７４６は、この点で、第１のコンタクト層７１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域７５１と、第２のコンタクト層７１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域７５２とを含む。ｐ型極薄単結晶垂直ボデイ領域７５３は、酸化物層７１４の側部に沿うかそれに対向し、第１のソース／ドレイン領域７５１を第２のソース／ドレイン領域７５２に結合する。図７Ａに示すプロセス実施例によると、約１０ナノメートルの相似窒化物層をＣＶＤ法などにより堆積させ、方向性エッチングを施してピラー７４０−１及び７４０−２の側壁上だけに残す。その後、酸化物層７２１を熱酸化などにより約２０ナノメートルの厚さに成長させ、露出したビットラインバー７０２を絶縁させる。ピラー７４０−１及び７４０−２の側壁上の相似窒化物層は、単結晶極薄膜７４６に沿う酸化を阻止する。当業者であればわかるように、その後、従来式除去プロセスにより窒化物層を除去する。この構造を図７Ａに示す。
【００４５】
図７Ｂに示すように、露出した単結晶極薄膜７４６の側壁上に薄いトンネル効果酸化物層７５６を熱成長させる。この薄いトンネル効果酸化物層７５６は約１乃至２ナノメートルの厚さに成長させる。ＣＶＤ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属層７５０を堆積させ、トレンチを約４０ナノメートルまたはそれ以下の厚さに充填する。その後、ＣＭＰ法などにより、ドーピングを施したｎ＋型ポリシリコン材料７５６を平坦化し、ＲＩＥ法などにより単結晶極薄膜７４６の上面レベルよりわずかに低い凹部を形成する。その後、スペーサー形成のためにＣＶＤ法によるなどして窒化物層７６１を約２０ナノメートルの厚さに堆積させ、方向性エッチングを施して厚い酸化物パッド層７１８及び窒化物パッド層７２０のそれぞれの側壁上に残す。この構造を図７Ｂに示す。
【００４６】
図７Ｃは、次の一連の処理ステップ後の構造を示す。図７Ｃにおいて、窒化物スペーサー７６１をマスクとして用い、ピラー行間内の露出した酸化物、例えば図３Ｂの酸化物３３３をソースライン７０２間で選択的にエッチングしてソースライン／ｙアドレスライン７０２上の酸化物７２１とほぼ同じレベルの深さにする。次に、再び窒化物スペーサー７６１をマスクとして用い、露出したｎ＋型ポリシリコン材料７５０を選択的にエッチングしてソースライン／ｙアドレスライン７０２上の酸化物層７２１上で停止することにより、トレンチ７３０内に垂直に向いた一対のフローティングゲート７６３を形成する。この構造を図７Ｃに示す。
【００４７】
図７Ｄは、この作製プロセスの実施例の次の一連のステップを示す。図７Ｄにおいて、インターポリゲート絶縁体または制御ゲート絶縁体７６０をトレンチ７３０内に形成して、垂直に向いたフローティングゲート７６３を覆うようにする。当業者であればわかるように、インターポリゲート絶縁体または制御ゲート絶縁体７６０は、熱成長させた酸化物層７６０または堆積させた酸窒化物制御ゲート絶縁体層７６０でよい。このインターポリゲート絶縁体または制御ゲート絶縁体７６０は、約７乃至１５ナノメートルの厚さに形成させる。ドーピングを施したｎ＋型ポリシリコン材料または適当なゲート材料７６２を、ＣＶＤ法によるなどして約１００ナノメートルの厚さに堆積させることにより、トレンチまたはゲート貫通溝７３０を充填する。その後、ＣＭＰ法などにより、ドーピングを施したｎ+型ポリシリコン材料７６２を、厚い窒化物パッド層７２０上で止まるように平坦化する。その後、ＲＩＥ法などにより、ドーピングを施したｎ＋型ポリシリコン材料７６２に、単結晶極薄膜７４６のほぼ上面レベルの深さの凹部を形成する。次に、窒化物パッド層７２０をピラー７４０−１及び７４０−２から除去する。窒化物パッド層の除去はリン酸エッチングまたは他の適当な方法により行うことができる。その後、ＣＶＤ法によるなどして、酸化物７７５をその構造上に堆積させて、その表面が覆われるようにする。この構造を図７Ｄに示す。
【００４８】
当業者がこの説明を読めば、ピラー７４０−１及び７４０−２の上面上の第２のコンタクト層７１６にコンタクトを形成して、データライン７６０の形成及び標準のＢＥＯＬを継続することができることがわかるであろう。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁物ステップを含むことができる。図７Ｅは完成した構造の斜視図である。図７Ｆは切断線７Ｆ−７Ｆに沿うその断面図である。
【００４９】
図８Ａ−８Ｅは、垂直のフローティングゲートをトランジスタの極薄垂直ボデイ構造の側部に沿って、また水平に向いた制御ゲートを垂直のフローティングゲートの上方に形成できる一実施例のプロセスを説明するものである。これらの構造は、当業者であればこの説明を読むと実現できるであろう。以下のプロセスステップに提案される寸法は０．１ミクロンＣＤ技術にとって好適なものであり、他のＣＤサイズではそれに応じて調節することができる。図８Ａは、図５Ｃのものに似た構造を表す。即ち、図８Ａは、トレンチ８３０のピラー８４０−１及び８４０−２の側壁に沿う単結晶極薄膜８４６を示す。単結晶極薄膜８４６は、この点において、第１のコンタクト層８１６に結合された第１の極薄単結晶垂直ソース／ドレイン領域８５１と、第２のコンタクト層８１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域８５２とを有する。ｐ型極薄単結晶垂直ボデイ領域８５３は、酸化物層８１４の側部に沿うかそれと対向し、第１のソース／ドレイン領域８５１を第２のソース／ドレイン領域８５２に結合する。図８Ａに示すプロセス実施例によると、ＣＶＤ法によるなどして約１０ナノメートルの相似窒化物層を堆積させ、方向性エッチングによりピラー８４０−１及び８４０−２の側壁上のものだけを残す。その後、熱酸化によるなどして、酸化物層８２１を約２０ナノメートルの厚さに成長させて、露出したビットラインバー８０２を絶縁させる。ピラー８４０−１及び８４０−２の側壁上の相似窒化物層は、単結晶極薄膜８４６に沿う酸化を防止する。その後、当業者であればわかるように、従来式の除去プロセスにより窒化物層を除去する。この構造を図８Ａに示す。
【００５０】
図８Ｂに示すように、露出した単結晶極薄膜８４６の側壁上に薄いトンネル効果酸化物８５６を熱成長させる。薄いトンネル効果酸化物８５６は、約１乃至２ナノメートルの厚さに成長させる。ＣＶＤ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属８５０を堆積させ、トレンチを約４０ナノメートルまたはそれ以下の厚さで充填する。その後、ＣＭＰ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料８５０を平坦化し、ＲＩＥ法によるなどして、単結晶極薄膜８４６の上面よりわずかに低い凹部を形成する。その後、スペーサー形成のために、ＣＶＤ法によるなどして窒化物層８６１を約５０ナノメートルの厚さに堆積させ、方向性エッチングを施して、厚い酸化物パッド層８１８及び窒化物パッド層８２０のそれぞれの側壁上のものを残すようにする。この構造を図８Ｂに示す。
【００５１】
図８Ｃは、次の一連のプロセスステップ後の構造を示す。図８Ｃにおいて、窒化物スペーサー８６１をマスクとして使用し、ピラー行間の露出した酸化物、例えば図３の酸化物３３３をソースライン８０２間で選択的にエッチングして、ソースライン／ｙアドレスライン８０２上の酸化物８２０とほぼ同じレベルの深さにする。次に、再び窒化物スペーサー８６１をマスクとして用いて、ドーピングを施したｎ＋型の露出したポリシリコン材料８５０を選択的にエッチングしてソースライン／ｙアドレスライン８０２上の酸化物層８２１上で停止させることにより、トレンチ８３０内に一対の垂直なフローティングゲート８６３を形成する。この構造を図８Ｃに示す。
【００５２】
図８Ｄは、この作製プロセスの実施例における次の一連のステップを示す。図８Ｄにおいて、酸化物層８８０をトレンチ８３０内に堆積させて垂直のフローティングゲート８６３を覆うようにする。酸化物層８８０をＣＭＰ法によるなどして平坦化し、厚い窒化物パッド層８２０上で止める。その後、ＲＩＥ法によるなどして、酸化物層８８０に単結晶極薄膜８４６のほぼ上面の深さの凹部を形成する。次に、窒化物パッド層８２０をピラー８４０−１及び８４０−２から除去し、窒化物スペーサー８６１も除去する。窒化物パッド層８２０及び窒化物スペーサー８６１は、リン酸エッチングまたは他の適当な方法により除去することができる。インターポリゲート絶縁体または制御ゲート絶縁体８６０を、トレンチ８３０内の酸化物層８８０上に、また垂直のフローティングゲート８６３上に形成する。当業者であればわかるように、インターポリゲート絶縁体または制御ゲート絶縁体８６０は、熱成長させた酸化物８６０または堆積させた酸窒化物制御ゲート絶縁体８６０でよい。インターポリゲート絶縁体または制御ゲート絶縁体８６０は、垂直のフローティングゲート８６３上に約２乃至４ナノメートルの厚さに形成する。ＣＶＤ法によるなどしてドーピングを施したｎ＋型ポリシリコン材料８６２を、インターポリゲート絶縁体または制御ゲート絶縁体８６０の上に、また垂直のフローティングゲート８６３の上方に、約５０ナノメートルの厚さに堆積させる。その後、当業者であればわかるように、ドーピングを施したｎ＋型ポリシリコン材料８６２をパターン形成により水平バーまたは制御ゲートラインにする。その後、ＣＶＤ法によるなどして酸化物８７５を堆積させ、その表面を覆うようにすることができる。その構造を図８Ｄに示す。
【００５３】
当業者であればこの説明を読むとわかるように、ピラー８４０−１及び８４０−２の上面上の第２のコンタクト層８１６にコンタクトを形成して、列又は行アドレスライン８６４の形成及び標準のＢＥＯＬプロセスを継続することができる。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁物ステップを含むことができる。図８Ｅは完成した構造の斜視図である。
【００５４】
図９は従来型ＮＯＲ−ＮＯＲ論理アレイ９００を示すが、このアレイは、アレイのラインの交点に薄い酸化物ゲートトランジスタ（例えば、トランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを作製するか、またはその交点に薄い酸化物層ゲートトランジスタを作製しないか、例えば、薄い酸化物層トランジスタ９０２−１、９０２−２、・・・、９０２−Ｎを欠落させるかにより、ゲートマスクレベルでプログラム可能である。当業者であればこの説明を読むと明らかなように、従来からこれと同じ方法を用いて他のタイプの論理アレイ（図示せず）を形成する。図９に示すように、負荷デバイスとして多数のデプリーションモードＮＭＯＳトランジスタ９１６を使用する。
【００５５】
図９に示す従来型論理アレイは、入力ライン９１２で多数の入力信号を受ける第１の論理プレーン９１０を有する。この例では、入力信号の補数を発生するためのインバータは設けられていない。しかしながら、第１の論理プレーン９１０に、特定の用途が必要とすれば補数信号を発生するインバータを設けることができる。
【００５６】
第１の論理プレーン９１０は、多数の薄い酸化物ゲートトランジスタ、例えばトランジスタ例えば９０１−１、９０１−２、・・・、９０１−Ｎを有する。この薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎは、入力ライン９１２と相互接続ライン９１４の交点に位置する。図９の従来型ＰＬＡでは、薄い酸化物ゲートトランジスタ、例えばトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎのこの選択的作製をプログラミングと呼ぶが、その理由は、プログラマブル論理回路により実現される論理機能は、アレイの入力ライン９１２と相互接続ライン９１４の交点において薄い酸化物ゲートトランジスタまたは論理セル９０１−１、９０１−２、・・・、９０１−Ｎを選択的に配置することにより、アレイに組み込まれるからである。
【００５７】
この実施例において、相互接続ライン９１４はそれぞれ、アレイの薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを介して相互接続ライン９１４に接続された入力ライン９１２のＮＯＲゲートとして働く。例えば、相互接続ライン９１４Ａは、入力ライン９１２Ａ及び９１２ＢのＮＯＲゲートとして働く。即ち、相互接続ライン９１４Ａは、そのラインに結合された１またはそれ以上の薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎが入力ライン９１２の１つの上の高論理レベル信号によりオンにされない限り、高電位に維持される。制御ゲートアドレスが入力ライン９１２を介して作動されると、薄い酸化物ゲートトランジスタ、例えばトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎはそれぞれ導通し、ＮＯＲの正論理回路機能が実行される。即ち、アレイの薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを介する相互接続ライン９１４上のデータの反転によりＯＲ回路機能が反転する。
【００５８】
図９に示すように、第２の論理プレーン９２４は、多数の薄い酸化物ゲートトランジスタ、例えばトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎを有する。これらの薄い酸化物ゲートトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎは、相互接続ライン９１４と出力ライン９２０の交点に位置する。ここでも、第２の論理プレーン９２４の論理機能は、第２の論理プレーン９２４の相互接続ライン９１４と出力ライン９２０の交点に薄い酸化物ゲートトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎを選択的に配置することにより実現される。第２の論理プレーン９２４もまた、出力ライン９２０が、第２の論理プレーン９２４の薄い酸化物ゲートトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎを介して特定の出力ライン９２０に結合された相互接続ライン９１４からの信号の論理ＮＯＲ機能を実現するように構成されている。従って、図９において、当業者であればこの説明を読むと理解できるように、各ライン上の入来信号は、ＮＯＲ論理アレイのトランジスタのゲートを駆動するために使用する。
【００５９】
図１０は本発明に従って形成された新規なインサービスプログラマブル論理アレイ（ＰＬＡ）の一実施例を示す。図１０において、ＰＬＡ１０００は、２レベル論理アプローチによる例示的な論理機能を実現する。詳述すると、ＰＬＡ１０００は、第１及び第２の論理プレーン１０１０及び１０２２を有する。この例において、論理機能はＮＯＲ−ＮＯＲ論理により実現される。図１０に示すように、第１及び第２の論理プレーン１０１０及び１０２２はそれぞれ、図３Ａ及び８Ｅに関連して詳述したように、第１のソース／ドレイン領域がソースラインまたは導電性ソースプレーンに結合された、論理セルまたはフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎ及び１００２−１、１００２−２、・・・、１００２−Ｎのアレイを含む。これらのフローティングゲートドライバトランジスタは、ＦＰＬＡ１０００の論理機能を実現するよう構成されている。フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎ及び１００２−１、１００２−２、・・・、１００２−Ｎは、ｎチャンネルフローティングゲートトランジスタとして示す。また、図１０に示すように、多数のｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタをそれぞれ負荷デバイストランジスタ１０１６及び１０２４として設け、それらのドレイン領域は電圧（ＶＤＤ）に結合されている。これらの負荷デバイストランジスタ１０１６及び１０２４は、負荷インバータを形成するために、フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎ及び１００２−１、１００２−２、・・・、１００２−Ｎとそれぞれ、補数関係で動作する。
【００６０】
図１０の構成は、例示のためであって限定的な意味を持たないことに注意されたい。詳述すると、本発明の思想は、ＮＯＲ−ＮＯＲ構成のプログラマブル論理アレイに限定されない。さらに本発明の思想は、図１０に示す特定の論理機能に限定されない。種々の２レベル論理方式のうち任意の１つを用い、本発明のフローティングゲートドライバトランジスタ及び負荷ドライバトランジスタをそれぞれ使用してプログラマブル論理アレイに他の論理機能を実現することが可能である。
【００６１】
第１の論理プレーン１０１０は、入力ライン１０１２で多数の入力信号を受ける。この例には、入力信号の補数を発生させるインバータは含まない。しかしながら、第１の論理プレーン１０１０は、特定の用途が必要とすれば補数信号を発生するインバータを含めることができる。
【００６２】
第１の論理プレーン１０１０は、アレイを形成する多数のフローティングゲートドライバトランジスタを有する。フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、入力ライン１０１２と相互接続ライン１０１４の交点に位置する。第１の論理プレーンでは、全てのフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎが作動的に導通状態にされるわけではない。以下に説明するように、フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、入力ライン１０１２に応答して相互接続ライン１０１４の電位を変化させ、所望の論理機能を実現するように、選択的にプログラムされる。この選択的な相互接続をプログラミングと呼ぶが、その理由は、プログラマブル論理アレイにより実現される論理機能は、アレイの入力ライン１０１２と相互接続ライン１０１４の交点に使用するフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎによりアレイに組み込まれるからである。
【００６３】
この実施例において、各相互接続ライン１０１４は、アレイ１０００のフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎを介して相互接続ライン１０１４に接続される入力ライン１０１２のゲートＮＯＲとして働く。例えば、相互接続ライン１０１４Ａは、入力ライン１０１２Ａ、１０１２Ｂ、１０１２Ｃ上の信号のＮＯＲゲートとして働く。垂直フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎのプログラミングは、垂直なフローティングゲートを充電することにより行う。垂直なフローティングゲートが充電されると、そのフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、再びプログラムされるまではオフ状態にとどまる。垂直なフローティングゲートへの電荷の注入及び除去については、以下に詳しく説明する。オフ状態にプログラムされたフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、その垂直なフローティングゲートから電荷が除去されるまでその状態にとどまる。
【００６４】
対応の垂直フローティングゲートが充電状態にないフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、オン状態またはオフ状態のいずれかで動作するが、入力ライン１０１２Ａ、１０１２Ｂ、１０１２Ｃが受ける入力信号が適用可能な状態を決定する。任意の入力ライン１０１２Ａ、１０１２Ｂ、１０１２Ｃが受ける入力信号によりオンになると、負荷デバイストランジスタ１０１６が接地される。負荷デバイストランジスタ１０１６は、相互接続ライン１０１４に接続されている。負荷デバイストランジスタ１０１６は、対応の出力ラインに接続されたフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎのうち任意の１つが作動されると低電圧レベルを与える。これにより、ＮＯＲ論理回路機能が実行されるが、アレイ１０００のフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎを介して相互接続ライン１０１４上のデータが反転することによりＯＲ回路機能が反転する。フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎがオフ状態にある時、負荷デバイストランジスタ１０１６のドレインはオープンになる。負荷デバイストランジスタ１０１６が負荷デバイストランジスタ１０１６（Φ）のゲートが受けるクロック信号によりオンになると、対応の入力ライン、例えば、第２の論理プレーン１０２２の相互接続ライン１０１４にＶＤＤ電圧レベルが印加される。上述した各フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、図３Ａ−８Ｅに関連して詳述した本発明に従って形成されている。
【００６５】
同様に、第２の論理プレーン１０２２は、特定の論理機能の実行に必要な２レベル論理の第２のレベルを提供するように選択的にプログラムされた第２アレイのフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎより成る。この実施例において、フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎのアレイはまた、出力ライン１０２０が、第２の論理プレーン１０２２のフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎを介して特定の出力に接続された相互接続ライン１０１４からの信号の論理ＮＯＲ機能を実現するように、構成されている。
【００６６】
垂直フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎのプログラミングは、垂直なフローティングゲーの充電により実行される。垂直なフローティングゲートが充電されると、その垂直フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎは、再びプログラムされるまでオフ状態にとどまる。垂直なフローティングゲートへの電荷の注入及び除去については以下に詳しく説明する。オフ状態にプログラムされたフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎは、垂直なフローティングゲートから電荷が除去されるまでその状態にとどまる。
【００６７】
対応の垂直フローティングゲートが充電されていないフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎはオン状態またはオフ状態の何れかで動作するが、相互接続ライン１０１４が受ける信号が適用可能な状態を決定する。任意の相互接続ライン１０１４がオンになれば、上述したトランジスタの第１のソース／ドレイン領域に結合されたソースラインまたは導電性ソースプレーンにアース電位を加えることにより、負荷デバイストランジスタ１０２４が接地される。負荷デバイストランジスタ１０２４は、出力ライン１０２０に接続されている。負荷デバイストランジスタ１０２４は、対応の出力ラインに接続されたフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎのうち任意の１つが作動されると低電圧レベルを与える。これによりＮＯＲ論理回路機能が実行され、アレイ１０００のフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎを介する出力ライン１０２０上へのデータの反転によりＯＲ回路機能が反転される。フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎがオフ状態にある時、負荷デバイストランジスタ１０２４のドレインがオープンになる。負荷デバイストランジスタ１０２４がそのトランジスタ１０２４（Φ）のゲートが受けるクロック信号によりオンになると、第２の論理プレーン１０２２の対応出力ライン１０２０にＶＤＤ電圧レベルが印加される。このようにして、ＮＯＲ−ＮＯＲ型電気的プログラマブル論理アレイが、普通のＰＬＡアレイ構造により最も容易に実現される。上述したフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎはそれぞれ、図３Ａ−８Ｅに関連して詳述したように本発明に従って形成される。
【００６８】
従って、図１０は、論理アレイの極薄ボデイを有する新規な不揮発性フローティングゲートトランジスタの使用例を示す。フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎが垂直なフローティングゲート上の負の電荷でプログラムされれば、それは事実上アレイから切り離される。このようにして、回路が最終回路状態にあるかまたは現場でシステムにより使用中であってもアレイの論理機能をプログラムすることができる。
【００６９】
フローティングゲート上に蓄えられる電荷の存否は、入力ライン１０１２または制御ゲートラインとｙ行／ソースラインとをアドレスして交点の特定のフローティングゲートを選択することにより読み出す。制御ゲートラインを例えば１．０ボルトのような正の電圧で駆動し、ｙ行／ソースラインを接地すると、フローティングゲートに電子が蓄えられていなければ、垂直側壁トランジスタはオンになって、その特定の列の相互接続ラインを低レベルに保持し、そのセルに「１」が蓄えられていることを示す。その特定のフローティングゲートに電子が蓄えられておれば、そのトランジスタはオンにならず、そのセルに「０」が蓄えられていることを示す。このようにして、特定のフローティングゲート上に蓄えられるデータを読み出すことができる。実際には、単一のフローティングゲートでなくて特定の制御ゲートアドレスラインの両側の列が隣接するピラーの両方のフローティングゲートをアドレスすることにより、データは「ビット対」として読み出される。データは、ホット電子を注入することによりセル内に蓄える。この場合、第２の極薄単結晶垂直ソース／ドレイン領域に結合された相互接続ラインを、０．１ミクロン技術では２ボルトのような高いドレイン電圧で駆動し、制御ゲートラインをこの値の２倍の範囲の公称電圧によりアドレスする。極薄単結晶垂直フローティングゲートトランジスタのチャンネルで発生するホット電子は、このアドレス方式により選択されたトランジスタのフローティングゲート上へそのゲートまたはトンネル酸化物を介して注入される。消去は、３ボルトのオーダーの合計電圧の差により電子がフローティングゲートからトンネル効果により排出されるように、制御ゲートラインを負の電圧で駆動し、そのトランジスタのソースラインを正のバイアスをかけて実行する。本発明によると、データの消去は「ビット対」で行うことができるが、その理由は、制御ゲートの両側のフローティングゲートを同時に消去できるからである。このアーキテクチャーは、アレイをセクション単位で同時に消去しリセットするブロックアドレス方式に適当である。
【００７０】
図１１は、本発明による電子システム１１０１の高レベル構成の簡単なブロック図である。図１１に示すように、電子システム１１０１は、その機能的構成要素が算術／論理ユニット（ＡＬＵ）またはプロセッサー１１２０と、制御ユニット１１３０と、メモリデバイスユニット１１４０と、入出力（Ｉ／Ｏ）デバイス１１５０とより成るシステムである。一般的に、かかる電子システム１１０１は、ＡＬＵ１１２０がデータに対して行う演算及びＡＬＵ１１２０、メモリデバイスユニット１１４０及び入出力デバイス１１５０の間の相互作用を特定する命令の固有セットを有する。メモリデバイスユニット１１４０は、データと蓄積命令のリストとを含む。
【００７１】
制御ユニット１１３０は、メモリデバイス１１４０から命令をフェッチして実行させる1組の動作を継続的に繰り返すことにより、プロセッサー１１２０、メモリデバイス１１４０及び入出力デバイス１１５０の全ての動作が協調されるようにする。本発明によるインサービスプログラマブル論理アレイは、これらのコンポーネントにより実行される論理機能を多数を実行するように実現可能である。ＡＬＵ１１２０、制御ユニット１１３０及びＩ／Ｏデバイス１１５０に関しては、任意の論理機能を、当業者によく知られた「積の和」形式で実現できる。積の和論理機能は、等価の２レベル論理構成、ＡＮＤ／ＯＲ、ＮＡＮＤ−ＮＡＮＤ、ＮＯＲ−ＯＲ、ＯＲ−ＮＯＲ、ＡＮＤ−ＮＯＲ、ＮＡＮＤ−ＡＮＤまたはＯＲ−ＡＮＤのうちの任意のものを用いて実現することができる。
【結論】
【００７２】
極薄ボデイトランジスタを有するインサービスプログラマブル論理アレイに関する構造及び作製方法について、例示的に、しかしながら非限定的に説明した。インサービスプログラマブル論理アレイを形成するために３つの異なるタイプの基板上に使用可能な種々のタイプのゲート構造を図示した。
【００７３】
論理アレイの密度のさらなる増加に対する要望により、構造及びトランジスタの寸法の縮小がますます要求されることが示されている。従来のプレーナ型トランジスタ構造は、サブミクロンの寸法領域の奥の方に寸法を合わせることは困難である。本発明は、酸化物ピラーの側壁に沿って成長させた極薄単結晶シリコン膜に形成する垂直フローティングゲートトランジスタデバイスを提供する。極薄ボデイ領域を有するこれらのトランジスタは、小型デバイスの性能上の利点を保持しながら、さらに小さな寸法に縮小できる。高密度及び高性能を得るための寸法縮小化の利点は、本発明のプログラマブル論理アレイにおいて得られる。
【００７４】
本発明によると、いわゆる積の和形式で任意の組み合わせ論理機能を実現することができる。積の和は、図１０に示すＮＯＲ−ＮＯＲアレイのような２レベル論理構成を用いるか、またはＮＯＲゲートとＮＡＮＤゲートを組み合わせることにより実現可能である。ＮＡＮＤゲートは、入力が反転されたＮＯＲゲートにより実現することができる。基板から隔離されたピラーの第１のコンタクト層を切り離すことにより、これらのアレイを現場でプログラム、消去、または再プログラムして必要な論理機能を実現することができる。
【図面の簡単な説明】
【００７５】
【図１】チャンネル長さが０．１ミクロン、１００ナノメートル、即ち、１０００オングストローム未満のサブミクロン領域の奥まで微細化が進む場合の従来型ＭＯＳＦＥＴの問題点を説明するためのＭＯＳＦＥＴトランジスタを示す図である。
【図２】本発明によるピラーの側部に沿って形成された極薄垂直ボデイトランジスタを示す図である。
【図３Ａ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図３Ｂ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図３Ｃ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図４Ａ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図４Ｂ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図４Ｃ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図５Ａ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図５Ｂ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図５Ｃ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図６Ａ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｂ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｃ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｄ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｅ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｆ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図７Ａ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｂ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｃ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｄ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｅ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｆ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図８Ａ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｂ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｃ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｄ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｅ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図９】従来型ＮＯＲ−ＮＯＲプログラマブル論理アレイを示す。
【図１０】本発明による、フローティングゲートトランジスタを有する新規なインサービスプログラマブル論理アレイ（ＰＬＡ）の一実施例を示す概略図である。
【図１１】本発明による電子システムの高レベル構成の単純化ブロック図である。
【０００１】
本願は、同一出願人に譲渡され、係属中の以下の米国特許出願：出願番号第０９/７８０，１２５号（発明の名称：”Open Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００５ＵＳ１）；出願番号第０９/７８０，１３０号（発明の名称：”Folded Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００４ＵＳ１）；出願番号第０９/７８０，０８７号（発明の名称：”Programmable Logic Array with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００７ＵＳ１）；出願番号第０９/７８０，１４４号（発明の名称：”Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００６ＵＳ１）；出願番号第０９/７８０，１２６号（発明の名称：”Programmable Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００８ＵＳ１）；及び出願番号第０９/７８０，１６９号（発明の名称：”Flash Memory with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００３ＵＳ１）と関連があり、これらは同日に出願され、それぞれを本願の一部として引用する。
【技術分野】
【０００２】
一般的に集積回路に関し、さらに詳細には、極薄垂直ボデイトランジスタを有するフラッシュメモリに関する。
【背景技術】
【０００３】
論理回路は、コンピューターのようなデジタルシステムの一体的部分である。本質的に、論理回路は、多数の入力を処理して、デジタルシステムが使用する多数の出力を発生する。入力及び出力は、一般的に２つの２進値、即ち高レベルの論理値と低レベルの論理値のうち一方をとる電子信号である。論理回路は、２進論理により入力を取り扱うが、この２進論理は論理回路の入出力間の所与または所望の関係を数学的に記述したものである。
【０００４】
特定の顧客の特定のニーズに合わせて作製された論理回路は、商業ベースで製造するとすれば非常に高価なものになりうる。このため、汎用超大型集積（ＶＬＳＩ）回路と呼ばれるものがある。ＶＬＳＩ回路は、所望の論理機能の統合を支援する、できるだけ多くの論理機能を実行するものである。しかしながら、デジタルシステムの種々の素子を結合するためにランダム論理回路が依然として必要される。
【０００５】
これらのランダム論理回路を実現するには、幾つかのスキームを使用する。１つの解決法は、トランジスタ−トランジスタロジック（ＴＴＬ）のような標準論理回路である。ＴＴＬ集積回路は、常用される比較的少数の論理機能だけを統合するため、汎用性を備えている。その短所は、特定の用途に使用するとすれば多数のＴＴＬ集積回路が一般的に必要になることである。このため、電力消費及びボード空間の占有面積が増加し、デジタルシステムの総合コストが上昇する。
【０００６】
標準論理回路に代わるものとして、完全なカストム論理集積回路がある。カストム論理回路は、特定の用途のニーズに正確に合致させたものである。これにより、システムに必要な部品点数を劇的に減少させる特定の回路アーキテクチャーの実現が可能になる。しかしながら、カストム論理デバイスを作製するには、設計・作製にかなりの時間と努力が必要であり、これらの回路の開発コストが上昇するだけでなく最終製品の作製を遅らせることになる。
【０００７】
カストム論理回路に代わる比較的低コストのものとして、プログラマブル論理アレイがある。プログラマブル論理アレイは、複雑な組み合わせの論理機能を種々の標準形式に単純化できるという事実を利用したものである。例えば、論理機能は伝統的な積の和（ＳＯＰ）形式にまとめることができる。ＳＯＰ形式では、論理機能は、順次実行されるただ２つのタイプの論理機能を使用する。これを２レベル論理と呼ぶが、種々の従来型論理機能、例えば、ＡＮＤ−ＯＲ、ＮＡＮＤ−ＮＡＮＤ、ＮＯＲ−ＮＯＲにより実現可能である。
【０００８】
プログラマブル論理アレイの利点の１つは、ランダムな組み合わせ論理回路の設計に規則的で体系的なアプローチを使用できることである。ありふれた構成ブロック、例えばトランジスタアレイから多数の論理機能を実現することができる。論理アレイは、アレイの種々のトランジスタを所望の機能を実現するように相互接続する特定の金属化パターンを形成することにより、個別化またはプログラムされる。
【０００９】
当該技術分野で知られるように、プログラマブル論理アレイは、半導体及び他の材料により集積回路を形成する光リソグラフィー法により作製される。これらの光リソグラフィー法は、本質的に、レンズとマスクを介して集光した光を用いて材料に微視的寸法のパターンを描くものである。本質的に、リソグラフィー法は、回路素子のサイズを減少しようとしても、ある点で十分な明瞭度で精細な画像を形成することができなくなる。換言すれば、従来の光リソグラフィー法には、実現可能な寸法の最小値が存在する。この寸法の最小値を、光リソグラフィー法の臨界寸法（ＣＤ）または最小フィーチャーサイズ（Ｆ）と呼ぶ。これらの最小フィーチャーサイズは、プログラマブル論理アレイのコンポーネントのサイズに１つの制約を課する。大型のプログラマブル論理アレイへの要求に応え続けるために、設計者は、アレイのコンポーネントのサイズを減少する他の方途を探し求めている。
【００１０】
論理回路及びメモリの高密度化に対する要求がますます高くなるにつれて、デバイスの面積の最小化がますます重要になる。ＮＯＲ−ＮＯＲ構成のプログラマブル論理アレイ（ＰＬＡ）回路は、論理回路を実現するアーキテクチャーの一例である。
【００１１】
フラッシュメモリセルは、高密度メモリの必要性に対する１つの可能な解決法である。フラッシュメモリは単一のトランジスタを含み、高密度にするとコンピューターシステムのハードディスク駆動によるデータの記憶にとって代わる能力を有する。これにより、微妙な機械系システムが堅牢小型で耐久性のあるソリッドステートメモリパッケージにとって代わるであろうから、コンピューターシステムにとって重要な利点である。従って、可能な限り密度を増加させるかセル領域を最小化したフラッシュメモリが必要とされる。
【００１２】
しかしながら、このような微細化を突き進めると、フラッシュメモリの単一トランジスタは従来のＭＯＳＦＥＴ技術と同じ設計ルールによる制約を受けるため、フラッシュメモリでも問題が生じる。即ち、微細化がチャンネル長さが０．１ミクロン、１００ｎｍまたは１０００オングストローム以下のサブミクロン領域の奥にまで進むと、従来型トランジスタ構造には有意な問題がある。図１に示すように、接合深さは１０００オングストロームのチャンネル長さよりも各段に小さくなければならないが、これは接合深さが数百オングストロームであることを意味する。このような浅い接合は、従来のインプランテーション法及び拡散法では形成が困難である。ドレインによる障壁の低下、スレショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制するには、チャンネルのドーピングを極めて高いレベルにする必要がある。サブスレショルド導通はＭＯＳＦＥＴ技術にとって特に問題であるが、その理由は、キャパシタセル上の電荷蓄積保持時間を減少させるからである。このように極めて高いレベルでドーピングを行うと、漏洩が増加しキャリア易動度が減少する。従って、性能を改善するためのチャンネルの短縮化は、キャリア易動度の低下により否定される。
【００１３】
従って、ドレインによる障壁低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通、漏洩の増加及びキャリア易動度の減少のようなショートチャンネル効果の有害な影響を回避しながら、サブミクロンのチャンネル長さを用いる改良型インサービスプログラマブル論理アレイを提供することが当該技術分野において求められている。
【発明の概要】
【００１４】
インサービスプログラマブル論理アレイの上記問題及び他の問題は、本発明により解決されるが、以下の説明を読めばわかるであろう。極薄ボデイとサブミクロンのチャンネル長さを有するトランジスタまたは表面空間電荷領域がトランジスタの他の寸法の縮小と共に縮小するトランジスタを用いるインサービスプログラマブル論理アレイのシステム及び方法が提供される。
【００１５】
本発明の一実施例によると、極薄垂直ボデイトランジスタを有するインサービスプログラマブル論理アレイが提供される。インサービスプログラマブル論理アレイは、多数の入力信号を受ける第１の論理プレーンを有する。第１の論理プレーンは、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する。第２の論理プレーンは、インサービスプログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する。各論理セルは、半導体基板から外方に延びる垂直ピラーを有する。各ピラーは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する。各論理セルは、各垂直ピラーに隣接して選択的に配設された少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタを含む。各単結晶垂直フローティングゲートトランジスタは、第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域とを有する。垂直なフローティングゲートは、極薄単結晶垂直ボデイ領域に対向する。
【００１６】
本発明の上記及び他の実施例、局面、長所及び特徴は、本発明の以下の説明及び添付図面を参照するか本発明を実施することにより当業者に部分的に明らかになるであろう。本発明の局面、長所及び特徴は、頭書の特許請求の範囲に詳述された装置、手順及びそれらの組み合わせにより実現される。
【実施例】
【００１７】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく変形又は設計変更を行うことができるであろう。以下の説明中の用語「ウェーハ」及び「基板」は、集積回路がその上に形成される任意の構造、また集積回路作製の種々のステップにおけるかかる構造を一般的に意味するものとして互換的に使用される。これらの用語は共に、ドーピングを施された、また施されていない半導体、支持用半導体または絶縁体上の半導体のエピタキシャル層、かかる層の組み合わせと共に当該技術分野で知られた他のかかる構造を包含する。以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけによって規定される。
【００１８】
図２は、本発明に従って形成した極薄単結晶垂直トランジスタまたはアクセス用ＦＥＴ２００を示す図である。図２に示すように、アクセス用ＦＥＴ２００は、極薄垂直トランジスタ、別の言い方では極薄単結晶垂直トランジスタを含む。本発明によると、アクセス用ＦＥＴ２００の構造は、半導体基板２０２から外方に延びるピラー２０１を含んでいる。このピラーは、第１の単結晶コンタクト層２０４と、第２のコンタクト層２０６とが酸化物層２０８により垂直方向に分離されたものである。極薄単結晶垂直トランジスタ２１０はピラー２０１の側部に沿って形成されている。極薄単結晶垂直トランジスタ２１０は、極薄単結晶垂直ボデイ領域２１２により第１の極薄単結晶垂直ソース／ドレイン領域２１４と第２の極薄単結晶垂直ソース／ドレイン領域２１６とが分離されたものである。第１の極薄単結晶垂直ソース／ドレイン領域２１４は第１のコンタクト層２０４に結合され、第２の極薄単結晶垂直ソース／ドレイン領域２１６は第２のコンタクト層に結合されている。ゲート２１８は極薄単結晶垂直ボデイ領域２１２に対向し、薄いゲート酸化物層２２０によりそれから分離されている。
【００１９】
本発明の実施例によると、極薄単結晶垂直トランジスタ２１０は、１００ナノメートル未満の垂直方向長さと、１０ナノメートル未満の水平方向幅とを有するトランジスタを包含する。かくして、１つの実施例では、極薄単結晶垂直ボデイ領域２１２は、垂直方向長さ（Ｌ）が１００ナノメートル未満のチャンネルを有する。また、極薄単結晶垂直ボデイ領域２１２の水平方向幅（Ｗ）は１０ナノメートル未満である。そして、第１の極薄単結晶垂直ソース／ドレイン領域２１４と第２の極薄単結晶垂直ソース／ドレイン領域２１６とは、１０ナノメートル未満の水平方向幅を有する。本発明によると、極薄単結晶垂直トランジスタ２１０は固相エピタキシャル成長により形成される。
【００２０】
当業者であれば本願の記載を読むとわかるように、本発明の極薄ボデイを有する極薄単結晶垂直トランジスタは、トランジスタの他の寸法の縮小につれて縮小される表面空間電荷領域を提供する。本発明のこの構造は、ドレインによる障壁の低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制しながら容易に密度及び設計ルールの要求を増加できるようにする。
【００２１】
図２の実施例のトランジスタは、ｎチャンネルトランジスタである。しかしながら、当業者は、本願の開示をみれば、ドーピングタイプを変化させて導電タイプを逆にすることにより、本発明を垂直に向いた極薄の単結晶ｐチャンネル型トランジスタを有する構造に等しく利用できることがわかるであろう。
【００２２】
図３Ａ−３Ｃは、本発明に従ってインサービスプログラマブル論理アレイを形成する方法の一部として、後で側部に極薄垂直ボデイトランジスタを形成するピラーを形成する最初の一連のプロセスステップを示す。提案する寸法は０．１ミクロンセル寸法（ＣＤ）技術にとって好適であり、他のＣＤサイズではそれに従って寸法を変化できる。図３Ａの実施例では、出発材料としてｐ型バルクシリコン基板３１０を使用する。イオンインプランテーション、エピタキシャル成長またはかかる技術の組み合わせのような方法により、基板３１０上に、第１の単結晶コンタクト層３１２として、ｎ＋＋及びｎ＋型シリコン複合コンタクト層を形成する。本発明によると、第１のコンタクト層３１２の導電性ドーピングを多量に施した下部はビットライン３０２として働く。第１のコンタクト層３１２のｎ＋＋型部分の厚さは所望のビットライン３０２の厚さであり、約０．１乃至０．２５ミクロンでよい。第１のコンタクト層３１２の全厚は約０．２乃至０．５ミクロンでよい。第１のコンタクト層３１２の上には、厚さが約１００ナノメートル（ｎｍ）、即ち０．１ミクロンまたはそれ以下の酸化物層３１４が形成される。１つの実施例において、この酸化物層３１４は酸化物熱成長法により形成可能である。ｎ＋型シリコンの第２のコンタクト層３１６は、酸化物層３１４上に公知の方法により、第２の多結晶コンタクト層３１６として形成される。第２のコンタクト層３１６は、１００ナノメートルまたはそれ以下の厚さに形成される。
【００２３】
次に、第２のコンタクト層３１６上に厚さ約１０ナノメートルの薄い二酸化シリコン層（ＳｉＯ2）３１８を堆積させる。この薄い二酸化シリコン層（ＳｉＯ2）３１８上に、厚さが約１００ナノメートルの厚い窒化シリコン層（Ｓｉ3Ｎ4）３２０を堆積させて、パッド層、例えば層３１８、３２０を形成する。これらのパッド層３１８、３２０は、化学的気相成長（ＣＶＤ）のような任意適当な方法により堆積することができる。
【００２４】
フォトレジストを適用し、選択的に露光して、反応性イオンエッチング（ＲＩＥ）のような方法によりトレンチ３２５の方向性エッチングを行うためのマスクを形成する。方向性エッチングの結果、窒化物層３２０、パッド酸化物層３１８、第２のコンタクト層３１６、酸化物層３１４及び第１のコンタクト層３１２を積み重ねた複数の行バー３３０が得られる。トレンチ３２５を基板３１０の表面３３２に到達するに十分な深さまでエッチングして、導電性ドーピングを施したビットライン３０２間を分離する。フォトレジストを除去する。バー３３０は、ビットライン３０２の方向、例えば行方向に向いている。１つの実施例では、バー３３０の表面ライン幅は約１ミクロンまたはそれ以下である。各トレンチ３２５の幅はバー３３０のライン幅にほぼ等しいものでよい。この構造を図３Ａに示す。
【００２５】
図３Ｂでは、ＳｉＯ2のような隔離材料３３３を堆積させてトレンチ３２５を充填する。その後、化学的機械研磨／平坦化（ＣＭＰ）のような方法で使用表面を平坦化する。第２のフォトレジストを適用し、選択的に露光して、ビットライン３０２の方向に垂直な、例えば列方向に、トレンチ３３５を方向性エッチングするためのマスクを形成する。トレンチ３３５は、反応性イオンエッチング（ＲＩＥ）のような任意適当な方法により形成可能である。トレンチ３３５のエッチングは、露出したＳｉＯ2及び露出した、窒化物層３２０、パッド酸化物層３１８、第２のコンタクト３１６及び酸化物層３１４の積層体を貫通して第１のコンタクト層３１２へ延び、ビットライン３０２が所望の厚さ、例えば残りの厚さが普通は１００ナノメートルになるような深さまで行う。この構造を、個々に形成されたピラー３４０−１、３４０−２、３４０−３及び３４０−４を有するものとして図３Ｂに示す。
【００２６】
図３Ｃは、切断線３Ｃ−３Ｃに沿う図３Ｂの構造の断面図である。図３Ｃは、任意所与の行の隣接するピラー３４０−１と３４０−２とを接続する連続ビットライン３０２を示す。トレンチ３３５は、以下に述べるように、隣接する列のピラー間に、例えばピラー３４０−１及び３４０−４により形成される列と、ピラー３４０−２及び３４０−３により形成される列との間に、後でフローティングゲート及び制御ゲートを形成するために残される。
【００２７】
図４Ａ−４Ｃは、図３Ａ−３Ｃに関連して述べた上記方法をバルクＣＭＯＳ技術の基板またはシリコン・オン・インシュレーター（ＳＯＩ）技術の基板上に使用できることを示す。図４Ａは、ドーピングを少量施したｐ型バルクシリコン基板４１０上に形成されるパッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。図４Ａに示す構造は図３Ｃの断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示す。ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成した酸化物層４１４及び酸化物層４１４上に形成した第２のｎ＋型コンタクト層４１６を有する。
【００２８】
図４Ｂは、ＳＩＭＯＸのような、市販のＳＯＩウェーハ上に形成されたパッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。図４Ｂに示すように、基板４１０の表面上には埋め込み酸化物層４１１がある。図４Ｂに示す構造は図３Ｃの断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示すが、ここでは、連続ビットライン４０２は埋め込み酸化物４１１により基板４１０から分離されている。再び、ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成された酸化物層４１４及び酸化物層４１４上に形成された第２のｎ＋型コンタクト層４１６を有する。
【００２９】
図４Ｃは、絶縁体４１３が酸化物をアンダーカットして形成されている所のＳＯＩのアイランドを形成する、パッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。かかるプロセスは、１９９７年１１月２５日に発行されたLeonard Forbesの米国特許第５，６９１，２３０号（発明の名称：”Technique for Producing Small Islands of silicon on Insulator”）にさらに詳細に記載されたプロセスを含んでいるが、この特許を本願の一部として引用する。図４Ｃに示す構造は図３Ｃに示す断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示すが、ここでは、連続ビットライン４０２は、上述したプロセスによるなどして酸化物のアンダーカットにより形成された絶縁体４１３により基板４１０から分離されている。再び、ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成された酸化物層４１４及び酸化物層４１４上に形成された第２のｎ＋型コンタクト層４１６を有する。従って、本発明によると、図３Ａ−図３Ｃに示すように、ピラーを形成する一連のプロセスステップに、図４Ａ−図４Ｃに示す少なくとも３つの異なるタイプの基板上にピラーを形成するステップを含めることができる。
【００３０】
図５Ａ乃至図５Ｃは、図３Ａ−図３Ｃに示すピラーを形成する実施例に続いて、図４Ａ−図４Ｃに示す任意の基板上に、図３Ｃのピラー３４０−１及び３４０−２のようなピラーの側部に沿って極薄垂直ボデイトランジスタを形成する一連のプロセスステップを示す。例示のみの目的のため、図５Ａは、ｐ型基板５１０上に形成されトレンチ５３０により分離されたピラー５４０−１及び５４０−２の実施例を示す。図５Ａ−図５Ｃに関連する説明と同様に、図５Ａは、１つの実施例において一部がｎ＋＋型ビットライン５０２と一体的に形成される第１の単結晶ｎ＋型コンタクト層５１２を示す。ピラー５４０−１及び５４０−２の第１のコンタクト層５１２上には、酸化物層領域５１４が形成されている。図示の第２のｎ＋型コンタクト層５１６は、ピラー５４０−１及び５４０−２の酸化物層領域５１４上に形成されている。また、パッド層（ＳｉＯ2）５１８及び（Ｓｉ3Ｎ4）５２０はそれぞれ、ピラー５４０−１及び５４０−２の第２のコンタクト層５１６上に形成されるものとして示す。
【００３１】
図５Ｂにおいて、ドーピングを少量施したｐ型ポリシリコン層５４５を、ピラー５４０−１及び５４０−２上に堆積させ、方向性エッチングを施して、ピラー５４０−１及び５４０−２の側壁５５０上にドーピングを少量施したｐ型材料５４５が残るようにする。本発明による一実施例によると、ドーピングを少量施したｐ型ポリシリコン層に方向性エッチングを施して、ピラー５４０−１及び５４０−２の側壁５５０上に幅（Ｗ）または水平方向の厚さが１０ナノメートルまたはそれ以下のドーピングを少量施したｐ型材料５４５が残るようにする。この構造を図５Ｂに示す。
【００３２】
次の一連のプロセスステップを図５Ｃを参照して説明する。上述したように、この点において、別のマスキングステップを用いてポリシリコン５４５を等方性エッチングを施すことにより一部の側壁５５０を除去し、或る特定の構成により必要であれば、例えばピラー５４０−１及び５４０−２の一方の側部上にだけ極薄ボデイトランジスタを形成するのであれば、ピラー５４０−１及び５４０−２の一方の側壁だけの上にポリシリコン５４５が残るようにする。
【００３３】
図５Ｃは、ピラー５４０−１及び５４０−２の一方の側だけに極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタを形成する実施例を示す。図５Ｃにおいて、ウェーハを約５５０乃至約７００℃の温度に加熱する。このステップでは、ポリシリコン５４５が再結晶し、横方向エピタキシャル固相再成長が垂直方向で生じる。図５Ｃに示すように、ピラー５４０−１及び５４０−２の底部の単結晶シリコンがこの結晶成長の種となり、極薄単結晶垂直ＭＯＳＦＥＴトランジスタのチャンネルとして使用可能な単結晶極薄膜５４６が形成される。膜がピラーの一方の側だけに残される図５Ｃの実施例では、結晶化は垂直方向に進んで、ピラー５４０−１及び５４０−２の上面上の第２のｎ＋型ポリシリコンコンタクト層５１６内へ至る。しかしながら、ピラー５４０−１及び５４０−２の両側が覆われている場合、結晶化によりピラー５４０−１及び５４０−２の上面上の中央に近い所に結晶粒界が残る。この実施例を図５Ｄに示す。
【００３４】
図５Ｃ及び５Ｄに示すように、ドレイン領域５５１及びソース領域５５２はそれぞれ、アニーリングプロセスにおいて、第１及び第２のコンタクト層５１２、５１６からのｎ＋型ドーパントの外方拡散により、ピラー５４０−１及び５４０−２の側壁５５０に沿う単結晶極薄膜５４６に形成される。アニーリングプロセスでは、ｎ＋型ドーパントを有する単結晶極薄膜５４６のこれらの部分は、横方向エピタキシャル固相再成長が垂直方向に起こるにつれて同様に再結晶して単結晶構造になる。ドレイン及びソース領域５５１、５５２は、ｐ型材料により形成される単結晶垂直ボデイ領域５５３により分離されている。本発明の一実施例では、単結晶垂直ボデイ領域の垂直方向長さは１００ナノメートル未満である。この構造を図５Ｃまたは５Ｄに示す。当業者であればこの説明からわかるように、従来型ゲート絶縁体をこの単結晶極薄膜５４６上に成長させるか堆積させることが可能である。そして、水平または垂直のゲート構造をトレンチ５３０内に形成することができる。
【００３５】
当業者であればこの説明を読むとわかるように、本発明によると、ドレイン及びソース領域５５１、５５２はそれぞれ単結晶極薄膜５４６内に形成されて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの一部を形成する。単結晶極薄膜５４６は、第１のコンタクト層５１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域５５１と、第２のコンタクト層５１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域５５２とを有する。ｐ型極薄単結晶垂直ボデイ領域５５３は、酸化物層５１４の側部に沿ってそれに対向しており、第１のソース／ドレイン領域５５１を第２のソース／ドレイン領域５５２と結合する。このｐ型極薄単結晶垂直ボデイ領域５５３は、事実上、ドレイン領域５１１とソース領域５１２とを分離し、印加される電圧によりチャンネルが形成されると、ドレイン領域５５１とソース領域５５２とを電気的に結合することができる。ドレイン領域５５１及びソース領域５５２と、極薄ボデイ領域５５３とは、アニーリングステップで起こる横方向固相エピタキシャル再成長により単結晶材料で形成される。
【００３６】
この構造の寸法は、極薄単結晶ボデイ領域５５３の垂直方向長さが１００ナノメートル未満であり、その中に形成されるチャンネルの垂直方向長さが１００ナノメートル未満である。また、この寸法には、ドレイン領域５５１及びソース領域５５２の、単結晶極薄膜５４６の水平方向厚さにより決まる接合深さが含まれるが、それは例えば１０ナノメートル未満である。従って、本発明はデバイスのチャンネル長さより格段に小さい接合深さを与え、この深さは、設計ルールがさらに縮小されるにつれて縮小可能である。さらに、本発明は、トランジスタのボデイの表面空間電荷領域がトランジスタの他の寸法の縮小につれて縮小する極薄ボデイを備えたトランジスタ構造を提供する。事実、この表面空間電荷領域は、ＭＯＳＦＥＴのボデイ領域を物理的に極薄、例えば１０ナノメートルまたはそれ以下にすることにより最小になっている。
【００３７】
当業者は、この説明を読めば、ドーパントのタイプを変えることにより上述した導電タイプを逆にすることが可能であるため、本発明を垂直方向に向いた単結晶ｐチャンネル型トランジスタを有する構造に利用できることがわかるであろう。本発明はそれに限定されない。上記プロセスの説明からわかるように、作製プロセスは、図面を参照して以下に説明するトレンチ５３０内に多数の異なる水平方向及び垂直方向ゲート構造を形成するように継続することができる。
【００３８】
図６Ａ−６Ｆは、本発明に関連して、水平置換ゲートと呼ぶ、フローティングゲート及び制御ゲートの水平積層構造を形成する一連のプロセスステップを示す。以下のプロセスステップにおいて提案する寸法は、０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに応じて調整可能である。図６Ａは図５Ｃに似た構造を示す。即ち、図６Ａは、トレンチ６３０内のピラー６４０−１及び６４０−２の側壁６５２に沿う単結晶極薄膜６４６を示す。単結晶極薄膜６４６は、この点で、第１のコンタクト層６１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域６５１と、第２のコンタクト層６１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域６５２とを含む。ｐ型極薄単結晶垂直ボデイ領域６５３は、酸化物層６１４の側部に沿うか、それに対向した所にあり、第１のソース／ドレイン領域６５１を第２のソース／ドレイン領域６５２と結合する。図６Ａに示すプロセス実施例によると、当業者であればわかるように、ドーピングを施したｎ＋酸化物層６２１またはＰＳＧ層は、ＣＶＤ法などによりピラー６４０−１及び６４０−２の上に堆積させる。その後、ドーピングを施したｎ＋型酸化物層６２１を平坦化して、ピラー６４０−１及び６４０−２の上面から除去する。エッチングを行って、トレンチ６３０の底部の所に約５０ナノメートルだけ残す。次に、ピラー６４０−１及び６４０−２上にドーピングを施していないポリシリコン層６２２または酸化物層６２２を堆積させ、ＣＭＰ平坦化によりこの層を再びピラー６４０−１及び６４０−２の上面からを除去する。その後、ドーピングを施していないポリシリコン層６２２をＲＩＥ法などによりエッチングして、トレンチ６３０内に酸化物層６１４の側部に沿うか対向させて厚さ１００ナノメートルまたはそれ以下の層を残す。次に、当業者であればわかるように、ドーピングを施した別のｎ＋酸化物層６２３またはＰＳＧ層を、ＣＶＤ法によるなどしてピラー６４０−１及び６４０−２の上に堆積させる。この構造を図６Ａに示す。
【００３９】
図６Ｂは、次の一連の作製ステップ後の構造を示す。図６Ｂにおいて、熱処理を行ってＰＳＧ層、例えば６２１及び６２３からそれぞれ単結晶垂直極薄膜６４６内にｎ型ドーパントを拡散させることにより、ドレイン領域６５１及びソース領域６５２をさらに形成する。次に、図６Ｂに示すが、当業者であればこの説明を読むとわかるように、選択的エッチングを行って、トレンチ６３０内の上方のＰＳＧ層６２３及びドーピングを施されていないポリシリコン層６２２または酸化物層６２２を除去する。この構造を図６Ｂに示す。
【００４０】
次に、図６Ｃに示すが、当業者であればわかるように、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの薄いゲート酸化物層６２５を、極薄単結晶垂直ボデイ領域６５３の表面上に熱酸化などにより成長させる。次に、ドーピングを施したｎ＋型ポリシリコン層６４２を堆積させて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート６４２を形成することができる。その後、この構造にＣＭＰプロセスを施して、ピラー６４０−１及び６４０−２の上面からドーピングを施したｎ＋型ポリシリコン層６４２を除去し、ＲＩＥエッチングを施して所望の厚さの極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート６４２を形成する。一実施例において、ドーピングを施したｎ＋型ポリシリコン層６４２をＲＩＥエッチングすることにより、垂直な側部が１００ナノメートル未満である一体的に形成した水平方向のフローティングゲート６４２を極薄単結晶垂直ボデイ領域６５３に対向して形成する。次に、ＣＶＤ法などにより酸化物層６４４を堆積させ、ＣＭＰプロセスにより平坦化してトレンチ６３０を充填する。上述の方法によるなどして、エッチングを施すことにより、この構造から窒化物層６２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。この構造を図６Ｃに示す。
【００４１】
図６Ｄは、次の一連の作製ステップを示す。図６Ｄにおいて、水平方向のフローティングゲート６４２の上面上の酸化物層６４４をマスキングしてＲＩＥなどによりエッチングすることにより、インターポリゲート絶縁体または制御ゲート絶縁体が形成させる領域の酸化物層６４４を除去する。次に、インターポリゲート絶縁体または制御ゲート絶縁体６６０を形成する。インターポリゲート絶縁体または制御ゲート絶縁体６６０は、当業者であればわかるように、熱成長させた酸化物層６６０または堆積させた酸窒化物制御ゲート絶縁体層６６０でよい。インターポリゲート絶縁体または制御ゲート絶縁体６６０は、約２乃至４ナノメートルの厚さに形成する。次に、ポリシリコン制御ゲート６６２を形成する。ポリシリコン制御ゲートは、パターン形成した後水平のフローティングゲート６４２上にポリシリコン制御ゲートラインをＣＶＤ法などにより堆積させる従来の光リソグラフィー法により形成することができる。この構造の表面上に、ＣＶＤ法などにより別の酸化物層を堆積させて、次の作製ステップへ進む。
【００４２】
当業者であればこの説明を読むとわかるように、ピラー６４０−１及び６４０−２の上の第２のコンタクト層６１６へのコンタクトを形成して、列又は行アドレスライン６６４の形成及び標準のＢＥＯＬプロセスを継続することができる。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁体のステップを含むことができる。図６Ｅは完成した構造の斜視図である。また、この図６Ｆは切断ライン６Ｆ−６Ｆに沿うその構造の断面図である。
【００４３】
別法として、上述した一連の作製ステップを置換ゲートステップを除いて実行することが可能であったろう。この別の実施例では、そのプロセスを図５Ｃと同じ構造で開始したであろう。しかしながら、図６Ａでは、相似窒化物層を約１０ナノメートルの厚さに堆積させた後、方向性エッチングを施してピラーの側壁上の窒化物を残すようにしたであろう。酸化物を熱成長させて、ソースライン６０２またはｙアドレスラインバー６０２の露出セ部分を絶縁する。その後、この窒化物を等方性エッチング（例えば、リン酸を用いて）により除去し、露出した単結晶極薄膜６４６の壁の上に薄いトンネル効果フローティングゲート酸化物を約１乃至２ナノメートルの厚さに成長させる。ｎ型ポリシリコン層を堆積させてトレンチ（例えば、１００ナノメートル以上）を充填し、平坦化（例えば、ＣＭＰにより）した後、単結晶極薄膜６４６の上面レベルよりわずかに低い凹部を形成する。その後、このプロセスはただ、上述したようなエッチングプロセスを用いることによりこの構造から窒化物層６２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。上述したように、このプロセスは図６Ｃから先に進んでその構造を完成させる。
【００４４】
図７Ａ−７Ｅは、トランジスタ極薄垂直ボデイ構造の側部に沿って垂直フローティングゲート及び垂直制御ゲートを形成できる実施例のプロセスを示している。これらの構造は、集積回路作製技術の当業者がこの説明を読めば実現することができる。以下のプロセスステップにおいて提案された寸法は０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに従って調整可能である。図７Ａは図５Ｃに似た構造を表す。即ち、図７Ａは、トレンチ７３０内のピラー７４０−１及び７４０−２の側壁に沿う単結晶極薄膜７４６を示す。単結晶極薄膜７４６は、この点で、第１のコンタクト層７１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域７５１と、第２のコンタクト層７１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域７５２とを含む。ｐ型極薄単結晶垂直ボデイ領域７５３は、酸化物層７１４の側部に沿うかそれに対向し、第１のソース／ドレイン領域７５１を第２のソース／ドレイン領域７５２に結合する。図７Ａに示すプロセス実施例によると、約１０ナノメートルの相似窒化物層をＣＶＤ法などにより堆積させ、方向性エッチングを施してピラー７４０−１及び７４０−２の側壁上だけに残す。その後、酸化物層７２１を熱酸化などにより約２０ナノメートルの厚さに成長させ、露出したビットラインバー７０２を絶縁させる。ピラー７４０−１及び７４０−２の側壁上の相似窒化物層は、単結晶極薄膜７４６に沿う酸化を阻止する。当業者であればわかるように、その後、従来式除去プロセスにより窒化物層を除去する。この構造を図７Ａに示す。
【００４５】
図７Ｂに示すように、露出した単結晶極薄膜７４６の側壁上に薄いトンネル効果酸化物層７５６を熱成長させる。この薄いトンネル効果酸化物層７５６は約１乃至２ナノメートルの厚さに成長させる。ＣＶＤ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属層７５０を堆積させ、トレンチを約４０ナノメートルまたはそれ以下の厚さに充填する。その後、ＣＭＰ法などにより、ドーピングを施したｎ＋型ポリシリコン材料７５６を平坦化し、ＲＩＥ法などにより単結晶極薄膜７４６の上面レベルよりわずかに低い凹部を形成する。その後、スペーサー形成のためにＣＶＤ法によるなどして窒化物層７６１を約２０ナノメートルの厚さに堆積させ、方向性エッチングを施して厚い酸化物パッド層７１８及び窒化物パッド層７２０のそれぞれの側壁上に残す。この構造を図７Ｂに示す。
【００４６】
図７Ｃは、次の一連の処理ステップ後の構造を示す。図７Ｃにおいて、窒化物スペーサー７６１をマスクとして用い、ピラー行間内の露出した酸化物、例えば図３Ｂの酸化物３３３をソースライン７０２間で選択的にエッチングしてソースライン／ｙアドレスライン７０２上の酸化物７２１とほぼ同じレベルの深さにする。次に、再び窒化物スペーサー７６１をマスクとして用い、露出したｎ＋型ポリシリコン材料７５０を選択的にエッチングしてソースライン／ｙアドレスライン７０２上の酸化物層７２１上で停止することにより、トレンチ７３０内に垂直に向いた一対のフローティングゲート７６３を形成する。この構造を図７Ｃに示す。
【００４７】
図７Ｄは、この作製プロセスの実施例の次の一連のステップを示す。図７Ｄにおいて、インターポリゲート絶縁体または制御ゲート絶縁体７６０をトレンチ７３０内に形成して、垂直に向いたフローティングゲート７６３を覆うようにする。当業者であればわかるように、インターポリゲート絶縁体または制御ゲート絶縁体７６０は、熱成長させた酸化物層７６０または堆積させた酸窒化物制御ゲート絶縁体層７６０でよい。このインターポリゲート絶縁体または制御ゲート絶縁体７６０は、約７乃至１５ナノメートルの厚さに形成させる。ドーピングを施したｎ＋型ポリシリコン材料または適当なゲート材料７６２を、ＣＶＤ法によるなどして約１００ナノメートルの厚さに堆積させることにより、トレンチまたはゲート貫通溝７３０を充填する。その後、ＣＭＰ法などにより、ドーピングを施したｎ+型ポリシリコン材料７６２を、厚い窒化物パッド層７２０上で止まるように平坦化する。その後、ＲＩＥ法などにより、ドーピングを施したｎ＋型ポリシリコン材料７６２に、単結晶極薄膜７４６のほぼ上面レベルの深さの凹部を形成する。次に、窒化物パッド層７２０をピラー７４０−１及び７４０−２から除去する。窒化物パッド層の除去はリン酸エッチングまたは他の適当な方法により行うことができる。その後、ＣＶＤ法によるなどして、酸化物７７５をその構造上に堆積させて、その表面が覆われるようにする。この構造を図７Ｄに示す。
【００４８】
当業者がこの説明を読めば、ピラー７４０−１及び７４０−２の上面上の第２のコンタクト層７１６にコンタクトを形成して、データライン７６０の形成及び標準のＢＥＯＬを継続することができることがわかるであろう。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁物ステップを含むことができる。図７Ｅは完成した構造の斜視図である。図７Ｆは切断線７Ｆ−７Ｆに沿うその断面図である。
【００４９】
図８Ａ−８Ｅは、垂直のフローティングゲートをトランジスタの極薄垂直ボデイ構造の側部に沿って、また水平に向いた制御ゲートを垂直のフローティングゲートの上方に形成できる一実施例のプロセスを説明するものである。これらの構造は、当業者であればこの説明を読むと実現できるであろう。以下のプロセスステップに提案される寸法は０．１ミクロンＣＤ技術にとって好適なものであり、他のＣＤサイズではそれに応じて調節することができる。図８Ａは、図５Ｃのものに似た構造を表す。即ち、図８Ａは、トレンチ８３０のピラー８４０−１及び８４０−２の側壁に沿う単結晶極薄膜８４６を示す。単結晶極薄膜８４６は、この点において、第１のコンタクト層８１６に結合された第１の極薄単結晶垂直ソース／ドレイン領域８５１と、第２のコンタクト層８１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域８５２とを有する。ｐ型極薄単結晶垂直ボデイ領域８５３は、酸化物層８１４の側部に沿うかそれと対向し、第１のソース／ドレイン領域８５１を第２のソース／ドレイン領域８５２に結合する。図８Ａに示すプロセス実施例によると、ＣＶＤ法によるなどして約１０ナノメートルの相似窒化物層を堆積させ、方向性エッチングによりピラー８４０−１及び８４０−２の側壁上のものだけを残す。その後、熱酸化によるなどして、酸化物層８２１を約２０ナノメートルの厚さに成長させて、露出したビットラインバー８０２を絶縁させる。ピラー８４０−１及び８４０−２の側壁上の相似窒化物層は、単結晶極薄膜８４６に沿う酸化を防止する。その後、当業者であればわかるように、従来式の除去プロセスにより窒化物層を除去する。この構造を図８Ａに示す。
【００５０】
図８Ｂに示すように、露出した単結晶極薄膜８４６の側壁上に薄いトンネル効果酸化物８５６を熱成長させる。薄いトンネル効果酸化物８５６は、約１乃至２ナノメートルの厚さに成長させる。ＣＶＤ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属８５０を堆積させ、トレンチを約４０ナノメートルまたはそれ以下の厚さで充填する。その後、ＣＭＰ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料８５０を平坦化し、ＲＩＥ法によるなどして、単結晶極薄膜８４６の上面よりわずかに低い凹部を形成する。その後、スペーサー形成のために、ＣＶＤ法によるなどして窒化物層８６１を約５０ナノメートルの厚さに堆積させ、方向性エッチングを施して、厚い酸化物パッド層８１８及び窒化物パッド層８２０のそれぞれの側壁上のものを残すようにする。この構造を図８Ｂに示す。
【００５１】
図８Ｃは、次の一連のプロセスステップ後の構造を示す。図８Ｃにおいて、窒化物スペーサー８６１をマスクとして使用し、ピラー行間の露出した酸化物、例えば図３の酸化物３３３をソースライン８０２間で選択的にエッチングして、ソースライン／ｙアドレスライン８０２上の酸化物８２０とほぼ同じレベルの深さにする。次に、再び窒化物スペーサー８６１をマスクとして用いて、ドーピングを施したｎ＋型の露出したポリシリコン材料８５０を選択的にエッチングしてソースライン／ｙアドレスライン８０２上の酸化物層８２１上で停止させることにより、トレンチ８３０内に一対の垂直なフローティングゲート８６３を形成する。この構造を図８Ｃに示す。
【００５２】
図８Ｄは、この作製プロセスの実施例における次の一連のステップを示す。図８Ｄにおいて、酸化物層８８０をトレンチ８３０内に堆積させて垂直のフローティングゲート８６３を覆うようにする。酸化物層８８０をＣＭＰ法によるなどして平坦化し、厚い窒化物パッド層８２０上で止める。その後、ＲＩＥ法によるなどして、酸化物層８８０に単結晶極薄膜８４６のほぼ上面の深さの凹部を形成する。次に、窒化物パッド層８２０をピラー８４０−１及び８４０−２から除去し、窒化物スペーサー８６１も除去する。窒化物パッド層８２０及び窒化物スペーサー８６１は、リン酸エッチングまたは他の適当な方法により除去することができる。インターポリゲート絶縁体または制御ゲート絶縁体８６０を、トレンチ８３０内の酸化物層８８０上に、また垂直のフローティングゲート８６３上に形成する。当業者であればわかるように、インターポリゲート絶縁体または制御ゲート絶縁体８６０は、熱成長させた酸化物８６０または堆積させた酸窒化物制御ゲート絶縁体８６０でよい。インターポリゲート絶縁体または制御ゲート絶縁体８６０は、垂直のフローティングゲート８６３上に約２乃至４ナノメートルの厚さに形成する。ＣＶＤ法によるなどしてドーピングを施したｎ＋型ポリシリコン材料８６２を、インターポリゲート絶縁体または制御ゲート絶縁体８６０の上に、また垂直のフローティングゲート８６３の上方に、約５０ナノメートルの厚さに堆積させる。その後、当業者であればわかるように、ドーピングを施したｎ＋型ポリシリコン材料８６２をパターン形成により水平バーまたは制御ゲートラインにする。その後、ＣＶＤ法によるなどして酸化物８７５を堆積させ、その表面を覆うようにすることができる。その構造を図８Ｄに示す。
【００５３】
当業者であればこの説明を読むとわかるように、ピラー８４０−１及び８４０−２の上面上の第２のコンタクト層８１６にコンタクトを形成して、列又は行アドレスライン８６４の形成及び標準のＢＥＯＬプロセスを継続することができる。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁物ステップを含むことができる。図８Ｅは完成した構造の斜視図である。
【００５４】
図９は従来型ＮＯＲ−ＮＯＲ論理アレイ９００を示すが、このアレイは、アレイのラインの交点に薄い酸化物ゲートトランジスタ（例えば、トランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを作製するか、またはその交点に薄い酸化物層ゲートトランジスタを作製しないか、例えば、薄い酸化物層トランジスタ９０２−１、９０２−２、・・・、９０２−Ｎを欠落させるかにより、ゲートマスクレベルでプログラム可能である。当業者であればこの説明を読むと明らかなように、従来からこれと同じ方法を用いて他のタイプの論理アレイ（図示せず）を形成する。図９に示すように、負荷デバイスとして多数のデプリーションモードＮＭＯＳトランジスタ９１６を使用する。
【００５５】
図９に示す従来型論理アレイは、入力ライン９１２で多数の入力信号を受ける第１の論理プレーン９１０を有する。この例では、入力信号の補数を発生するためのインバータは設けられていない。しかしながら、第１の論理プレーン９１０に、特定の用途が必要とすれば補数信号を発生するインバータを設けることができる。
【００５６】
第１の論理プレーン９１０は、多数の薄い酸化物ゲートトランジスタ、例えばトランジスタ例えば９０１−１、９０１−２、・・・、９０１−Ｎを有する。この薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎは、入力ライン９１２と相互接続ライン９１４の交点に位置する。図９の従来型ＰＬＡでは、薄い酸化物ゲートトランジスタ、例えばトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎのこの選択的作製をプログラミングと呼ぶが、その理由は、プログラマブル論理回路により実現される論理機能は、アレイの入力ライン９１２と相互接続ライン９１４の交点において薄い酸化物ゲートトランジスタまたは論理セル９０１−１、９０１−２、・・・、９０１−Ｎを選択的に配置することにより、アレイに組み込まれるからである。
【００５７】
この実施例において、相互接続ライン９１４はそれぞれ、アレイの薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを介して相互接続ライン９１４に接続された入力ライン９１２のＮＯＲゲートとして働く。例えば、相互接続ライン９１４Ａは、入力ライン９１２Ａ及び９１２ＢのＮＯＲゲートとして働く。即ち、相互接続ライン９１４Ａは、そのラインに結合された１またはそれ以上の薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎが入力ライン９１２の１つの上の高論理レベル信号によりオンにされない限り、高電位に維持される。制御ゲートアドレスが入力ライン９１２を介して作動されると、薄い酸化物ゲートトランジスタ、例えばトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎはそれぞれ導通し、ＮＯＲの正論理回路機能が実行される。即ち、アレイの薄い酸化物ゲートトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを介する相互接続ライン９１４上のデータの反転によりＯＲ回路機能が反転する。
【００５８】
図９に示すように、第２の論理プレーン９２４は、多数の薄い酸化物ゲートトランジスタ、例えばトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎを有する。これらの薄い酸化物ゲートトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎは、相互接続ライン９１４と出力ライン９２０の交点に位置する。ここでも、第２の論理プレーン９２４の論理機能は、第２の論理プレーン９２４の相互接続ライン９１４と出力ライン９２０の交点に薄い酸化物ゲートトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎを選択的に配置することにより実現される。第２の論理プレーン９２４もまた、出力ライン９２０が、第２の論理プレーン９２４の薄い酸化物ゲートトランジスタ９０３−１、９０３−２、・・・、９０３−Ｎを介して特定の出力ライン９２０に結合された相互接続ライン９１４からの信号の論理ＮＯＲ機能を実現するように構成されている。従って、図９において、当業者であればこの説明を読むと理解できるように、各ライン上の入来信号は、ＮＯＲ論理アレイのトランジスタのゲートを駆動するために使用する。
【００５９】
図１０は本発明に従って形成された新規なインサービスプログラマブル論理アレイ（ＰＬＡ）の一実施例を示す。図１０において、ＰＬＡ１０００は、２レベル論理アプローチによる例示的な論理機能を実現する。詳述すると、ＰＬＡ１０００は、第１及び第２の論理プレーン１０１０及び１０２２を有する。この例において、論理機能はＮＯＲ−ＮＯＲ論理により実現される。図１０に示すように、第１及び第２の論理プレーン１０１０及び１０２２はそれぞれ、図３Ａ及び８Ｅに関連して詳述したように、第１のソース／ドレイン領域がソースラインまたは導電性ソースプレーンに結合された、論理セルまたはフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎ及び１００２−１、１００２−２、・・・、１００２−Ｎのアレイを含む。これらのフローティングゲートドライバトランジスタは、ＦＰＬＡ１０００の論理機能を実現するよう構成されている。フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎ及び１００２−１、１００２−２、・・・、１００２−Ｎは、ｎチャンネルフローティングゲートトランジスタとして示す。また、図１０に示すように、多数のｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタをそれぞれ負荷デバイストランジスタ１０１６及び１０２４として設け、それらのドレイン領域は電圧（ＶＤＤ）に結合されている。これらの負荷デバイストランジスタ１０１６及び１０２４は、負荷インバータを形成するために、フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎ及び１００２−１、１００２−２、・・・、１００２−Ｎとそれぞれ、補数関係で動作する。
【００６０】
図１０の構成は、例示のためであって限定的な意味を持たないことに注意されたい。詳述すると、本発明の思想は、ＮＯＲ−ＮＯＲ構成のプログラマブル論理アレイに限定されない。さらに本発明の思想は、図１０に示す特定の論理機能に限定されない。種々の２レベル論理方式のうち任意の１つを用い、本発明のフローティングゲートドライバトランジスタ及び負荷ドライバトランジスタをそれぞれ使用してプログラマブル論理アレイに他の論理機能を実現することが可能である。
【００６１】
第１の論理プレーン１０１０は、入力ライン１０１２で多数の入力信号を受ける。この例には、入力信号の補数を発生させるインバータは含まない。しかしながら、第１の論理プレーン１０１０は、特定の用途が必要とすれば補数信号を発生するインバータを含めることができる。
【００６２】
第１の論理プレーン１０１０は、アレイを形成する多数のフローティングゲートドライバトランジスタを有する。フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、入力ライン１０１２と相互接続ライン１０１４の交点に位置する。第１の論理プレーンでは、全てのフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎが作動的に導通状態にされるわけではない。以下に説明するように、フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、入力ライン１０１２に応答して相互接続ライン１０１４の電位を変化させ、所望の論理機能を実現するように、選択的にプログラムされる。この選択的な相互接続をプログラミングと呼ぶが、その理由は、プログラマブル論理アレイにより実現される論理機能は、アレイの入力ライン１０１２と相互接続ライン１０１４の交点に使用するフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎによりアレイに組み込まれるからである。
【００６３】
この実施例において、各相互接続ライン１０１４は、アレイ１０００のフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎを介して相互接続ライン１０１４に接続される入力ライン１０１２のゲートＮＯＲとして働く。例えば、相互接続ライン１０１４Ａは、入力ライン１０１２Ａ、１０１２Ｂ、１０１２Ｃ上の信号のＮＯＲゲートとして働く。垂直フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎのプログラミングは、垂直なフローティングゲートを充電することにより行う。垂直なフローティングゲートが充電されると、そのフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、再びプログラムされるまではオフ状態にとどまる。垂直なフローティングゲートへの電荷の注入及び除去については、以下に詳しく説明する。オフ状態にプログラムされたフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、その垂直なフローティングゲートから電荷が除去されるまでその状態にとどまる。
【００６４】
対応の垂直フローティングゲートが充電状態にないフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、オン状態またはオフ状態のいずれかで動作するが、入力ライン１０１２Ａ、１０１２Ｂ、１０１２Ｃが受ける入力信号が適用可能な状態を決定する。任意の入力ライン１０１２Ａ、１０１２Ｂ、１０１２Ｃが受ける入力信号によりオンになると、負荷デバイストランジスタ１０１６が接地される。負荷デバイストランジスタ１０１６は、相互接続ライン１０１４に接続されている。負荷デバイストランジスタ１０１６は、対応の出力ラインに接続されたフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎのうち任意の１つが作動されると低電圧レベルを与える。これにより、ＮＯＲ論理回路機能が実行されるが、アレイ１０００のフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎを介して相互接続ライン１０１４上のデータが反転することによりＯＲ回路機能が反転する。フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎがオフ状態にある時、負荷デバイストランジスタ１０１６のドレインはオープンになる。負荷デバイストランジスタ１０１６が負荷デバイストランジスタ１０１６（Φ）のゲートが受けるクロック信号によりオンになると、対応の入力ライン、例えば、第２の論理プレーン１０２２の相互接続ライン１０１４にＶＤＤ電圧レベルが印加される。上述した各フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、図３Ａ−８Ｅに関連して詳述した本発明に従って形成されている。
【００６５】
同様に、第２の論理プレーン１０２２は、特定の論理機能の実行に必要な２レベル論理の第２のレベルを提供するように選択的にプログラムされた第２アレイのフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎより成る。この実施例において、フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎのアレイはまた、出力ライン１０２０が、第２の論理プレーン１０２２のフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎを介して特定の出力に接続された相互接続ライン１０１４からの信号の論理ＮＯＲ機能を実現するように、構成されている。
【００６６】
垂直フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎのプログラミングは、垂直なフローティングゲーの充電により実行される。垂直なフローティングゲートが充電されると、その垂直フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎは、再びプログラムされるまでオフ状態にとどまる。垂直なフローティングゲートへの電荷の注入及び除去については以下に詳しく説明する。オフ状態にプログラムされたフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎは、垂直なフローティングゲートから電荷が除去されるまでその状態にとどまる。
【００６７】
対応の垂直フローティングゲートが充電されていないフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎはオン状態またはオフ状態の何れかで動作するが、相互接続ライン１０１４が受ける信号が適用可能な状態を決定する。任意の相互接続ライン１０１４がオンになれば、上述したトランジスタの第１のソース／ドレイン領域に結合されたソースラインまたは導電性ソースプレーンにアース電位を加えることにより、負荷デバイストランジスタ１０２４が接地される。負荷デバイストランジスタ１０２４は、出力ライン１０２０に接続されている。負荷デバイストランジスタ１０２４は、対応の出力ラインに接続されたフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎのうち任意の１つが作動されると低電圧レベルを与える。これによりＮＯＲ論理回路機能が実行され、アレイ１０００のフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎを介する出力ライン１０２０上へのデータの反転によりＯＲ回路機能が反転される。フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎがオフ状態にある時、負荷デバイストランジスタ１０２４のドレインがオープンになる。負荷デバイストランジスタ１０２４がそのトランジスタ１０２４（Φ）のゲートが受けるクロック信号によりオンになると、第２の論理プレーン１０２２の対応出力ライン１０２０にＶＤＤ電圧レベルが印加される。このようにして、ＮＯＲ−ＮＯＲ型電気的プログラマブル論理アレイが、普通のＰＬＡアレイ構造により最も容易に実現される。上述したフローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎはそれぞれ、図３Ａ−８Ｅに関連して詳述したように本発明に従って形成される。
【００６８】
従って、図１０は、論理アレイの極薄ボデイを有する新規な不揮発性フローティングゲートトランジスタの使用例を示す。フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎが垂直なフローティングゲート上の負の電荷でプログラムされれば、それは事実上アレイから切り離される。このようにして、回路が最終回路状態にあるかまたは現場でシステムにより使用中であってもアレイの論理機能をプログラムすることができる。
【００６９】
フローティングゲート上に蓄えられる電荷の存否は、入力ライン１０１２または制御ゲートラインとｙ行／ソースラインとをアドレスして交点の特定のフローティングゲートを選択することにより読み出す。制御ゲートラインを例えば１．０ボルトのような正の電圧で駆動し、ｙ行／ソースラインを接地すると、フローティングゲートに電子が蓄えられていなければ、垂直側壁トランジスタはオンになって、その特定の列の相互接続ラインを低レベルに保持し、そのセルに「１」が蓄えられていることを示す。その特定のフローティングゲートに電子が蓄えられておれば、そのトランジスタはオンにならず、そのセルに「０」が蓄えられていることを示す。このようにして、特定のフローティングゲート上に蓄えられるデータを読み出すことができる。実際には、単一のフローティングゲートでなくて特定の制御ゲートアドレスラインの両側の列が隣接するピラーの両方のフローティングゲートをアドレスすることにより、データは「ビット対」として読み出される。データは、ホット電子を注入することによりセル内に蓄える。この場合、第２の極薄単結晶垂直ソース／ドレイン領域に結合された相互接続ラインを、０．１ミクロン技術では２ボルトのような高いドレイン電圧で駆動し、制御ゲートラインをこの値の２倍の範囲の公称電圧によりアドレスする。極薄単結晶垂直フローティングゲートトランジスタのチャンネルで発生するホット電子は、このアドレス方式により選択されたトランジスタのフローティングゲート上へそのゲートまたはトンネル酸化物を介して注入される。消去は、３ボルトのオーダーの合計電圧の差により電子がフローティングゲートからトンネル効果により排出されるように、制御ゲートラインを負の電圧で駆動し、そのトランジスタのソースラインを正のバイアスをかけて実行する。本発明によると、データの消去は「ビット対」で行うことができるが、その理由は、制御ゲートの両側のフローティングゲートを同時に消去できるからである。このアーキテクチャーは、アレイをセクション単位で同時に消去しリセットするブロックアドレス方式に適当である。
【００７０】
図１１は、本発明による電子システム１１０１の高レベル構成の簡単なブロック図である。図１１に示すように、電子システム１１０１は、その機能的構成要素が算術／論理ユニット（ＡＬＵ）またはプロセッサー１１２０と、制御ユニット１１３０と、メモリデバイスユニット１１４０と、入出力（Ｉ／Ｏ）デバイス１１５０とより成るシステムである。一般的に、かかる電子システム１１０１は、ＡＬＵ１１２０がデータに対して行う演算及びＡＬＵ１１２０、メモリデバイスユニット１１４０及び入出力デバイス１１５０の間の相互作用を特定する命令の固有セットを有する。メモリデバイスユニット１１４０は、データと蓄積命令のリストとを含む。
【００７１】
制御ユニット１１３０は、メモリデバイス１１４０から命令をフェッチして実行させる1組の動作を継続的に繰り返すことにより、プロセッサー１１２０、メモリデバイス１１４０及び入出力デバイス１１５０の全ての動作が協調されるようにする。本発明によるインサービスプログラマブル論理アレイは、これらのコンポーネントにより実行される論理機能を多数を実行するように実現可能である。ＡＬＵ１１２０、制御ユニット１１３０及びＩ／Ｏデバイス１１５０に関しては、任意の論理機能を、当業者によく知られた「積の和」形式で実現できる。積の和論理機能は、等価の２レベル論理構成、ＡＮＤ／ＯＲ、ＮＡＮＤ−ＮＡＮＤ、ＮＯＲ−ＯＲ、ＯＲ−ＮＯＲ、ＡＮＤ−ＮＯＲ、ＮＡＮＤ−ＡＮＤまたはＯＲ−ＡＮＤのうちの任意のものを用いて実現することができる。
【結論】
【００７２】
極薄ボデイトランジスタを有するインサービスプログラマブル論理アレイに関する構造及び作製方法について、例示的に、しかしながら非限定的に説明した。インサービスプログラマブル論理アレイを形成するために３つの異なるタイプの基板上に使用可能な種々のタイプのゲート構造を図示した。
【００７３】
論理アレイの密度のさらなる増加に対する要望により、構造及びトランジスタの寸法の縮小がますます要求されることが示されている。従来のプレーナ型トランジスタ構造は、サブミクロンの寸法領域の奥の方に寸法を合わせることは困難である。本発明は、酸化物ピラーの側壁に沿って成長させた極薄単結晶シリコン膜に形成する垂直フローティングゲートトランジスタデバイスを提供する。極薄ボデイ領域を有するこれらのトランジスタは、小型デバイスの性能上の利点を保持しながら、さらに小さな寸法に縮小できる。高密度及び高性能を得るための寸法縮小化の利点は、本発明のプログラマブル論理アレイにおいて得られる。
【００７４】
本発明によると、いわゆる積の和形式で任意の組み合わせ論理機能を実現することができる。積の和は、図１０に示すＮＯＲ−ＮＯＲアレイのような２レベル論理構成を用いるか、またはＮＯＲゲートとＮＡＮＤゲートを組み合わせることにより実現可能である。ＮＡＮＤゲートは、入力が反転されたＮＯＲゲートにより実現することができる。基板から隔離されたピラーの第１のコンタクト層を切り離すことにより、これらのアレイを現場でプログラム、消去、または再プログラムして必要な論理機能を実現することができる。
【図面の簡単な説明】
【００７５】
【図１】チャンネル長さが０．１ミクロン、１００ナノメートル、即ち、１０００オングストローム未満のサブミクロン領域の奥まで微細化が進む場合の従来型ＭＯＳＦＥＴの問題点を説明するためのＭＯＳＦＥＴトランジスタを示す図である。
【図２】本発明によるピラーの側部に沿って形成された極薄垂直ボデイトランジスタを示す図である。
【図３Ａ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図３Ｂ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図３Ｃ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図４Ａ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図４Ｂ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図４Ｃ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図５Ａ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図５Ｂ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図５Ｃ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図６Ａ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｂ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｃ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｄ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｅ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｆ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図７Ａ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｂ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｃ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｄ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｅ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｆ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図８Ａ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｂ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｃ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｄ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｅ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図９】従来型ＮＯＲ−ＮＯＲプログラマブル論理アレイを示す。
【図１０】本発明による、フローティングゲートトランジスタを有する新規なインサービスプログラマブル論理アレイ（ＰＬＡ）の一実施例を示す概略図である。
【図１１】本発明による電子システムの高レベル構成の単純化ブロック図である。
Claims (77)
- インサービスプログラマブル論理アレイであって、
多数の入力信号を受けて、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する第１の論理プレーンと、
インサービスプログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する第２の論理プレーンとより成り、
各論理セルは、
半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
垂直ピラーに隣接して選択的に配設された少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタとを含み、
各単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有するインサービスプログラマブル論理アレイ。 - 第１の論理プレーンと第２の論理プレーンとはそれぞれＮＯＲプレーンより成る請求項１のインサービスプログラマブル論理アレイ。
- 極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のチャンネルを有し、水平方向幅は１０ナノメートル未満である請求項１のインサービスプログラマブル論理アレイ。
- 極薄単結晶垂直ボデイ領域は固相エピタキシャル成長により形成される請求項１のインサービスプログラマブル論理アレイ。
- 極薄単結晶垂直フローティングゲートトランジスタは、フローティングゲートに隣接するトレンチに形成された制御ゲートを有する請求項１のインサービスプログラマブル論理アレイ。
- 極薄単結晶垂直フローティングゲートトランジスタは、フローティングゲートの上方に位置する制御ゲートを有する請求項１のインサービスプログラマブル論理アレイ。
- トレンチが、ピラーの隣接する列を分離し、トレンチの両側の選択されたトランジスタのフローティングゲートをアドレスするための制御ラインとして働く入力ラインを収容する請求項１のインサービスプログラマブル論理アレイ。
- トレンチが、ピラーの隣接する列を分離し、トレンチの両側に形成された極薄単結晶垂直フローティングゲートトランジスタの２つのフローティングゲートを収容する請求項１のインサービスプログラマブル論理アレイ。
- 極薄単結晶垂直ボデイ領域は、極薄単結晶垂直フローティングゲートトランジスタが完全空乏型トランジスタとして働くようにドーピングを少量施したボデイ領域より成る請求項１のインサービスプログラマブル論理アレイ。
- ピラーの第１の単結晶コンタクト層は共に結合されている請求項１のインサービスプログラマブル論理アレイ。
- プログラマブル論理アレイであって、
入力信号を受ける複数の入力ラインと、
複数の出力ラインと、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイとより成り、
第１及び第２の論理プレーンは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルより成り、
各論理セルは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有し、
第１及び第２の極薄単結晶垂直ソース／ドレイン領域の水平方向接合深さは極薄単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さいプログラマブル論理アレイ。 - プログラマブル論理アレイであって、
入力信号を受ける複数の入力ラインと、
複数の出力ラインと、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイとより成り、
第１及び第２の論理プレーンは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルより成り、
各論理セルは、
半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
垂直ピラーに隣接して配設された少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタとより成り、
少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有するプログラマブル論理アレイ。 - 各入力ラインは、フローティングゲートをアドレスする制御ゲートを一体的に形成する請求項１２のプログラマブルな論理アレイ。
- 各入力ラインは、フローティングゲートに対向するトレンチに形成された制御ゲートを一体的に形成する請求項１２のプログラマブルな論理アレイ。
- 各極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項１２のプログラマブルな論理アレイ。
- 第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離された多数の埋め込みソースラインを有する請求項１２のプログラマブルな論理アレイ。
- 各入力ラインは、垂直方向の側部の長さが１００ナノメートル未満の水平に向いた入力ラインを有する請求項１２のプログラマブルな論理アレイ。
- 各入力ラインは、垂直方向長さが１００ナノメートル未満の垂直に向いた入力ラインを有する請求項１２のプログラマブルな論理アレイ。
- プログラマブル論理アレイであって、
入力信号を受ける複数の入力ラインと、
複数の出力ラインと、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイとより成り、
第１及び第２の論理プレーンは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルより成り、
各論理セルは、
半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
ピラーの対向する側部に沿って形成された一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直トランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有し、
単結晶垂直トランジスタの表面空間電荷領域はそのトランジスタの他の寸法の縮小に応じて縮小され、
フローティングゲートは、多数のピラーの列間のトレンチに形成され、行が隣接するピラーのトレンチに隣接する各極薄単結晶垂直フローティングゲートトランジスタ間で共有され、
さらに、単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイのピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向し、制御ゲートとして働くプログラマブル論理アレイ。 - 各極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項１９のプログラマブル論理アレイ。
- 多数の埋め込みソースラインは、第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離されている請求項１９のプログラマブル論理アレイ。
- 各入力ラインは、水平に向いた入力ラインを有し、絶縁体層によりフローティングゲートから分離されている請求項１９のプログラマブル論理アレイ。
- 低電圧プログラマブル論理アレイであって、
入力信号を受ける多数の入力ラインと、
多数の出力ラインと、
多数の入力ライン上で多数の入力信号を受け、多数の論理出力を与えるように相互接続された行列状の多数の論理セルを有する第１の論理プレーンと、
多数の相互接続ラインにより第１の論理プレーンに結合され、相互接続ライン上で第１の論理プレーンの出力を受けて、出力ライン上に多数の論理出力を与えることにより、プログラマブル論理アレイが論理機能を実行するように、相互接続された行列状の多数の論理セルを有する第２の論理プレーンとより成り、
各論理セルは、
入力ラインと相互接続ラインとの交点及び相互接続ラインと出力ラインとの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
各ピラーの選択された側部に沿って形成された多数の極薄単結晶垂直トランジスタとを含み、
各単結晶垂直トランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、トンネル効果酸化物によりその領域から分離されたフローティングゲートとを有し、
さらに、単結晶半導体材料により形成され、アレイの行が隣接するピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する多数の埋め込みソースラインを有する低電圧プログラマブル論理アレイ。 - 多数の入力ラインは、トレンチ内の第１の論理プレーンのピラーの列間に位置して、単結晶垂直トランジスタのフローティングゲートに対向して制御ゲートとして働き、多数の相互接続ラインは、ピラーの行の第２のコンタクト層に結合されて第１の論理プレーンにおいて論理機能を実行する請求項２３の低電圧プログラム論理アレイ。
- 多数の相互接続ラインは、トレンチ内の第２の論理プレーンのピラーの列間に位置して、単結晶垂直トランジスタのフローティングゲートに対向して制御ゲートとして働き、多数の出力ラインは、ピラーの行の第２のコンタクト層に結合されて第２の論理プレーンにおいて論理機能を実行する請求項２３の低電圧プログラム論理アレイ。
- 行に隣接するピラーは、トレンチにより分離され、各トレンチはその両側の極薄単結晶垂直ボデイ領域に対向する一対のフローティングゲートを有する請求項２３の低電圧プログラム論理アレイの低電圧プログラム論理アレイ。
- 第１の論理プレーンの各入力ラインは、制御ゲートとして働くトレンチ内の一対のフローティングゲート間に形成された垂直に向いた入力ラインを有する請求項２６の低電圧プログラム論理アレイ。
- 第２の論理プレーンの各相互接続ラインは、制御ゲートとして働くトレンチ内の一対のフローティングゲート間に形成された垂直に向いた相互接続ラインを有する請求項２６の低電圧プログラム論理アレイ。
- 第１の論理プレーンの各ラインは、制御ゲートとして働く一対のフローティングゲートの上方に位置する水平に向いた入力ラインを有する請求項２６の低電圧プログラム論理アレイ。
- 一対の入力ラインは、第１の論理プレーンの各トレンチ内の一対のフローティングゲートの上方に形成されて制御ラインとして働き、一対の相互接続ラインは、第２の論理プレーンの各トレンチ内の一対のフローティングゲートの上方に形成されて制御ラインとして働く請求項２６の低電圧プログラム論理アレイ。
- 各単結晶垂直トランジスタの垂直方向長さは１００ナノメートル未満であり、水平方向幅は１０ナノメートル未満である請求項２３の低電圧プログラム論理アレイ。
- 電子システムであって、
メモリと、
メモリに結合されたプロセッサーとより成り、
プロセッサーは少なくとも１つのインサービスプログラマブル論理アレイを有し、
このインサービスプログラマブル論理アレイは、
多数の入力信号を受けて、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する第１の論理プレーンと、
インサービスプログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する第２の論理プレーンとより成り、
各論理セルは、
半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
垂直ピラーに隣接して選択的に配設された少なくとも１つの極薄単結晶垂直フローティングゲートトランジスタとを含み、
各単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有する電子システム。 - 第１の論理プレーンと第２の論理プレーンとはそれぞれＮＯＲプレーンより成る請求項３２の電子システム。
- 極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のチャンネルを有し、水平方向幅は１０ナノメートル未満である請求項１の電子システム。
- 極薄単結晶垂直ボデイ領域は固相エピタキシャル成長により形成される請求項３２の電子システム。
- 極薄単結晶垂直フローティングゲートトランジスタは、極薄単結晶垂直ボデイ領域に隣接するトレンチに形成された制御ゲートを有する請求項３２の電子システム。
- 各ピラーは、その対向側に形成された一対の極薄単結晶垂直トランジスタを有し、各極薄単結晶垂直トランジスタは、ピラーの対向側の極薄単結晶垂直ボデイ領域に隣接するトレンチに形成されたフローティングゲートを有する請求項３２の電子システム。
- トレンチが、第１の論理プレーンのピラーの隣接する列を分離し、トレンチの両側の行が隣接するピラーのトランジスタのフローティングゲートをアドレスするための制御ゲートとして働く入力ラインを収容する請求項３７の電子システム。
- 一対の入力ラインは、第１の論理プレーンの各トレンチの一対のフローティングゲートに対向するように形成されて制御ラインとして働き、一対の相互接続ラインは、第２の論理プレーンの各トレンチの一対のフローティングゲートに対向するように形成されて制御ラインとして働く請求項３７の電子システム。
- 極薄単結晶垂直ボデイ領域は、極薄単結晶垂直フローティングゲートトランジスタが完全空乏型トランジスタとして働くようにドーピングを少量施したボデイ領域より成る請求項３２の電子システム。
- ピラーの第１の単結晶コンタクト層は互いに結合されている請求項３２の電子システム。
- 電子システムであって、
メモリと、
メモリに結合されたプロセッサーとより成り、
プロセッサーは少なくとも１つのプログラマブル論理アレイを有し、
プログラマブル論理アレイは、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイとより成り、
第１及び第２の論理プレーンは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルより成り、
各論理セルは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、トンネル効果酸化物によりその領域から分離されたフローティングゲートとを有し、
第１及び第２の極薄単結晶垂直ソース／ドレイン領域の水平方向接合深さは極薄単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さい電子システム。 - 電子システムであって、
メモリと、
メモリに結合されたプロセッサーとより成り、
プロセッサーは少なくとも１つのプログラマブル論理アレイを有し、
プログラマブル論理アレイは、
入力信号を受ける複数の入力ラインと、
複数の出力ラインと、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイとより成り、
第１及び第２の論理プレーンは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルより成り、
各論理セルは、
半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
垂直ピラーに隣接して配設された多数の極薄単結晶垂直トランジスタとを含み、
各単結晶垂直トランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、トンネル効果酸化物によりその領域から分離されたフローティングゲートとを有する電子システム。 - 各入力ラインは、制御ゲートを一体的に形成し、第１のプレーンの単結晶垂直トランジスタのフローティングゲートと対向する請求項４３の電子システム。
- 各出力ラインは、第２のプレーンの列が隣接するピラーの第２の層に結合されている請求項４３の電子システム。
- 各極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項４３の電子システム。
- 第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離された多数の埋め込みソースラインを有する請求項４３の電子システム。
- 各入力ラインは、垂直方向長さが１００ナノメートル未満の水平に向いた入力ラインを有する請求項４３の電子システム。
- 各入力ラインは、垂直方向長さが１００ナノメートル未満の垂直に向いた入力ラインを有する請求項４３の電子システム。
- 電子システムであって、
メモリと、
メモリに結合されたプロセッサーとより成り、
プロセッサーはプログラマブル論理アレイを有し、
プログラマブル論理アレイは、
入力信号を受ける多数の入力ラインと、
多数の出力ラインと、
多数の入力信号を受けて、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを有する第１の論理プレーンと、
プログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを有する第２の論理プレーンとより成り、
各論理セルは、
入力ラインと相互接続ラインとの交点及び相互接続ラインと出力ラインとの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する垂直ピラーと、
各ピラーの選択された側部に沿って形成された多数の極薄単結晶垂直トランジスタとを含み、
各単結晶垂直トランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
垂直ボデイ領域に対向するようにトレンチ内に形成され、トンネル効果酸化物によりその領域から分離されたフローティングゲートとを有し、
さらに、単結晶半導体材料により形成され、アレイのピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する多数の埋め込みソースラインを有する電子システム。 - 多数の入力ラインは、トレンチ内の単結晶垂直トランジスタのフローティングゲートをアドレスするために第１の論理プレーンのピラーの列間に位置し、多数の相互接続ラインは、第１の論理プレーンにおいて論理機能を実行するために第１の論理プレーンのピラーの列の第２のコンタクト層に結合される請求項５０の電子システム。
- 多数の相互接続ラインは、トレンチ内の単結晶垂直トランジスタのフローティングゲートをアドレスするために第２の論理プレーンのピラーの列間に位置し、多数の出力ラインは、第２の論理プレーンにおいて論理機能を実行するために第２の論理プレーンのピラーの列の第２のコンタクト層に結合される請求項５０の電子システム。
- 各入力ラインは、垂直方向長さが１００ナノメートル未満であり、トレンチ内において第１の論理プレーンのトレンチの両側の一対のフローティングゲート間に位置する垂直に向いた入力ラインを含む請求項５１の電子システム。
- 各相互接続ラインは、垂直方向長さが１００ナノメートル未満であり、トレンチ内において第２の論理プレーンのトレンチの両側の一対のフローティングゲート間に位置する垂直に向いた相互接続ラインを含む請求項５２の電子システム。
- 各単結晶垂直トランジスタの垂直方向長さは１００ナノメートル未満であり、水平方向幅は１０ナノメートル未満である請求項５０の電子システム。
- プログラマブル論理アレイを形成する方法であって、
多数の入力信号を受ける第１の論理プレーンを形成し、
第１の論理プレーンを形成するステップは、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを形成するステップを含み、
第２の論理プレーンを形成し、
第２の論理プレーンを形成するステップは、プログラマブル論理アレイが論理機能を実行するように、第１の論理プレーンの出力を受けて、多数の論理出力を発生するように相互接続された行列状の多数の論理セルを形成するステップを含み、
各論理セルを形成するステップは、
半導体基板から外方に延びる垂直ピラーを形成し、
垂直ピラーを形成するステップは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
垂直ピラーに隣接して配設された極薄単結晶垂直フローティングゲートトランジスタを形成し、
単結晶垂直フローティングゲートトランジスタを形成するステップは、
ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含むプログラマブル論理アレイを形成する方法。 - 第１及び第２の論理プレーンを形成するステップはそれぞれ、ＮＯＲプレーンを形成するステップを含む請求項５６の方法。
- 単結晶垂直トランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満の単結晶垂直トランジスタを形成するステップを含む請求項５６の方法。
- 単結晶垂直トランジスタを形成するステップは、多数の入力信号を受けるためのフローティングゲートに対向する制御ゲートを形成するステップを含む請求項５６の方法。
- 極薄単結晶垂直トランジスタを形成するステップは、各ピラーの両側に一対の極薄単結晶垂直トランジスタを形成するステップを含む請求項５６の方法。
- 隣接する列のピラーを分離するトレンチを形成するステップを含み、トレンチを形成するステップは、トレンチの何れかの側に極薄単結晶垂直トランジスタのフローティングゲートに対向する入力ラインをトレンチ内に形成するステップを含む請求項５６の方法。
- 入力信号を受けるために、また第１のプレーンの極薄単結晶垂直トランジスタの制御ゲートとして働くために、ピラーの列間においてフローティングゲートの上方に一対の入力ラインを形成するステップを含む請求項５６の方法。
- 極薄単結晶垂直ボデイ領域を形成するステップは、極薄単結晶垂直トランジスタが完全空乏型トランジスタとして働くようにドーピングを少量施したボデイ領域を形成するステップを含む請求項５６の方法。
- 第１の単結晶コンタクト層を形成するステップは、行が隣接するピラーの第１のコンタクト層と結合するドーピングを多量に施したソースラインを形成するステップを含む請求項５６の方法。
- インサービスプログラマブル論理アレイを形成する方法であって、
入力信号を受ける複数の入力ラインを形成し、
複数の出力ラインを形成し、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイを形成し、
第１及び第２の論理プレーンを形成するステップは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルを形成するステップを含み、
各論理セルを形成するステップは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域を形成し、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域を形成し、
第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域を形成し、
第１及び第２の極薄単結晶垂直ソース／ドレイン領域の水平方向接合深さを極薄単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さくし、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートを形成するステップを含むインサービスプログラマブル論理アレイを形成する方法。 - プログラマブル論理アレイを形成する方法であって、
入力信号を受ける複数の入力ラインを形成し、
複数の出力ラインを形成し、
入力ラインと出力ラインとの間に接続された第１及び第２の論理プレーンを有する１またはそれ以上のアレイを形成し、
第１及び第２の論理プレーンを形成するステップは、受信入力信号に応答して出力ライン上に積の和項を与える行列状の複数の論理セルを形成するステップを含み、
各論理セルを形成するステップは、
半導体基板から外方に延びるピラーを形成し、
各ピラーを形成するステップは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
垂直ピラーに隣接して配設される極薄単結晶垂直トランジスタを形成し、
単結晶垂直トランジスタを形成するステップは、
各ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含むプログラマブル論理アレイを形成する方法。 - 各入力ラインを形成するステップは、極薄単結晶垂直トランジスタのフローティングゲートに対向する制御ゲートを形成するステップを含む請求項６６の方法。
- 第２の導電型の極薄単結晶垂直ボデイ領域を形成するステップは、垂直方向長さが約１００ナノメートル未満のｐ型ボデイ領域を形成するステップを含む請求項６６の方法。
- 第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離された多数の埋め込みソースラインを形成するステップを含む請求項６６の方法。
- 各入力ラインを形成するステップは、ピラーの列間において各フローティングゲートの上方に位置しフローティングゲートから絶縁層により分離された水平に向いた入力ラインを形成するステップを含む請求項６６の方法。
- 各入力ラインを形成するステップは、トレンチ内のピラーの列間にあるフローティングゲートに対向し、垂直方向長さが約１００ナノメートル未満である垂直に向いた入力ラインを形成するステップを含む請求項６６の方法。
- 低電圧プログラマブル論理アレイを形成する方法であって、
入力信号を受ける多数の入力ラインを形成し、
多数の出力ラインを形成し、
多数の入力信号を受ける第１の論理プレーンを形成し、
第１の論理プレーンを形成するステップは、多数の論理出力を与えるように相互接続された行列状の複数の論理セルを形成するステップを含み、
多数の相互接続ラインを形成することにより第１の論理プレーンに結合された第２の論理プレーンを形成し、
第２の論理プレーンを形成するステップは、プログラマブル論理アレイが論理機能を実行するように、相互接続ライン上で第１の論理プレーンの出力を受けて、出力ライン上で多数の論理出力を発生するように相互接続された行列状の多数の論理セルを形成するステップを含み、
各論理セルを形成するステップは、
入力ラインと相互接続ラインとの交点及び相互接続ラインと出力ラインとの交点で半導体基板から外方に延びる垂直ピラーを形成し、
垂直ピラーを形成するステップは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
各ピラーに対向する極薄単結晶垂直トランジスタを形成し、
単結晶垂直トランジスタを形成するステップは、
各ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含み、
さらに、単結晶半導体材料により形成され、アレイのピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する多数の埋め込みソースラインを形成するステップを含む低電圧プログラマブル論理アレイを形成する方法。 - 多数の入力ラインを形成するステップは、トレンチの両側においてトレンチに隣接する単結晶垂直トランジスタのフローティングゲートをアドレスするためにトレンチ内の第１の論理プレーンのピラーの列間に位置する多数の入力ラインを形成するステップを含み、多数の相互接続ラインを形成するステップは、第１の論理プレーンの論理機能を実行させるために多数の相互接続ラインをピラーの列の第２のコンタクト層に結合するステップを含む請求項７２の方法。
- 多数の相互接続ラインを形成するステップは、トレンチの両側においてトレンチに隣接する単結晶垂直トランジスタのフローティングゲートをアドレスするためにトレンチ内の第２の論理プレーンのピラーの列間に位置する多数の相互接続ラインを形成するステップを含み、多数の出力ラインを形成するステップは、第２の論理プレーンの論理機能を実行させるために多数の出力ラインをピラーの列の第２のコンタクト層に結合するステップを含む請求項７２の方法。
- 多数の入力ラインを形成するステップは、垂直方向長さが１００ナノメートル未満の垂直に向いた入力ラインを形成するステップを含む請求項７３の方法。
- 多数の相互接続ラインを形成するステップは、第２の論理プレーンのフローティングゲートに対向する制御ラインとして働くために第２の論理プレーンのピラーの列間に位置する水平に向いた相互接続ラインを形成するステップを含む請求項７２の方法。
- 単結晶垂直トランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満の単結晶垂直トランジスタを形成するステップを含む請求項７２の方法。
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