JPH09127352A

JPH09127352A - 半導体装置およびその製造方法

Info

Publication number: JPH09127352A
Application number: JP7281598A
Authority: JP
Inventors: Yae Okuno; 八重奥野; Katsutada Horiuchi; 勝忠堀内; Shinichiro Kimura; 紳一郎木村; Kazuhisa Uomi; 和久魚見
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】Ｓｉ素子と化合物半導体素子が集積された、実
用的かつ高性能の集積化素子およびその製造方法を提供
する。【解決手段】Ｓｉ基板上の一部に、直接接着法によっ
て、半導体素子が形成されてあるＳｉ膜を、Ｓｉ酸化膜
を介して作製し、上記Ｓｉ基板上の他の部分上に、化合
物半導体素子を直接接着により作製し、Ｓｉ素子と化合
物半導体素子を一体化して集積する。【効果】Ｓｉ基板、Ｓｉ素子および化合物半導体素子の
面方位を、それぞれ独立して決めることができ、高い機
能を有する各種集積化素子を、高い歩留まりで容易に形
成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはシリコン素子と化合物半
導体素子が同一のシリコン基板上に一体化して形成され
た高性能な半導体装置およびこのような半導体装置を、
容易に形成することができる半導体装置の製造方法に関
する。

【０００２】

【従来の技術】周知のように、半導体素子の特性は、材
料として用いられた半導体の物性によって大きく左右さ
れる。従って、異なる機能を有する複数の半導体素子を
一体化して集積するには、異なる半導体材料を一体化す
る技術が必要である。特に、各種電子素子の最も一般的
な材料であるＳｉ（シリコン）と、光素子および高速の
電子素子の材料として用いられている化合物半導体を一
体化できれば、情報通信の大容量化および高速化に極め
て有利であることは明らかである。

【０００３】しかし、物性が互いに異なる半導体材料
を、一体化することは困難であることが多い。特に格子
定数および熱膨張係数に差がある場合は、一体化後の半
導体材料の材質が劣化しやすく、素子の特性も劣化して
しまう。

【０００４】この問題を解決する手段として、近年直接
接着と呼ばれる、接着剤を用いることなしに、二つの半
導体を直接貼り合わせて一体化する方法が用いられてい
る。この方法を用いてＳｉ基板の所定部分上に化合物半
導体を部分的に直接接着して一体化し、Ｓｉ基板の他の
部分に形成されたＳｉからなる素子と、化合物半導体か
らなる素子を集積する方法が、特開平６−２２４４０４
に提案されている。

【０００５】しかし、この方法は、化合物半導体からな
る素子として端面出射型発光素子などの劈開面を作製す
る必要がある場合は、Ｓｉ基板の面方位が（１００）で
あると、基板表面に垂直な劈開面を形成することができ
ず、そのため化合物半導体からなる素子の劈開面を作製
することが困難である。Ｓｉ基板の面方位を基板表面に
垂直な劈開面が得られる面方位である（１１０）などに
すれば、この問題は解決され、実際に（１１０）Ｓｉ基
板と（１００）化合物半導体を直接接着することは技術
的には可能である。

【０００６】しかし、現状では、一般的なＳｉからなる
素子は（１００）Ｓｉ基板上に作製されており、（１０
０）以外の面方位のＳｉ基板上に素子を作製することは
実用上好ましくない。従って、上記従来技術に示されて
いる手段を用いて（１１０）等の面方位のＳｉ基板に、
化合物半導体を一体化して素子を集積化しても実用上の
問題が多い。

【０００７】一方、上記直接接着法を用いると、良質の
ＳＯＩ（silicon on insulator）構造を作製できること
が以前から知られている。ＳＯＩ構造とはＳｉ基板上に
Ｓｉ酸化膜を介してＳｉ薄膜が形成された構造をいう。
この構造を直接接着によって作製する具体的な方法は、
次の通りである。

【０００８】すなわち、２枚のＳｉ基板のうちの少なく
とも一方の表面にＳｉ酸化膜を形成した後、上記２枚の
Ｓｉ基板の表面同士を上記Ｓｉ酸化膜を介して貼り合わ
せて加熱により一体化し、その後片方のＳｉ基板を薄膜
化してＳｉ薄膜とする。このようにして作製されたＳｉ
薄膜は、Ｓｉ酸化膜によってＳｉ基板と電気的に絶縁さ
れているので、このＳｉ薄膜には寄生容量の小さい素子
を作製できるという特長がある。さらに、この構造はＳ
ｉ酸化膜を介してＳｉ基板とＳｉ薄膜が一体化されてい
るので、特開昭４８−４０３７２号に記載されているよ
うに、直接接着される２枚のＳｉ基板として、面方位が
互いに異なる第１および第２のＳｉ基板をそれぞれ用
い、第１のＳｉ基板とは面方位が異なる第２のＳｉ基板
上にＳｉ素子を作製することも可能である。しかし、通
常のＳｉ素子においては、上記第２のＳｉ基板が上記第
１のＳｉ基板と面方位が異なる必要はなく、従ってこの
ような面方位が異なるＳＯＩ構造は、これまで有効に活
用されていなかった。

【０００９】

【発明が解決しようとする課題】上記のように、直接接
着によって化合物半導体素子をＳｉ基板上に作製するこ
とは可能であるが、実用的な態様は提案されていない。
また、ＳＯＩ構造においては、上記２枚のＳｉ基板の面
方位を、互いに異なる面方位にすることができるが、こ
の長所は活用されていない。

【００１０】本発明の目的は、ＳＯＩ構造の持つ長所を
活かし、実用に則したＳｉ基板上化合物半導体素子の作
製手段を提供し、高機能の集積化素子の実現を可能にす
るものである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、単結晶シリコンからなる半導
体基板の表面の第１の領域上に、絶縁膜を介して形成さ
れた単結晶シリコンからなる第１の半導体層と、上記半
導体基板の上記第１の領域とは異なる第２の領域上に形
成された、単結晶化合物半導体からなる第２の半導体層
を少なくとも具備することを特徴とする。

【００１２】すなわち、Ｓｉ基板表面上の一部にＳｉ酸
化膜を介してＳｉ膜を直接接着させてＳＯＩ構造を形成
し、さらにＳｉ基板表面上の他の一部に、化合物半導体
膜を直接接着させることにより、Ｓｉ膜からなるＳｉ素
子と化合物半導体膜からなる化合物半導体素子が、１つ
のＳｉ基板上に集積された構造が作製される。

【００１３】本発明においては、Ｓｉ基板とＳｉ膜の面
方位を互いに異なるようにすることができ、さらに、Ｓ
ｉ基板と化合物半導体膜の面方位が、互いに異なるよう
にすることもできる。従って、Ｓｉ基板、素子が形成さ
れるＳｉ膜、および素子が形成される化合物半導体膜
の、それぞれの面方位を独立に定めることができ、各素
子の作製に最適な面方位を選択できる。また、Ｓｉ基板
と化合物半導体膜の直接接着を、非晶質Ｓｉ膜、多結晶
Ｓｉ膜、またはＳｉ酸化膜を介して行うことにより、直
接接着が容易かつ強固になされる。

【００１４】上記第２の領域と上記第２の半導体層の間
には、非晶質シリコン膜が介在していることによって、
上記目的は達成される。

【００１５】上記第２の領域と上記第２の半導体層の間
には、多結晶シリコン膜が介在していることによって、
上記目的は達成される。

【００１６】上記第２の領域と上記第２の半導体層の間
には、酸化シリコン膜が介在していることによって、上
記目的は達成される。

【００１７】上記半導体基板の面方位と上記第２の半導
体層の面方位が、互いに異なることによって、上記目的
は達成される。

【００１８】上記半導体基板の格子配列と上記第２の半
導体層の格子配列が、上記半導体基板と上記第２の半導
体層の直接接着界面に垂直な一断面において等価でない
ことによって、上記目的は達成される。

【００１９】上記半導体基板の面方位と上記第１の半導
体層の面方位が、互いに異なることによって、上記目的
は達成される。

【００２０】上記半導体基板の格子配列と上記第１の半
導体層の格子配列が、上記半導体基板と上記第１の半導
体層の直接接着界面に垂直な一断面において等価でない
ことによって、上記目的は達成される。

【００２１】上記第１の半導体層の面方位は、上記第２
の半導体層の面方位と同じであるこによって、上記目的
は達成される。

【００２２】上記第２の半導体層は、ＩＩＩ−Ｖ族化合
物半導体からなることを特徴とするによって、上記目的
は達成される。

【００２３】上記第２の半導体層は、ＩＩ−ＶＩ化合物
半導体からなることによって、上記目的は達成される。

【００２４】上記半導体基板に固有の劈開面の一つと上
記第１の半導体層に固有の劈開面の一つが、互いに平行
であることによって、上記目的は達成される。

【００２５】上記半導体基板は（１１０）面または（１
１０）面から１０°以内で傾斜した表面を有し、上記第
１の半導体層および上記第２の半導体層は、それぞれ
（１００）面または（１００）面から１０°以内で傾斜
した表面を有していることによって、上記目的は達成さ
れる。

【００２６】上記半導体装置が、電子回路あるいは光集
積回路であることによって、上記目的は達成される。

【００２７】単結晶シリコンからなる第１の半導体基板
上に、酸化シリコン膜を形成する工程と、所定の素子が
形成された単結晶シリコンからなる第２の半導体基板を
用意する工程と、所定の素子が形成された単結晶化合物
半導体からなる第３の半導体基板を用意する工程と、上
記酸化シリコン膜の表面と上記第２の半導体基板の表面
とを貼り合わせた後、加熱して上記酸化シリコン膜と上
記第２の半導体基板を直接接着する工程と、上記第２の
半導体基板を薄膜化してシリコン層を形成する工程と、
上記シリコン層および上記酸化シリコン膜の所定部分を
選択的に除去して、上記第１の半導体基板の表面を露出
させる工程と、上記第１の半導体基板の露出された表面
と上記第３の半導体基板の表面とを貼り合わせた後、加
熱して上記第１の半導体基板と上記第３の半導体基板を
直接接着する工程と、上記第３の半導体基板を薄膜化し
て化合物半導体層を形成する工程とを含むことを特徴と
する半導体装置の製造方法によって上記目的は達成され
る。

【００２８】単結晶シリコンからなる第１の半導体基板
上に、酸化シリコン膜を形成する工程と、所定の素子が
形成された単結晶シリコンからなる第２の半導体基板を
用意する工程と、所定の素子が形成された単結晶化合物
半導体からなる第３の半導体基板を用意する工程と、上
記酸化シリコン膜の表面と上記第２の半導体基板の表面
とを貼り合わせた後、加熱して上記酸化シリコン膜と上
記第２の半導体基板を直接接着する工程と、上記第２の
半導体基板を薄膜化してシリコン層を形成する工程と、
上記シリコン層および上記酸化シリコン膜の所定部分を
選択的に除去して、上記第１の半導体基板の表面を露出
させる工程と、上記第１の半導体基板の露出された表面
上に非晶質シリコン膜もしくは多結晶シリコン膜を形成
する工程と、上記非晶質シリコン膜もしくは多結晶シリ
コン膜の表面と上記第３の半導体基板の表面とを貼り合
わせた後、加熱して上記非晶質シリコン膜もしくは多結
晶シリコン膜の表面と上記第３の半導体基板を直接接着
する工程と、上記第３の半導体基板を薄膜化して化合物
半導体層を形成する工程とを含むことを特徴とする半導
体装置の製造方法によって上記目的は達成される。

【００２９】単結晶シリコンからなる第１の半導体基板
上に、酸化シリコン膜を形成する工程と、所定の素子が
形成された単結晶シリコンからなる第２の半導体基板を
用意する工程と、所定の素子が形成された単結晶化合物
半導体からなる第３の半導体基板を用意する工程と、上
記酸化シリコン膜の表面と上記第２の半導体基板の表面
とを貼り合わせた後、加熱して上記酸化シリコン膜と上
記第２の半導体基板を直接接着する工程と、上記第２の
半導体基板を薄膜化してシリコン層を形成する工程と、
上記第２の半導体基板の所定部分を選択的に除去して、
上記酸化シリコンの表面を露出させる工程と、上記酸化
シリコン膜の露出された表面と上記第３の半導体基板の
表面とを貼り合わせた後、加熱して上記酸化シリコン膜
と上記第３の半導体基板を直接接着する工程と、上記第
３の半導体基板を薄膜化して化合物半導体層を形成する
工程とを含むことを特徴とする半導体装置の製造方法に
よって上記目的は達成される。

【００３０】上記各半導体装置の製造方法において、第
１の半導体基板の面方位と上記化合物半導体層の面方位
が互いに異なるか、および／または上記第１の半導体基
板の面方位と上記シリコン層の面方位が互いに異なるこ
とによって上記目的は達成される。

【００３１】

【発明の実施の形態】本発明の一態様を図１を用いて説
明する。図１（ａ）に示したように、Ｓｉからなる半導
体基板Ａ上にはＳｉからなる半導体素子Ｂおよび化合物
半導体からなる半導体素子Ｃが、それぞれ直接接着法に
よって形成されている。上記半導体基板Ａと半導体素子
Ｂの間にはＳｉ酸化膜ｘが介在している。また、上記半
導体素子Ｂと半導体素子Ｃの面方位は、いずれも（１０
０）であり、一方半導体基板Ａの面方位は（１１０）で
ある。

【００３２】半導体基板Ａの面方位と半導体素子Ｃの面
方位が互いに異なっているため、特願平０７−１５１３
０３に記載されているように、半導体基板Ａの格子配列
と半導体素子Ｃの格子配列が、直接接着界面に垂直な一
断面において等価でない状態となる。同様に、半導体基
板Ａの格子配列と半導体素子Ｂの格子配列も等価でな
い。

【００３３】一方、半導体基板Ａと半導体素子Ｃの面方
位を上記のように設定することによって、それらの劈開
面を揃えることが可能となる。従って、半導体素子Ｃの
形成に劈開工程が必要な場合でも、容易、かつ歩止まり
良く劈開面を作製できる。また、半導体素子Ｂと半導体
素子Ｃの面方位は広く用いられている（１００）である
から、これらの半導体素子Ｂ、Ｃは、現在一般に用いら
れている方法で容易に作製することができる。さらに、
Ｓｉ素子である半導体素子Ｂは、シリコン酸化膜ｘ上に
作製されるので、寄生容量が低減される。その結果、特
性の良いＳｉ素子と化合物半導体素子を、共通の半導体
基板Ａ上に集積できる。

【００３４】また、本発明の他の一態様によれば、図１
（ｂ）に示したように、半導体基板Ａと半導体素子Ｃの
間に、非晶質（アモルファス）Ｓｉ膜ｙが介在してい
る。図１（ａ）の場合のように、非晶質Ｓｉ層ｙを介さ
ずに直接半導体基板Ａと半導体素子Ｃを直接接着するこ
とも可能であるが、単結晶ＳｉにおけるＳｉ原子間の結
合力は非常に強いため、Ｓｉからなる半導体基板Ａと半
導体素子Ｃとの間の結合が新たに形成されにくい。そこ
で、結合力の比較的弱い非晶質Ｓｉ膜や多結晶Ｓｉ、Ｓ
ｉ酸化膜等を、両者の間に介在させて直接接着を行うこ
とによって、一体化が容易になる。ただし、半導体基板
Ａと半導体素子Ｃとの間に導電する必要がある場合に
は、Ｓｉ酸化膜のような絶縁膜は不適であり、導電性の
介在層を選ぶ必要がある。このような導電性の介在層と
しては、たとえば、非晶質Ｓｉ層や多結晶Ｓｉ層を用い
ることができる。

【００３５】一方、図２に示した従来方法によれば、Ｓ
ｉからなる半導体基板Ａ上の一部に化合物半導体からな
る半導体素子Ｃを形成し、半導体基板Ａの一部にＳｉか
らなる素子を作製して集積化を行っている。しかし、こ
の方法においては、半導体基板Ａおよび半導体素子Ｃの
面方位を、いずれも、それぞれ実用的な素子作製に適し
た面方位である（１００）にすると、半導体基板Ａと半
導体素子Ｃの劈開面は一致しない。

【００３６】化合物半導体からなる半導体素子Ｃとし
て、基板表面と水平方向に光が入出射する素子を作製す
る場合、基板表面に垂直な劈開面を作ることが必要であ
る。しかし、半導体基板Ａと劈開面が異なるため、半導
体素子Ｃの劈開面は不完全になることが多く、完全な劈
開面はごく低い確率でしか形成できない。さらに、Ｓｉ
素子はバルクのＳｉに形成されるため、寄生容量が大き
く、応答特性等の一部特性がＳＯＩ構造に作製したもの
より劣る。

【００３７】しかし、上記のように、本発明によれば、
Ｓｉからなる素子と化合物半導体からなる素子の集積化
において、素子特性および作製プロセスに関してそれぞ
れに最適な面方位を選び、歩止まりのよい集積化素子作
製方法を採ることが可能であり、さらにＳＯＩ構造の長
所を活かした性能のよいＳｉ素子を集積できる。

【００３８】

【実施例】

〈実施例１〉図３より図７は、本発明の第１の実施例を
示す工程図である。なお、図５（ｂ）〜図７（ａ）は、
図３（ａ）〜図４（ｂ）および図７（ｂ）に示した断面
と垂直な断面における構造を示している。

【００３９】まず、図３（ａ）に示したように、（１１
０）単結晶Ｓｉ基板１１０上に、周知の熱酸化法を用い
て、ＳｉＯ₂膜２（厚さ０．５μｍ）を形成した。

【００４０】一方（１００）ｐ-単結晶Ｓｉ基板１００
（抵抗率１０Ωｃｍ）上に、周知の熱酸化法を用いてＳ
ｉＯ₂膜２１（厚さ０．０１μｍ）を形成し、さらにそ
の上に、多結晶Ｓｉ膜４１（厚さ０．２μｍ）を、周知
のＣＶＤを用いて形成した。上記ＳｉＯ₂膜２の表面と
多結晶Ｓｉ膜４１の表面を無塵環境下で互いに対向させ
て貼り合わせた後、１０００℃、２時間熱処理を行っ
た。この熱処理によって、Ｓｉ基板１００とＳｉ基板１
１０がＳｉＯ₂膜２および多結晶Ｓｉ膜４１を介して一
体化された。

【００４１】次に、上記Ｓｉ基板１００を裏面から研磨
して、図３（ｂ）に示したように、厚さ約４μｍのＳｉ
薄膜層１０１を形成した。Ｓｉ薄膜層１０１の厚さ分布
を光学的手法により測定し、この厚さ分布が解消するよ
うに、直径１ｍｍ程度の収束プラズマビームを用いたＳ
ｉエッチング装置を制御しながらエッチングを行った。
このようなＳｉ層厚さ分布の測定とエッチングを数回行
って、Ｓｉ薄膜層１０１の膜厚を、ウエーハ内で１００
ｎｍ±１０ｎｍにした。

【００４２】上記Ｓｉ薄膜層１０１のうち、活性領域以
外の部分を除去し、除去された領域に、周知の熱酸化法
を用いてＳｉＯ₂膜（厚さ０．3５μｍ）を選択的に形成
して素子間分離絶縁膜５１とした。選択的に酸化膜を形
成するには、ＬＯＣＯＳ法等の周知の手法を用いればよ
い。ｎチャネルトランジスタ形成予定領域には硼素
（Ｂ）イオンを、ｐチャネルトランジスタ形成予定領域
には燐（Ｐ）イオンを，加速エネルギーをそれぞれ１５
０ｋｅＶおよび２５０ｋｅＶの条件でイオン注入した。
注入イオン量は、多結晶Ｓｉ膜４１内での最大不純物濃
度が５×１０¹⁸/ｃｍ³となるように設定した。熱処理を
行って、ｐ型高濃度多結晶Ｓｉ層４２およびｎ型高濃度
多結晶Ｓｉ層４３を形成した。

【００４３】以後、図４（ａ）に示したように、通常の
ＭＯＳトランジスタ製造方法にもとづいて、ゲート酸化
膜６１（厚さ５ｎｍ）を熱酸化法により形成し、続けて
ＴｉＮ膜８１（厚さ０．０５μｍ）をヘリコンプラズマ
により堆積し、さらにＰが高濃度に添加されたＳｉ膜７
１（厚さ０．２μｍ）を化学気相反応により堆積した。
この状態より所望の回路構成に従い、Ｓｉ膜７１、Ｔｉ
Ｎ膜８１およびゲート酸化膜６１を所定の形状にパター
ニングして、ｎチャネルトランジスタ、およびｐチャネ
ルトランジスタのゲート電極８１を形成した。なお、本
実施例では、最小ゲート長は０．２μｍとした。

【００４４】次に、パターニングされた上記ゲート電極
７１、８１をマスクにして、イオン注入を行った。注入
イオン種としては、ｎチャネルトランジスタ領域におい
てはＰイオンを、ｐチャネルトランジスタ領域において
はＢイオンをそれぞれ用い、図４（ｂ）に示したよう
に、ｐチャネルトランジスタのゲート酸化膜６１直下を
除く多結晶Ｓｉ膜にはｎ型高抵抗領域４４が、ｎチャネ
ルトランジスタのゲート酸化膜６１直下を除く多結晶Ｓ
ｉ膜にはｐ型高抵抗領域４５がそれぞれ形成された。な
お、この際の加速エネルギーおよび注入量は、多結晶Ｓ
ｉ膜４２、４３にすでに導入されている高不純物濃度領
域を補償し、高抵抗化するように設定した。上記イオ
ン注入は、多結晶Ｓｉ膜４２、４３のうち、ゲート電極
直下以外のソース、ドレイン拡散層形成予定領域直下の
部分を高抵抗化するのが目的であり、注入イオンは反対
導電型イオンではなくＯ（酸素）、またはＮ（窒素）等
のイオンでもよい。なお、場合によっては上記イオン注
入を実施しなくともよい。

【００４５】一方、図５（ａ）に示すように、（１０
０）ＩｎＰ基板３１０上に、有機金属気相成長（ＭＯＣ
ＶＤ）法を用いて、ｐ-またはアンドープＩｎＧａＡｓ
Ｐエッチングストップ層３２（厚さ０．２μｍ）、ｐ-
またはアンドープＩｎＰ第二エッチングストップ層３３
（厚さ０．２μｍ）、ｐ⁺-ＩｎＧａＡｓＰコンタクト層
３４（厚さ０．２μｍ）、ｐ-ＩｎＰ層３５１（厚さ１.
５μｍ）、アンドープＩｎＧａＡｓＰ活性層３６ａ（発
生波長１.３μｍ）、ｎ-ＩｎＰ層３５２（厚さ１.５μ
ｍ）、ｎ-またはアンドープＩｎＧａＡｓＰ表面保護層
３９（厚さ０．２μｍ）を順次成長した。これらの層の
うち、ｐ⁺-ＩｎＧａＡｓＰコンタクト層３４、ｐ-Ｉｎ
Ｐ層３５１、アンドープＩｎＧａＡｓＰ活性層３６ａお
よびｎ-ＩｎＰ３５２は、長波長帯のファブリペロ型Ｄ
Ｈ（ダブルヘテロ）半導体レーザ構造層７０を形成する
ために形成した。

【００４６】Ｓｉ基板１１０上の半導体レーザ構造層７
０を一体化する領域２０以外の部分に、ＳｉＮ膜２２
（厚さ０．４μｍ）を化学気相反応によって形成した。
このＳｉＮ膜２２をマスクにして、領域２０の素子間分
離絶縁膜５１およびＳｉＯ₂膜２をエッチングして除去
し、露出されたＳｉ基板１１０の表面に、Ｂ（硼素）を
イオン注入して、ｎ型領域３０を形成し、表面を洗浄し
た。

【００４７】一方、ＩｎＧａＡｓＰ表面保護層３９を、
硫酸と過酸化水素の混合溶液によってエッチングして除
去し、ｎ-ＩｎＰ層３５２の表面をＨＦ希釈液で洗浄し
た。

【００４８】両者をそれぞれ水洗およびスピンナ乾燥し
た後、図５（ｂ）に示したように、Ｓｉ基板１１０の領
域３０の表面とｎ-ＩｎＰ層３５２の表面を、無塵環境
下で貼り合わせた。このとき、ＩｎＰ基板３１０の［０
−１１］方向とＳｉ基板１１０の［１−１１］または
［−１１１］方向のいずれかが平行となるように、Ｓｉ
基板１１０とＩｎＰ基板３１０を配置し、６５０℃で３
０分間熱処理した。（ただし、［０−１１］等の“−”
記号は、ミラー指数表示における負側を表すオーバーラ
インの代用でる。）熱処理時には、これらの上に３０ｇ
／ｃｍ²度の重石を載せてもよい。この熱処理工程によ
り、ＩｎＰ基板３１０とＳｉ基板１１０がレーザ構造層
７０等を介して一体化された。なお、図５（ｂ）は図４
（ｂ）における点線ａでの断面に相当する。

【００４９】次に、図６（ａ）に示したように、ＩｎＰ
基板３１０を塩酸希釈液でエッチング除去し、ｎ型領域
３０の露出されている表面を硫酸と過酸化水素の混合溶
液などにより熱酸化してＳｉＯ₂膜２３を形成した。

【００５０】ＩｎＧａＡｓＰエッチングストップ層３２
を硫酸と過酸化水素の混合溶液で、ＩｎＰ第二エッチン
グストップ層３３を塩酸希釈液でそれぞれエッチングし
て除去した。その後、ｐ⁺−ＩｎＧａＡｓＰコンタクト
層３４上に、レーザ構造層７０の［０−１１］方向に平
行にＳｉＯ₂ストライプ５２（厚さ０．３μｍ、幅５.５
μｍ）を形成し、レーザ構造層７０を臭化水素酸を主成
分とする混合液でエッチングして、図６（ｂ）に示すメ
サ形状を形成した。

【００５１】メサ側面にＭＯＣＶＤ法により半絶縁性Ｉ
ｎＰ層３８（厚さ3.５μｍ）を成長する。この際の成長
条件を適当に選ぶことによって、ＩｎＰ層３８はＳｉＮ
膜２２やＳｉＯ₂膜２３およびＳｉＯ₂ストライプ５２上
には成長せず、メサ部分のみ選択的に成長させることが
できる。

【００５２】表面に存在するＳｉＯ₂２３、５２をＨＦ
希釈液で除去した後、ＳｉＮ膜２２を１８０℃に加熱し
たリン酸等により除去し、ｐ⁺−ＩｎＧａＡｓＰコンタ
クト層３４上にｐ型電極９１を形成して図７（ａ）に示
す構造を形成した。

【００５３】ゲート電極７１、８１をマスクにしてイオ
ン注入を行い、図７（ｂ）に示したように、ｎチャネル
トランジスタ形成予定領域の単結晶Ｓｉ層１０１にｎ型
高不純物濃度のソース拡散層１０２およびドレイン拡散
層１０３を、ｐチャネルトランジスタ形成予定領域の単
結晶Ｓｉ層１０１にｐ型高不純物濃度のソース拡散層１
０４およびドレイン拡散層１０５を、それぞれ選択的に
形成した。

【００５４】Ａｌ電極（図示せず）を形成し、全体をレ
ーザ構造層７０の（０−１１）面に平行な面で劈開して
レーザの共振器両端面を形成した。Ａｌ電極はｎ型領域
３０の上にも形成して、レーザとトランジスタを電気的
に接続した。共振器の長さは２００〜８００μｍ程度と
した。レーザ構造層７０の（０−１１）面はＳｉ基板１
１０の（１−１１）または（−１１１）劈開面と平行な
ので、共振器端面を容易に形成できる。

【００５５】上記工程によって、相補型ＭＯＳトランジ
スタと半導体レーザが一体化された光電子集積化素子を
作製した。なお、トランジスタの大きさはレーザ共振器
長と比較して十分に小さいので、トランジスタのレーザ
に対する配置には特に限定はない。

【００５６】本実施例によれば、Ｓｉトランジスタと化
合物半導体レーザを１つのＳｉ基板上に作製したが、Ｓ
ｉ基板とトランジスタ、およびＳｉ基板とレーザの間
の、それぞれの面方位関係は、自由に選択できるので、
各面方位を、それぞれ最適な面方位に設定できる。

【００５７】本実施例では、基板として垂直な劈開面が
作製できる（１１０）Ｓｉを、トランジスタとして汎用
の（１００）Ｓｉを、レーザとして汎用の（１００）Ｉ
ｎＰをそれぞれ用いたが、これらに限らず、他の面方位
を有する材料を用いてもよい。例えば、化合物半導体レ
ーザは（１１１）等の他の面方位の材料を用いることに
より、一部の特性が向上する。また、劈開面を必要とし
ない素子、例えば面発光レーザを作製する場合は、Ｓｉ
基板は垂直な劈開面を作製する必要がないから、任意の
面方位を有するＳｉ基板を用いてもよい。

【００５８】また、Ｓｉトランジスタは、貼り合わせＳ
ＯＩ構造を用いて作製されるため、結晶性の良いＳｉ薄
膜を用いて、寄生容量が小さく特性の優れた素子を作製
することができる。本実施例においては、ｐチャネルと
ｎチャネルの両トランジスタを組み合わせた相補型ＭＯ
Ｓ（ＣＭＯＳ）と呼ばれる集積化トランジスタを作製し
た。ＣＭＯＳは単体のトランジスタと比較して低消費電
力等の長所がある。このように、本発明によれば、集積
化型の高性能トランジスタと光素子を容易に集積するこ
とが可能である。本実施例のＣＭＯＳは、ゲート電極と
してＴｉＮ膜８１とＳｉ膜７１の積層膜を用い、ＴｉＮ
膜の仕事関数によりトランジスタの閾電圧値を制御する
構成とした。同様の効果を与える構成として、Ｗ、Ｍ
ｏ、ＷＳｉ、ＧｅＳｉ等の単層膜または多層膜を用いて
もよい。

【００５９】本実施例では、Ｓｉ−ＣＭＯＳとＩｎＰ系
半導体レーザを集積したが、デバイスの種類は本実施例
に限らない。すなわち、Ｓｉ系素子と化合物半導体素子
の集積化に、本発明を広く適用することがが可能であ
る。ＣＭＯＳの代わりにバイポーラトランジスタ等他の
素子を作製してもよく、単体の素子でも集積化された素
子のいずれでもよい。

【００６０】化合物半導体素子においても、受光素子お
よび変調器等素子の種類には無関係であり、したがっ
て、ＧａＡｓ等のＩＩＩ−Ｖ族やＺｎＳｅ等のＩＩ−Ｖ
Ｉ族化合物を、種々な面方位で用いる場合に本発明を適
用できる。また、複数種類の化合物半導体素子を同一の
基板に集積することもできる。

【００６１】本実施例では、ＩｎＰ基板の表面とＳｉ基
板の表面を貼り合わせて直接接着したが、Ｓｉ基板の表
面に張り合わせるのではでなく、ＳｉＯ₂膜や多結晶Ｓ
ｉ膜または非晶質Ｓｉ膜を介在させて、これらの膜の表
面と貼り合わせてもよい。例えば本実施例では、領域２
０のＳｉＯ₂膜２の表面に、ｎ−ＩｎＰ層３５２の表面
を貼り合わせて直接接着してもよい。あるいは、Ｓｉ基
板１１０における領域２０の露出された表面に、非晶質
Ｓｉ膜または多結晶Ｓｉ膜を形成して、その表面にレー
ザ構造層を直接接着してもよい。これらの場合における
直接接着の条件は、本実施例に準じて決定すればよい。

【００６２】形成すべき素子の種類によって、ＩｎＰの
代わりにＧａＡｓ等の他の化合物半導体を用いる場合も
同様である。ただし、ＳｉＯ₂は絶縁体であり、非晶質
Ｓｉ膜も膜質によっては電気抵抗が高い場合があるの
で、素子の通電方法は適宜変更される。

【００６３】その他、本実施例における直接接着の手順
の詳細や結晶成長方法は、本発明の主旨を損なわない範
囲内で、適宜変更することが可能である。素子の作製方
法についても同様であり、本実施例に限定されないこと
はいうまでもない。

【００６４】〈実施例２〉図８〜図１６は、本発明の第
２の実施例を示す工程図である。まず、図８（ａ）に示
したように、（１００）ｐ−単結晶Ｓｉ基板１００（抵
抗率１０Ωｃｍ）上に、周知の熱酸化法とＣＶＤ法を用
いて、ＳｉＯ₂膜（厚さ０．０３μｍ）と化学気相反応
によるＳｉＮ膜（厚さ０．１２μｍ）の積層膜２４を形
成し、さらにＳｉＯ₂膜２５（厚さ０．5μｍ）を周知の
ＣＶＤ法を用いて全面に形成した後、これらの膜の不要
部分を、周知のホトエッチングによって選択的に除去し
た。Ｓｉ基板１００の露出された部分を反応性イオンエ
ッチング（ＲＩＥ）法によって０．４μｍの深さだけエ
ッチングした。上記積層膜２４と同じ構成の積層膜２６
を全面に形成して、不要部分を除去した後、Ｓｉ基板１
００の露出された部分を０．１μｍの深さだけエッチン
グした。

【００６５】上記ＳｉＯ₂膜２５を除去した後、上記積
層膜２４、２６を酸化阻止膜として用いて、Ｓｉ基板１
００の露出された部分を熱酸化して、図８（ｂ）に示し
たように、厚さ０．２μｍのフィルド絶縁膜５３を形成
した。

【００６６】１８０℃に加熱したリン酸を用いて、上記
積層膜２４、２６を除去した後、図９（ａ）に示したよ
うに、Ｓｉ基板１００の表面の、積層膜２６が形成され
ていた部分上に、第１ゲート酸化膜６２（厚さ１５ｎ
ｍ）を熱酸化法によって形成した。続いて、Ｓｉ膜７２
（厚さ０．１μｍ）およびＷＳｉ膜８２（厚さ０．３μ
ｍ）を、ＣＶＤ法およびスパッタ法によってそれぞれ全
面に形成した。上記Ｓｉ膜７２およびＷＳｉ膜８２を、
所望の回路構成に従ってパターニングして、Ｓｉ膜７
２、ＷＳｉ膜８２および第一のゲート酸化膜６２からな
る配線層を形成した。次に、図９（ｂ）に示したよう
に、ＳｉＯ₂膜５４（厚さ０．５μｍ）を全面に形成し
た後、所定部分をエッチングして除去し、領域４０（図
示せず）、５０、６０に開孔部を形成した。

【００６７】図１０に示したように、Ｓｉ膜７３（厚さ
０．１μｍ）を上記と同じ条件で全面に形成し、上記領
域５０に５×１０¹⁵／ｃｍ²のＡｓ（砒素）を選択的に
イオン注入した。さらにＷＳｉ膜８３（厚さ０．３μ
ｍ）を上記と同じ条件で全面に形成し、上記Ｓｉ膜７３
と共に、所望の回路構成に従ってパターニングした。Ｓ
ｉＯ₂膜５５（厚さ０．５μｍ）および多結晶Ｓｉ膜４
９（厚さ１０μｍ）を全面に形成した。図１０（ｂ）は
図１０（ａ）における点線ａでの断面に相当する。な
お、領域４０は、後に化合物半導体素子が形成される部
分である。

【００６８】次に、得られた構造体をウェハ研磨装置に
移し、多結晶Ｓｉ膜４９の表面が巨視的および微視的に
平坦になるように機械研磨を行なった。この機械研磨
は、表面平坦度が５μｍ²あたり最大高低差３ｎｍ程度
になり、また、多結晶Ｓｉ膜４９の最小厚さが０．５μ
ｍ程度となるように行なった。

【００６９】一方、図１１（ａ）に示したように、上記
（１１０）単結晶Ｓｉ基板１１０上には、ＳｉＯ₂膜２
を熱酸化によってあらかじめ形成しておく。このＳｉＯ
₂膜２の表面と平坦化された多結晶Ｓｉ膜４９表面を、
無塵環境下で互いに対向させて貼り合わせ、１０００℃
で２時間熱処理した。この熱処理により、Ｓｉ基板１０
０とＳｉ基板１１０は、ＳｉＯ₂膜等を介して一体化さ
れた。なお、上記熱処理によってＳｉ膜７３の領域５０
に添加されているＡｓイオンがＳｉ基板１００内に拡散
され、高濃度ｎ型埋込Ｓｉ層１１が形成された。

【００７０】Ｓｉ基板１００を裏面側から機械研磨し
て、厚さを約１０μｍにした後、エチレンジアミン・ピ
ロカテコールを加工液として用いて機械的・化学的研磨
を行なった。この研磨は、回転円板上に設けられた研磨
布表面にウェハを１．９×１０⁴Ｐａの圧力で押しつ
け、加工液を供給しながら行った。このときのＳｉＯ₂
の研磨速度はＳｉの研磨速度よりはるかに遅く、１／１
０⁴倍以下の速度比であるため、研磨の進行にともなっ
てフィルド絶縁膜５３が露出されると研磨が止まる。従
って、図１（ｂ）に示したように、この研磨によってＳ
ｉ基板１００の裏面表面は、フィルド絶縁膜５３の表面
と同じ高さになり、平坦化された。また、上記研磨によ
って、活性領域に対応してフィルド絶縁膜５３により互
いに分離された、厚さ０．１μｍの単結晶Ｓｉ薄膜１０
６を形成した。このようにして、Ｓｉ基板１１０上にＳ
ｉＯ₂膜および多結晶Ｓｉ膜を介して単結晶Ｓｉ薄膜１
０６が形成されたＳＯＩ構造９０が得られた。

【００７１】一方、図１２（ａ）に示すように、（１１
１）ＩｎＰ基板３１１上に、周知のＭＯＣＶＤ法を用い
て、ｐ−またはアンドープＩｎＧａＡｓＰエッチングス
トップ層３２、ｐ−またはアンドープＩｎＰ第二エッチ
ングストップ層３３、ｐ⁺−ＩｎＧａＡｓＰコンタクト
層３４、ｐ−ＩｎＰ層３５１、ｐ−ＩｎＧａＡｓＰガイ
ド層３７１（厚さ０．０５μｍ）、アンドープ量子井戸
（ＭＱＷ）活性層３６ｂ（波長１．５５μｍ）、ｎ−Ｉ
ｎＧａＡｓＰガイド層３７２（厚さ０．０５μｍ）、ｎ
−ＩｎＰ層３５２およびｎ−またはアンドープＩｎＧａ
ＡｓＰ表面保護層３９を、順次積層して成長した。

【００７２】上記ＭＱＷ活性層３６ｂは、ＩｎＧａＡｓ
層（厚さ7ｎｍ）とＩｎＧａＡｓＰ層（厚さ８ｎｍ）を
交互に積層して形成されたもので、各層の層数はそれぞ
れ７層とした。これらの層のうち、上記ｐ⁺−ＩｎＧａ
ＡｓＰコンタクト層３４、ｐ−ＩｎＰ層３５１、ｐ−Ｉ
ｎＧａＡｓＰガイド層３７１、アンドープ量子井戸（Ｍ
ＱＷ）活性層３６ｂ、ｎ−ＩｎＧａＡｓＰガイド層３７
２およびｎ−ＩｎＰ層３５２は、長波長帯のファブリペ
ロ型ＭＱＷ半導体レーザ構造層８０を形成するために形
成された。なお、上記ｎ−ＩｎＰ層３５２は、オーミッ
クコンタクトが得られるよう、高いドーピング濃度にし
た。

【００７３】次に、図１２（ｂ）に示したように、領域
４０以外のＳＯＩ構造９０の表面に先と図８において示
した積層膜２４、２６と同じ構成の積層膜２７を形成し
た。ここで、図１２（ｂ）は図１１（ｂ）における点線
ａでの断面に相当する。上記積層膜２８をマスクにし
て、領域４０のＳｉＯ₂膜５３、５５をＨＦ希釈液でエ
ッチングして除去し、さらに、多結晶Ｓｉ膜４９を周知
のＲＩＥ法によって除去した後、露出されたＳｉＯ₂膜
２の表面を、硫酸系の混合液で洗浄し、さらに水洗して
スピンナ乾燥した。

【００７４】一方、ＩｎＧａＡｓＰ表面保護層３９を、
硫酸と過酸化水素の混合溶液によってエッチングして除
去した後、ＨＦ希釈液によってｎ−ＩｎＰ層３５２の表
面を洗浄し、さらに水洗してスピンナ乾燥した。

【００７５】次に、図１３に示したように、上記領域４
０のＳｉＯ₂膜２の表面とｎ−ＩｎＰ層３５２の表面
を、無塵環境下で互いに貼り合わせた。図１３は図１２
（ｂ）と同じ部分の断面を示している。このとき、Ｉｎ
Ｐ基板３１１の［０−１１］方向と、Ｓｉ基板１１０の
［１−１１］または［−１１１］方向のいずれかが平行
となるように配置した。以下、実施例１と同様に熱処理
して、ＩｎＰ基板３１１とＳｉ基板１１０をレーザ構造
層８０などを介して一体化した。

【００７６】図１４に示したように、上記ＩｎＰ基板３
１１、ＩｎＧａＡｓＰエッチングストップ層３２および
積層膜２７を順次除去した後、ＳＯＩ構造９０のレーザ
構造層８０に面した側面にＳｉＮ膜２８（厚さ０．１μ
ｍ）を形成した。ＳＯＩ構造９０に、周知の半導体装置
の製造方法に従って、第２のゲート酸化膜６３、多結晶
Ｓｉ膜７４、７５およびＷＳｉ膜８４、８５からそれぞ
れなる第２のゲート電極、高濃度ｎ型ソース拡散Ｓｉ層
１２、ドレイン拡散層１３、１４、高濃度ｐ型ソース拡
散層１５、ゲート保護絶縁膜５６および真性ベース領域
１６を形成した。さらに電極として、Ｂを添加した多結
晶Ｓｉ膜７６、７７、７８とＷＳｉ膜８６、８７、８８
の積層膜をそれぞれ形成して、ソース、ドレイン、およ
びベース引出しの各電極とした。続いて配線層間絶縁膜
５７、高濃度ｎ型エミッタ拡散層１７を形成してＭＯＳ
トランジスタとバイポーラトランジスタを作製した。

【００７７】図１５（ａ）に示したように、上記レーザ
構造層８０以外の表面を、最小膜厚１μｍ以上のホトレ
ジスト膜９９で覆って保護した。なお、図１５（ａ）〜
図１６は図１４における点線ａでの断面構造を示す。上
記ＩｎＰ第二エッチングストップ層３３を除去した後、
ｐ⁺−ＩｎＧａＡｓＰコンタクト層３４上に、ＳｉＯ₂ス
トライプ５２を、レーザ構造層８０の［０−１１］方向
と平行に形成した。このＳｉＯ₂ストライプ５２をマス
クとして、臭化水素酸と燐酸の混合液によって露出部分
をエッチングして、図１５（ｂ）に示した逆メサ形状を
形成し、さらにこの逆メサ部の側部をポリイミド膜９８
で埋め込んで全体の表面を平坦化した。この平坦化は、
ポリイミド膜９８を全面に形成した後、ＲＩＥなどによ
って余剰のポリイミド膜９８およびホトレジスト膜９９
を、ＳｉＯ₂ストライプ５２の下面の高さまでエッチン
グすればよい。

【００７８】図１６に示したように、ＳｉＯ₂ストライ
プ５２をＨＦ希釈液で除去した後、ホトレジスト膜９９
をアセトンで除去した。ｐ⁺−ＩｎＧａＡｓＰコンタク
ト層３４上にｐ型電極９１、ｎ−ＩｎＰ層３５２の側面
にｎ型電極９２をそれぞれ形成し、さらにトランジスタ
上にＡｌ電極（図示せず）を形成してレーザと電気的に
接続した。全体をレーザ構造層８０の（０−１１）面に
平行な面で劈開してレーザの共振器端面を形成した。

【００７９】上記工程によって、２個のトランジスタと
半導体レーザが一体化された光電子集積化素子が形成さ
れた。本実施例では、（１１１）基板上に作製したレー
ザを集積した。（１１１）化合物半導体基板は、まだ一
般的には用いられていないが、（１００）基板を用いる
場合よりもレーザの閾値電流値を低くすることができ
る。このように、本発明においては、集積される個々の
素子の都合に合わせて、それぞれの基板面方位を選択す
ることができる。また、Ｓｉトランジスタは異なる種類
の複数のトランジスタを集積することできる。ＳＯＩ構
造上に作製することにより、各トランジスタの性能が著
しく向上されることはいううまでもない。

【００８０】本実施例においては、上記実施例１と異な
り、ＩｎＰの表面をＳｉＯ₂の表面と貼り合わせて接着
した。ｎ側のコンタクトはクラッド層であるｎ−ＩｎＰ
層３５２の側面からとったが、クラッド層のドーピング
濃度を高く設定できない場合や特別なコンタクト層が必
要な場合は、クラッド層の上にコンタクト層を形成して
おき、そこにｎ型電極を形成するようにしてもよい。

【００８１】上記実施例１と同様に、本実施例において
も、集積できる素子の種類は本実施例に限定されるもの
ではなく、一体化される材料および面方位の組合せは適
宜選択できる。また、化合物半導体の直接接着を、Ｓｉ
Ｏ₂表面のみならずＳｉ、多結晶Ｓｉ、または非晶質Ｓ
ｉ表面と行なってもよい。作製手順の詳細を適宜変更で
きることは当然である。

【００８２】〈実施例３〉図１７は、本発明の第３の実
施例を示す図である。本実施例は、上記実施例１におい
て作製された集積化素子を、アレイ状に作製した例であ
る。図５（ａ）に示したように、ＩｎＰ基板３１０上に
レーザ構造層７０を形成した後、これをストライプ状に
パターニングした。一方、Ｓｉ基板１１０上にＳｉＮ膜
２２をストライプ状に形成してＳｉ基板１１０表面を露
出し、レーザ構造層７０を実施例１の要領で直接接着し
た後、実施例１と同様に処理して集積化素子を作製し
た。

【００８３】本実施例に示したように、本発明によれ
ば、化合物半導体集積化素子を、Ｓｉ基板上にアレイ状
に作製することができる。従ってチップを量産すること
も可能であり、実用的で生産性の高い作製方法が提供さ
れる。

【００８４】

【発明の効果】以上説明したように、本発明によれば、
Ｓｉ素子と化合物半導体素子を、各素子の特性および作
製プロセスに最も適した面方位で形成し、集積すること
ができる。Ｓｉ素子はＳＯＩ構造上に作製されるので、
特性がすぐれた素子が得られ、また、集積化素子はアレ
イ状に作製することもできる。従って、実用に則した高
機能集積化素子が、高い歩留まりで作製される。

【図面の簡単な説明】

【図１】本発明によって形成された半導体層構造を示す
図、

【図２】従来の半導体層構造を示す図、

【図３】本発明の第１の実施例を示す図、

【図４】本発明の第１の実施例を示す図、

【図５】本発明の第１の実施例を示す図、

【図６】本発明の第１の実施例を示す図、

【図７】本発明の第１の実施例を示す図、

【図８】本発明の第２の実施例を示す図、

【図９】本発明の第２の実施例を示す図、

【図１０】本発明の第２の実施例を示す図、

【図１１】本発明の第２の実施例を示す図、

【図１２】本発明の第２の実施例を示す図、

【図１３】本発明の第２の実施例を示す図、

【図１４】本発明の第２の実施例を示す図、

【図１５】本発明の第２の実施例を示す図、

【図１６】本発明の第２の実施例を示す図、

【図１７】本発明の第３の実施例を示す図。

【符号の説明】

１００…（１００）ｐ−単結晶Ｓｉ基板、１１０…（１
１０）単結晶Ｓｉ基板、２０、４０、５０、６０…領
域、３０…ｎ型領域、１０１…Ｓｉ膜層、１０２…ソー
ス拡散層、１０３…ドレイン拡散層、１０４…ソース拡
散層、１０５…ドレイン拡散層、１０６…単結晶Ｓｉ薄
膜、１１…高濃度ｎ型埋込Ｓｉ層、１２…高濃度ｎ型ソ
ース拡散Ｓｉ層、１３、１４…ドレイン拡散層、１５…
高濃度ｐ型ソース拡散層、１６…真性ベース領域、１７
…高濃度ｎ型エミッタ拡散層、２、２１、２３、２５、
５４、５５…ＳｉＯ₂膜、２２、２８…ＳｉＮ膜、２
４、２６、２７…積層膜、３１０…（１００）ＩｎＰ基
板、３１１…（１１１）ＩｎＰ基板、３２…ｐ−または
アンドープＩｎＧａＡｓＰエッチングストップ層、３３
…ｐ−またはアンドープＩｎＰ第二エッチングストップ
層、３４…ｐ⁺−ＩｎＧａＡｓＰコンタクト層、３５１
…ｐ−ＩｎＰ層、３５２…ｎ−ＩｎＰ層、３６ａ…アン
ドープＩｎＧａＡｓＰ活性層、３６ｂ…アンドープ量子
井戸（ＭＱＷ）活性層、３７１…ｐ−ＩｎＧａＡｓＰガ
イド層、３７２…ｎ−ＩｎＧａＡｓＰガイド層、３８…
半絶縁性ＩｎＰ層、３９…ｎ−またはアンドープＩｎＧ
ａＡｓＰ表面保護層、４１、４９、７４、７５、７６、
７７、７８…多結晶Ｓｉ膜、４２…ｐ型高濃度多結晶Ｓ
ｉ層、４３…ｎ型高濃度多結晶Ｓｉ層、４４…ｎ型高抵
抗領域、４５…ｐ型高抵抗領域、５１…素子間分離絶縁
膜、５２…ＳｉＯ₂ストライプ、５３…フィルド絶縁
膜、５６…ゲート保護絶縁膜、５７…配線層間絶縁膜、
６１…ゲート酸化膜、６２…第一のゲート酸化膜、６３
…第２のゲート酸化膜、７０、８０…半導体レーザ構造
層、７１…Ｓｉ膜、７２、７３…Ｓｉ膜、８１…TiＮ
膜、８２、８３、８４、８５、８６、８７、８８…ＷＳ
ｉ膜、９０…ＳＯＩ構造、９１…ｐ型電極、９２…ｎ型
電極、９８…ポリイミド膜、９９…ホトレジスト膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者魚見和久東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】単結晶シリコンからなる半導体基板の表面
の第１の領域上に、絶縁膜を介して形成された単結晶シ
リコンからなる第１の半導体層と、上記半導体基板の上
記第１の領域とは異なる第２の領域上に形成された、単
結晶化合物半導体からなる第２の半導体層を少なくとも
具備することを特徴とする半導体装置。
【請求項２】上記第２の領域と上記第２の半導体層の間
には、非晶質シリコン膜が介在していることを特徴とす
る請求項１に記載の半導体装置。
【請求項３】上記第２の領域と上記第２の半導体層の間
には、多結晶シリコン膜が介在していることを特徴とす
る請求項１に記載の半導体装置。
【請求項４】上記第２の領域と上記第２の半導体層の間
には、酸化シリコン膜が介在していることを特徴とする
請求項１に記載の半導体装置。
【請求項５】上記半導体基板の面方位と上記第２の半導
体層の面方位が、互いに異なることを特徴とする請求項
１から４のいずれか一に記載の半導体装置。
【請求項６】上記第２の半導体層は上記半導体基板上に
直接形成され、当該半導体基板の格子配列と上記第２の
半導体層の格子配列が、上記半導体基板と上記第２の半
導体層の接着界面に垂直な一断面において等価でないこ
とを特徴とする請求項１から５のいずれか一に記載の半
導体装置。
【請求項７】上記半導体基板の面方位と上記第１の半導
体層の面方位が、互いに異なることを特徴とする請求項
１から６のいずれか一に記載の半導体装置。
【請求項８】上記第１の半導体層は上記半導体基板上に
直接形成され、当該半導体基板の格子配列と上記第１の
半導体層の格子配列が、上記半導体基板と上記第１の半
導体層の接着界面に垂直な一断面において等価でないこ
とを特徴とする請求項１から７のいずれか一に記載の半
導体装置。
【請求項９】上記第１の半導体層の面方位は、上記第２
の半導体層の面方位と同じであることを特徴とする請求
項１から８のいずれか一に記載の半導体装置。
【請求項１０】上記第２の半導体層は、ＩＩＩ−Ｖ族化
合物半導体からなることを特徴とする請求項１から９の
いずれか一に記載の半導体装置。
【請求項１１】上記第２の半導体層は、ＩＩ−ＶＩ化合
物半導体からなることを特徴とする請求項１から９のい
ずれか一に記載の半導体装置。
【請求項１２】上記半導体基板に固有の劈開面の一つと
上記第１の半導体層に固有の劈開面の一つが、互いに平
行に揃えられたことを特徴とする請求項１から１１のい
ずれか一に記載の半導体装置。
【請求項１３】上記半導体基板は（１１０）面または
（１１０）面から１０°以内で傾斜した表面を有し、上
記第１の半導体層および上記第２の半導体層は、それぞ
れ（１００）面または（１００）面から１０°以内で傾
斜した表面を有していることを特徴とする請求項１から
１２のいずれか一に記載の半導体装置。
【請求項１４】請求項１から１３のいずれか一に記載さ
れた上記半導体装置が、電子回路あるいは光集積回路で
あることを特徴とする半導体回路。
【請求項１５】単結晶シリコンからなる第１の半導体基
板上に、酸化シリコン膜を形成する工程と、所定の素子
が形成された単結晶シリコンからなる第２の半導体基板
を用意する工程と、所定の素子が形成された単結晶化合
物半導体からなる第３の半導体基板を用意する工程と、
上記酸化シリコン膜の表面と上記第２の半導体基板の表
面とを貼り合わせた後、加熱して上記酸化シリコン膜と
上記第２の半導体基板を直接接着する工程と、上記第２
の半導体基板を薄膜化してシリコン層を形成する工程
と、上記シリコン層および上記酸化シリコン膜の所定部
分を選択的に除去して、上記第１の半導体基板の表面を
露出させる工程と、上記第１の半導体基板の露出された
表面と上記第３の半導体基板の表面とを貼り合わせた
後、加熱して上記第１の半導体基板と上記第３の半導体
基板を直接接着する工程と、上記第３の半導体基板を薄
膜化して化合物半導体層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
【請求項１６】単結晶シリコンからなる第１の半導体基
板上に、酸化シリコン膜を形成する工程と、所定の素子
が形成された単結晶シリコンからなる第２の半導体基板
を用意する工程と、所定の素子が形成された単結晶化合
物半導体からなる第３の半導体基板を用意する工程と、
上記酸化シリコン膜の表面と上記第２の半導体基板の表
面とを貼り合わせた後、加熱して上記酸化シリコン膜と
上記第２の半導体基板を直接接着する工程と、上記第２
の半導体基板を薄膜化してシリコン層を形成する工程
と、上記シリコン層および上記酸化シリコン膜の所定部
分を選択的に除去して、上記第１の半導体基板の表面を
露出させる工程と、上記第１の半導体基板の露出された
表面上に非晶質シリコン膜もしくは多結晶シリコン膜を
形成する工程と、上記非晶質シリコン膜もしくは多結晶
シリコン膜の表面と上記第３の半導体基板の表面とを貼
り合わせた後、加熱して上記非晶質シリコン膜もしくは
多結晶シリコン膜の表面と上記第３の半導体基板を直接
接着する工程と、上記第３の半導体基板を薄膜化して化
合物半導体層を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
【請求項１７】単結晶シリコンからなる第１の半導体基
板上に、酸化シリコン膜を形成する工程と、所定の素子
が形成された単結晶シリコンからなる第２の半導体基板
を用意する工程と、所定の素子が形成された単結晶化合
物半導体からなる第３の半導体基板を用意する工程と、
上記酸化シリコン膜の表面と上記第２の半導体基板の表
面とを貼り合わせた後、加熱して上記酸化シリコン膜と
上記第２の半導体基板を直接接着する工程と、上記第２
の半導体基板を薄膜化してシリコン層を形成する工程
と、上記第２の半導体基板の所定部分を選択的に除去し
て、上記酸化シリコンの表面を露出させる工程と、上記
酸化シリコン膜の露出された表面と上記第３の半導体基
板の表面とを貼り合わせた後、加熱して上記酸化シリコ
ン膜と上記第３の半導体基板を直接接着する工程と、上
記第３の半導体基板を薄膜化して化合物半導体層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項１８】上記第１の半導体基板の面方位と上記化
合物半導体層の面方位が、互いに異なることを特徴とす
る、請求項１５から１７のいずれか一に記載の半導体装
置の製造方法。
【請求項１９】上記第１の半導体基板の面方位と上記シ
リコン層の面方位が、互いに異なることを特徴とする、
請求項１５から１８のいずれか一に記載の半導体装置の
製造方法。