JP2009053630A - 表示装置及び当該表示装置を具備する電子機器 - Google Patents

Abstract

【課題】額縁領域の幅を低減し、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置を提供することを課題とする。
【解決手段】単結晶半導体層が着接された絶縁表面を有するベース基板を短冊状に分断し、表示装置の駆動回路に用いることを特徴とする。また本発明においては、絶縁表面を有するベース基板に複数の単結晶半導体層を着接し、当該基板を短冊状に分断することにより、表示装置の駆動回路に用いることを特徴とする。これにより、表示装置のサイズに応じた駆動回路を表示装置に用いることができ、額縁領域の幅を低減し、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置を提供することができる。
【選択図】図１

Description

本発明は表示装置に関する。特に、表示装置において画像を表示するための駆動回路に関する。また、本発明は、表示装置を具備する電子機器に関する。

近年、液晶表示装置、エレクトロルミネッセンス（ＥＬ）表示装置などの表示装置の普及が、ＣＲＴの表示装置と比較して画面の大面積化及び軽量化が可能と言うこともあり、急速に進んでいる。

表示装置の駆動方式としては、パッシブマトリクス方式とアクティブマトリクス方式とがある。アクティブマトリクス方式は、パッシブマトリクス方式と比較して、低消費電力化、高精細化、基板の大型化等が可能であるため、テレビ受像器や携帯電話等の表示部に採用されている。

アクティブマトリクス方式のパネルは、大型化及び高精細化が進み、画素部の駆動を制御するための駆動回路の高性能化が求められている。そのため、駆動回路をＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式や、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）方式を用いて実装する技術が採用されている（ＣＯＧ方式については特許文献１を参照）。図１９（Ａ）にＣＯＧ方式の表示装置について示す。

図１９（Ａ）では、絶縁表面を有する基板１９００上に画素をマトリクス上に配列させた画素部が形成され、画素部を覆うように対向基板１９０１が形成されている。画素は、走査線側ドライバーＩＣ１９０２から延設された走査線１９０３と、信号線側ドライバーＩＣ１９０４から延設された信号線１９０５とが交差して、マトリクス状に配設される。画素部の画素それぞれには、スイッチング素子とそれに接続する画素電極層が備えられている。スイッチング素子の代表的な一例は薄膜トランジスタであり、薄膜トランジスタのゲート側が走査線１９０３と、ソースまたはドレイン側が信号線１９０５と接続される。また、走査線側ドライバーＩＣ１９０２及び信号線側ドライバーＩＣ１９０４には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１９０６と接続されている。また、図１９（Ａ）には、点線ＡＢ間の表示装置の断面も併せて示している。

また、その他の高性能な駆動回路を実装する方式としては、特許文献２にあるように、ガラス等の基板上にレーザ照射により結晶性を高めた非単結晶半導体材料で作製された薄膜トランジスタ（ＴＦＴ；単にトランジスタともいう）で形成された駆動回路を形成し、短冊状（スティック状）に分断して、表示装置上に実装する技術もある。図１９（Ｂ）にスティック状の駆動回路を用いた駆動方式（以下、スティック方式という）の表示装置について示す。

図１９（Ｂ）では、絶縁表面を有する基板１９５０上に画素をマトリクス上に配列させた画素部が形成され、画素部を覆うように対向基板１９５１が形成されている。画素は、走査線側スティックドライバー１９５２から延設された走査線１９５３と、信号線側スティックドライバー１９５４から延設された信号線１９５５とが交差して、マトリクス状に配設される。画素部の画素それぞれには、スイッチング素子とそれに接続する画素電極層が備えられている。スイッチング素子の代表的な一例は薄膜トランジスタであり、薄膜トランジスタのゲート側が走査線１９５３と、ソースまたはドレイン側が信号線１９５５と接続される。また、走査線側スティックドライバー１９５２及び信号線側スティックドライバー１９５４には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１９５６と接続されている。また、図１９（Ｂ）には、点線ＡＢ間の表示装置の断面も併せて示している。
特開２００３−２５５３８６号公報 特開平１１−１６０７３４号公報

図１９（Ａ）に示すＣＯＧ方式の表示装置は、走査線側ドライバーＩＣ１９０２及び信号線側ドライバーＩＣ１９０４が表示装置のサイズに応じて、所定の幅に離間して設けられている。これは、走査線側ドライバーＩＣ１９０２及び信号線側ドライバーＩＣ１９０４の集積度が高く、離間して設けても画素部の動作に支障がないためである。そのため、画素部に対し、走査線１９０３及び信号線１９０５を延設する際に、配線を引き回す必要があり、表示装置の額縁領域１９２１（画素部の周辺領域）の幅を大きく取る必要があった。表示装置において、額縁領域の幅の増大は、液晶表示装置やＥＬ表示装置の利点であるコンパクトさが失われるといった欠点ともなる。

図１９（Ｂ）に示すスティック方式の表示装置は、走査線側スティックドライバー１９５２及び信号線側スティックドライバー１９５４が表示装置のサイズに合わせて、設けられている。走査線側スティックドライバー１９５２及び信号線側スティックドライバー１９５４は、ガラス基板より分断されたものであるため画素部の大きさに応じて形設することができるものの、レーザ照射により結晶性を高めた非単結晶半導体材料を用いて作成された薄膜トランジスタを用いて駆動回路が形成されている。そのため、駆動回路を構成する薄膜トランジスタ間には、レーザ光の照射に起因するレーザ縞の影響により、閾値電圧等のトランジスタ特性のばらつきが生じることがあった。そして、レーザ照射により結晶性が高められた非単結晶半導体材料を用いて形成される走査線側スティックドライバー１９５２及び信号線側スティックドライバー１９５４は、動作不良を引き起こす可能性が内在してしまっていた。

上記問題点に鑑み、本発明は、額縁領域の幅を低減し、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置を提供することを課題とする。また、当該表示装置を表示部に備えた電子機器を提供することを課題とする。

本発明では、単結晶半導体層が着接された絶縁表面を有するベース基板を短冊状に分断し、表示装置の駆動回路に用いることを特徴とする。また本発明においては、絶縁表面を有するベース基板に複数の単結晶半導体層を着接し、当該基板を短冊状に分断することにより、表示装置の駆動回路に用いることを特徴とする。これにより、表示装置のサイズに応じた駆動回路を表示装置に用いることができ、額縁領域の幅を低減し、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置を提供することができる。

本発明の表示装置の一は、ベース基板と、ベース基板上に、単結晶半導体基板を劈開させることで得られる半導体膜を複数回にわたって着接し接合することで得られる半導体膜を用いて作製された複数の薄膜トランジスタを有する駆動回路を有し、駆動回路を有するベース基板が、画素部を有する基板上に実装されていることを特徴としている。

本発明の表示装置の他の一は、ベース基板と、ベース基板上に、複数の第１の凸部を有する第１の単結晶半導体基板を複数の第１の凸部において劈開させることで得られる複数の第１の半導体膜、及び複数の第２の凸部を有する第２の単結晶半導体基板を複数の第２の凸部において劈開させることで得られる複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜、を複数回にわたって着接し接合することで得られる半導体膜を用いて作製される薄膜トランジスタを有する駆動回路を有し、駆動回路を有するベース基板が、画素部を有する基板上に実装されていることを特徴としている。

本発明により、額縁領域の幅を低減し、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置及び当該表示装置を備えた電子機器を提供することができる。そのため、表示装置の大型化または高精細化に伴う額縁領域の面積の増加を低減することができ、よりコンパクトな表示装置及び当該表示装置を備えた電子機器を提供することができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。

（実施の形態１）
本実施の形態では、単結晶半導体基板が着接された異種基板（以下、「ベース基板」という）を短冊状に分断して用いる表示装置の駆動回路及びその作製方法について説明する。

まず図１（Ａ）に示すように、単結晶半導体基板１００上に絶縁膜１０１を形成する。単結晶半導体基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板を、単結晶半導体基板１００として用いることができる。また単結晶半導体基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。

絶縁膜１０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜１０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施の形態では、酸化珪素を絶縁膜１０１として用いる。

酸化珪素を絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。

また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜１０１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

次に図１（Ｂ）に示すように、単結晶半導体基板１００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、単結晶半導体基板１００の表面から一定の深さの領域に、微少ボイドを有する欠陥層１０２を形成する。欠陥層１０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層１０２の位置により、単結晶半導体基板１００から形成される半導体膜１０３の厚さが決まるので、注入の加速電圧は上記半導体膜１０３の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜１０１の膜厚によっても、欠陥層１０２の位置を変えることができる。例えば、絶縁膜１０１の膜厚をより大きくすることで、半導体膜１０３の膜厚をより小さくすることができる。半導体膜１０３の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素を単結晶半導体基板１００に注入する場合、ドーズ量は１×１０^１６乃至１×１０^１７／ｃｍ^２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０^１６／ｃｍ^２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。

なお、欠陥層１０２を形成する上記工程において、単結晶半導体基板１００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、単結晶半導体基板１００の表面が粗くなってしまい、単結晶半導体基板１００から形成される半導体膜と、該半導体膜に接するゲート絶縁膜との界面準位密度にばらつきが生じてしまう場合がある。絶縁膜１０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際に単結晶半導体基板１００の表面が保護され、単結晶半導体基板１００の表面が荒れるのを防ぎ、上記界面準位密度にばらつきが生じるのを防ぐことができる。

次に、熱処理を行うことにより、欠陥層１０２において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、欠陥層１０２において単結晶半導体基板１００が劈開し、半導体膜１０３が、絶縁膜１０１と共に、単結晶半導体基板１００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。

なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波を単結晶半導体基板１００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微少ボイドどうしを結合させ、最終的に単結晶半導体基板１００を劈開させることができる。

次に、図１（Ｄ）に示すように、半導体膜１０３の剥離により露出した面がベース基板１０４側を向くように、半導体膜１０３とベース基板１０４とを貼り合わせる。本実施の形態では、ベース基板１０４上に絶縁膜１０５が形成されており、絶縁膜１０５と半導体膜１０６とを着接し、接合することで、半導体膜１０３とベース基板１０４とを貼り合わせることができる。半導体膜１０６と絶縁膜１１４とを着接し接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。

接合の形成はファンデルワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板１０４は様々なものを用いることが可能である。例えばベース基板１０４としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板１０４として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板１０７として用いても良い。

なお、ベース基板１０４は、その表面に絶縁膜１０５が必ずしも形成されていなくとも良い。絶縁膜１０５が形成されていない場合でも、ベース基板１０４と半導体膜１０３とを接合させることは可能である。ただし、ベース基板１０４の表面に絶縁膜１０５を形成しておくことで、ベース基板１０４から半導体膜１０３に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。

絶縁膜１０５を形成する場合、ベース基板１０４ではなく絶縁膜１０５が半導体膜１０３と接合するので、ベース基板１０４として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜１１４を形成する場合において、ベース基板１０７として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。

なお、半導体膜１０３をベース基板１０４上に貼り合わせる前または貼り合わせた後に、半導体膜１０３の剥離により露出した面に、レーザ光の照射による熱アニールを施しても良い。半導体膜１０３をベース基板１０４上に貼り合わせる前に熱アニールを施すと、剥離により露出した面が平坦化され、接合の強度をより高めることができる。また、半導体膜１０３をベース基板１０４上に貼り合わせた後に熱アニールを施すと、半導体膜１０３が一部溶解し、接合の強度をより高めることができる。

レーザ光の照射による熱アニールを行う場合、半導体に選択的に吸収される固体レーザの基本波または第２高調波のレーザ光を照射することが望ましい。例えば、連続発振のＹＡＧレーザから射出された出力１００Ｗのレーザ光を用いる。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜１０３の剥離により露出した面に照射する。このときのエネルギー密度は１ｋＷ／ｃｍ^２〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。

連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）レーザ、ＧｄＶＯ_４、Ｙ_２Ｏ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ_２レーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。

また、半導体膜１０３をベース基板１０４に着接することによる接合のみによって貼り合わせるのではなく、半導体膜１０３に１０ＭＨｚ〜１ＴＨｚ程度の高周波数の振動を加えることで、半導体膜１０３とベース基板１０４の間に摩擦熱を生じさせ、該熱により半導体膜１０３を部分的に溶解させ、半導体膜１０３をベース基板１０４上に貼り合わせるようにしても良い。

図２に、単結晶半導体基板１００から、表示装置の駆動回路に用いるための半導体膜１０３及び絶縁膜１０１（以下、半導体膜１０３及び絶縁膜１０１を併せて半導体膜２０１ということもある）を剥離し、半導体膜２０１をベース基板１０４上に貼り合わせている様子を示す。ベース基板１０４上において半導体膜２０１を貼り合わせる際は、表示装置の駆動回路の長さに応じて、複数の半導体膜２０１をその長手方向に並べていく。表示装置の駆動回路に応じて半導体膜２０１を配置していき、ベース基板１０４に複数の半導体膜２０１を敷き詰めていくことにより、直径１２インチ程度のシリコンウェハのような単結晶半導体基板を用いて、大型の表示装置のパネルサイズに応じた駆動回路を作製することができる。そのため、ＣＯＧ方式のように大型の表示装置のパネルサイズに応じて複数のドライバーＩＣを実装することがないため、配線の引き回しによる額縁領域の面積を低減し、且つ単結晶半導体基板を基にした半導体膜によるトランジスタ特性にばらつきの少ない駆動回路を作製することができる。

なお半導体膜２０１は、予めベース基板上において、駆動回路を構成する回路とするために島状の半導体膜に加工し、層間膜、配線、及び電極を取り付けた薄膜トランジスタで構成される回路としておく。また、トランジスタ回路は、ｎチャネル型のトランジスタ、ｐチャネル型の薄膜トランジスタの一方または両方を用いて構成するものであってもよい。また、必要に応じて外部との電気的な接続を確保するための引き出し端子を併せて形成する。なお、本実施の形態においては、駆動回路を構成するトランジスタを薄膜トランジスタとして記載しているが、半導体膜の厚さは自由に設定することが可能である。

図９（Ａ）乃至（Ｃ）に半導体膜１０３及び絶縁膜１０１より薄膜トランジスタ等の半導体素子を形成する方法について示し、説明する。図９（Ａ）に示す断面図にあるように、表示装置の駆動回路の長さに応じてその長手方向に複数設けられた半導体膜１０３及び絶縁膜１０１は、半導体膜１０３上に形成されている絶縁膜１０１を除去し、半導体膜１０３を部分的にエッチングすることで、半導体膜１０３より半導体膜１０３ａ乃至半導体膜１０３ｄを形成する。なお、半導体膜のエッチングによって、着接された半導体膜１０３の継ぎ目を除去し、薄膜トランジスタとすることで、トランジスタ特性にばらつきの少ない駆動回路を作製することができる。

図９（Ａ）に示す半導体膜１０３上の絶縁膜を除去した後に、半導体膜１０３の表面を平坦化しても良い。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜１０３とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜１０３の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングにより形成された半導体膜１０３ａ乃至半導体膜１０３ｄに施しても良いし、エッチングする前の半導体膜１０３に施しても良い。

なお、劈開により露出される半導体膜の表面と、ゲート絶縁膜とが接するように、半導体膜をベース基板上に貼り合わせることもできる。ただし、本実施の形態のように、劈開により露出される半導体膜の表面をベース基板側に向けると、より平坦性の高い側の表面がゲート絶縁膜に接するため、半導体膜とゲート絶縁膜の間の界面準位密度を低く、なおかつ均一にすることができる。よって、ゲート絶縁膜に接する半導体膜の表面を平坦化するための研磨を省略、もしくは研磨時間を短縮化することができ、コストを抑えスループットを向上させることができる。

また、半導体膜１０３ａ乃至半導体膜１０３ｄ、或いはエッチングを行う前の半導体膜１０３にエネルギービームを照射して、結晶欠陥を補修しても良い。エネルギービームは、半導体に選択的に吸収されるもの、例えばレーザ光を用いるのが望ましい。レーザ光は、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザ光の波長は、紫外光から近赤外光であることが好ましく、波長１９０ｎｍ〜２０００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いても良い。

なお本実施の形態では、欠陥層１０２の形成により半導体膜１０３を、単結晶半導体基板１００からそれぞれ剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いても良い。

上記工程を経て形成された半導体膜１０３ａ乃至半導体膜１０３ｄを用い、図９（Ｃ）に示すように薄膜トランジスタ１１１〜１１４などの各種半導体素子を形成することが出来る。なお薄膜トランジスタ１１１〜１１４は、ベース基板上では、表示装置の駆動回路を構成するように形成されており、駆動回路の長手方向と同じ長さに薄膜トランジスタが複数列形成された状態となる。

次に、図２に示すベース基板１０４上に敷き詰められた半導体膜２０１より形成された駆動回路の表示装置への実装について図３を用いて説明する。図３に示すようにベース基板１０４上に半導体膜２０１を基に形成されたトランジスタで構成される駆動回路３００は、表示装置の駆動回路の長さに応じて長手方向に敷き詰められた複数の駆動回路３００毎に、短冊状に分断され、走査線側駆動回路または信号線側駆動回路となるスティック状の駆動回路（以下、スティックドライバー３０１）が作製される。スティックドライバー３０１を作製するためのベース基板１０４上の駆動回路３００の短冊状の分断は、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いて行うことができる。

ベース基板１０４より短冊状に分断されたスティックドライバー３０１は、画素部が形成された絶縁表面を有する基板３０２の端部に設けられ、走査線側駆動回路３０３または信号線側駆動回路３０４として実装されるものである。そして絶縁表面を有する基板３０２上の走査線側駆動回路３０３、信号線側駆動回路３０４以外の領域には、対向基板３０５が絶縁表面を有する基板３０２に重畳して設けられる。なお、スティックドライバー３０１と基板３０２との接続は、接着材により固着することで行えばよい。スティックドライバー３０１の基板３０２への固着は、駆動回路３００を有する面が基板３０２を向くように設けてもよいし、駆動回路３００を有する面が基板３０２と反対の方向に向くように設けてもよい。但し、駆動回路３００を有する面は基板３０２を向いて固着する方が基板３０２との電気的な接続を確保し易いため好ましい。

図４（Ａ）に走査線側駆動回路３０３、信号線側駆動回路３０４が実装された表示装置の上面図及び図４（Ｂ）、図４（Ｃ）に当該表示装置の断面図について示し、説明する。

図４（Ａ）には、絶縁表面を有する基板４０１、絶縁表面を有する基板４０１上のＴＦＴを有する画素部４０２、対向基板４０３と、走査線側駆動回路４０４、及び信号線側駆動回路４０５が設けられている。また画素部４０２は、シール材４０６によって、絶縁表面を有する基板４０１と対向基板４０３との間に封止されている。また、ＦＰＣ４０７、及びＦＰＣ４０８が、それぞれ走査線側駆動回路４０４及び信号線側駆動回路４０５に接続されるよう設けられている。

図４（Ａ）の線Ｃ−Ｄにおける断面構造について、図４（Ｂ）に一例を示し、説明する。基板４０１上に、薄膜トランジスタ及び画素電極を有する画素部４０２と、対向基板４０３と、基板４０１及び対向基板４０３に挟持された液晶素子またはＥＬ素子等を具備する表示素子層４０９を有する。表示素子層４０９は、シール材４０６によって対向基板４０３の外側とは隔離されている。また画素部４０２には画像信号及び電源電圧を入力するための引き出し端子４１０が接続されている。また、図３で説明したスティックドライバーは短冊状に切断されたベース基板４１２に接して走査線側駆動回路４０４が設けられており、走査線側駆動回路４０４からは画素部４０２及び外部回路との接続を行うための引き出し端子４１３が設けられている。また、基板４０１側と走査線側駆動回路４０４とは、電気的な接続を行うための球形の導電性部材４１１（導電性粒子ともいう）によって引き出し端子４１０及び引き出し端子４１４と電気的に接続されている。また、引き出し端子４１４は、ＦＰＣ４０７と接続され、外部回路から入力される映像信号及びクロック信号等が入力されるものである。

上述の通り本実施の形態で述べた駆動回路を具備するスティックドライバーは画素部の大きさに応じて設けることができるため、ＣＯＧ方式のように複数のＩＣチップより配線を引き回して画素を駆動する走査線又は信号線を駆動する必要がない。そのため本実施の形態で説明した駆動回路を具備する表示装置及び当該表示装置を備えた電子機器は、額縁領域の幅を低減することができる。また本実施の形態で述べた駆動回路を具備するスティックドライバーは単結晶半導体基板より得られる半導体膜を用いた薄膜トランジスタで構成される。そのため、高速動作が可能であり、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置及び当該表示装置を備えた電子機器を得ることができる。そして、表示装置の大型化または高精細化に伴う額縁領域の面積の増加を低減することができ、よりコンパクトな表示装置及び当該表示装置を備えた電子機器を提供することができる。

高速動作が可能な駆動回路とは、一定以上の周波数での駆動が可能な駆動回路を言う。一例としては、１ＭＨｚ以上の周波数での動作が求められ回路を言う。用いる半導体層を求められる周波数で規定するのは、回路に用いられるスイッチング素子の動作可能な周波数が半導体材料に大きく依存しているためである。キャリア移動度が大きい単結晶半導体材料（単結晶シリコンにおける電子の場合で５００ｃｍ^２／Ｖ・ｓ程度）を用いたスイッチング素子は、信号の伝達速度が大きく高周波数動作に向いている。一方で、キャリア移動度の小さい非単結晶半導体材料（非晶質シリコンにおける電子の場合で１ｃｍ^２／Ｖ・ｓ程度）を用いたスイッチング素子は、信号の伝達速度も小さく高周波数動作には向かない。なお、スイッチング素子の動作可能な周波数の上限は、材料以外のパラメータ（例えばチャネル長等）にも依存するため、一律に、ある周波数以上を高速動作と規定することは困難である。ここでは、表示装置における駆動回路に要求される性能を一応の目安として、周波数の基準を示した。

また図４（Ｃ）には、図４（Ａ）の線Ｃ−Ｄにおける断面構造について、図４（Ｂ）とは異なる構造について示している。図４（Ｃ）に示す断面構造で図４（Ｂ）と異なる点は、ベース基板４１６の基板が薄く、基板４０１と対向基板４０３とが重畳した領域の厚さより、基板４０１とベース基板４１６とが重畳した領域の厚さが薄いという点にある。ベース基板４１６を対向基板４０３より薄くしてスティックドライバーを表示装置に実装することにより、ベース基板４１６上に空間が確保できる。ベース基板４１６上に得られる空間は、駆動回路が動作することによって生じる熱を逃がすといった効果を奏する。そのため、駆動回路の信頼性の向上及び駆動回路の長寿命化を図ることができる。また、ベース基板４１２に放熱性の高い部材を用いることにより、駆動回路が動作することによって生じる熱を逃がすことができる。駆動回路にから熱を高効率で逃がす構成とすることにより、駆動回路の信頼性の向上及び駆動回路の長寿命化を図ることができる。なお、ベース基板として、特に多結晶半導体で形成されるシリコン基板またはステンレス基板を含む金属基板を用いることにより、熱拡散をさらに促すことができるため好適である。

なお、本実施の形態においては、駆動回路を具備するスティックドライバーは、基板の一表面上に形成したが、本発明はこれに限られない。例えば、絶縁性基板の一表面（表面）に非単結晶半導体層を形成して表示部とし、絶縁性基板の別の一表面（裏面）にスティックドライバーを固着して駆動回路としても良い。このような構成とすることにより、絶縁性基板の一表面をすべて表示部として用いることができるため、表示装置の額縁部分がごく僅かになり、表示面の有効利用が可能となる。また、駆動回路を単結晶半導体層にて形成されることにより、駆動回路に必要かつ十分な動作速度を確保することができる。ここで、表面の表示部と裏面の駆動回路部との電気的な接続は、ガラス基板を貫通する埋め込み配線によって行うことができる。また、ＦＰＣを用いて接続することも可能である。

なお本発明における駆動回路を実装しうる表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
（実施の形態２）

本実施の形態では、上記実施の形態で説明したスティック状半導体の作製方法とは異なる方法を用いて作製される駆動回路を具備する表示装置について説明を行う。

まず図５（Ａ）に示すように、単結晶半導体基板５００上に絶縁膜５０１を形成する。単結晶半導体基板５００として、実施の形態１で述べた単結晶半導体基板１００と同じ基板を用いることができる。

絶縁膜５０１は、実施の形態１で述べた絶縁膜１０１と同じ絶縁膜を用いることができる。例えば本実施の形態では、酸化珪素を絶縁膜５０１として用いる。

次に図５（Ｂ）に示すように、単結晶半導体基板５００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、単結晶半導体基板５００の表面から一定の深さの領域に、微少ボイドを有する欠陥層５０２を形成する。欠陥層５０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層５０２の位置により、単結晶半導体基板５００から形成される半導体膜５０６、半導体膜５０８の厚さが決まるので、注入の加速電圧は上記半導体膜５０６、半導体膜５０８の厚さを考慮して行う。また上記注入の加速電圧のみならず、絶縁膜５０１の膜厚によっても、欠陥層５０２の位置を変えることができる。例えば、絶縁膜５０１の膜厚をより大きくすることで、半導体膜５０６、半導体膜５０８の膜厚をより小さくすることができる。半導体膜５０６、半導体膜５０８の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素を単結晶半導体基板５００に注入する場合、ドーズ量は１×１０^１６乃至１×１０^１７／ｃｍ^２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０^１６／ｃｍ^２、加速電圧を４０ｋＶとし、水素または水素イオンのイオン注入を行う。

なお、欠陥層５０２を形成する上記工程において、単結晶半導体基板５００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、単結晶半導体基板５００の表面が粗くなってしまい、単結晶半導体基板５００から形成される半導体膜と、該半導体膜に接するゲート絶縁膜との界面準位密度にばらつきが生じてしまう場合がある。絶縁膜５０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際に単結晶半導体基板５００の表面が保護され、単結晶半導体基板５００の表面が荒れるのを防ぎ、上記界面準位密度にばらつきが生じるのを防ぐことができる。

次に、単結晶半導体基板５００を部分的に除去する。本実施の形態では、図５（Ｃ）に示すように、マスク５０４を用い、絶縁膜５０１と共に単結晶半導体基板５００を部分的にエッチングにより除去し、複数の凸部５０３を有する単結晶半導体基板５００を形成する。

単結晶半導体基板５００は、複数の凸部５０３の単結晶半導体基板５００に対して垂直方向（深さ方向）における幅ｄが、欠陥層５０２の深さと同じか、それ以上の大きさを有する。なお、複数の凸部５０３の単結晶半導体基板５００に対して垂直方向（深さ方向）における幅ｄは、必ずしも一定である必要はなく、場所によって異なる値を有していても良い。具体的に、幅ｄは、半導体膜５０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。

なお、単結晶半導体基板５００は、反りや撓みを有している場合や、端部に弱冠丸みを帯びている場合がある。そして、単結晶半導体基板５００から半導体膜を剥離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを注入する際、単結晶半導体基板５００の端部において上記ガスまたはイオンの注入を十分に行うことができない場合もある。そのため、単結晶半導体基板５００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、単結晶半導体基板５００が有する複数の凸部５０３は、単結晶半導体基板５００の縁から所定の間隔を有するよう、離れた位置に形成するのが望ましい。単結晶半導体基板５００の縁から所定の間隔を有するよう、離れた位置に凸部５０３を形成することで、再現性良く劈開による半導体膜の形成を行うことができる。例えば、最も端部に位置する凸部５０３と、単結晶半導体基板５００の縁との間隔は、数十μｍ乃至数十ｍｍとすると良い。

次に、マスク５０４を除去した後、熱処理を行うことにより、欠陥層５０２において隣接する微少ボイドどうしが結合して、微少ボイドの体積が増大する。その結果、欠陥層５０２において単結晶半導体基板５００が劈開し、凸部５０３の一部であった半導体膜５０６が、絶縁膜５０１と共に、単結晶半導体基板５００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。

なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波を単結晶半導体基板５００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微少ボイドどうしを結合させ、最終的に単結晶半導体基板５００を劈開させることができる。

そして、図５（Ｄ）に示すように、コレット５０５を半導体膜５０６上に形成された絶縁膜５０１に固着させ、半導体膜５０６を単結晶半導体基板５００から引き離す。上記熱処理による単結晶半導体基板５００の劈開が不完全である場合でも、コレット５０５を用いて力を加えることで、半導体膜５０６を単結晶半導体基板５００から完全に剥離させることができる。コレット５０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、凸部５０３の一つに選択的に固着させることができる手段を用いる。図５（Ｄ）では、コレット５０５として真空チャックを用いる場合を例示している。

また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度であり、それ以下の温度（好ましくは、１０度以下）で接着効果を有し、１７度以上（好ましくは２５度程度）では接着効果を有さない。

なお、単結晶半導体基板５００を劈開させる前に、単結晶半導体基板５００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。

次に、図６（Ａ）に示すように、半導体膜５０６の剥離により露出した面がベース基板５０７側を向くように、半導体膜５０６とベース基板５０７とを貼り合わせる。本実施の形態では、ベース基板５０７上に絶縁膜５１４が形成されており、絶縁膜５１４と半導体膜５０６とを着接し、接合することで、半導体膜５０６とベース基板５０７とを貼り合わせることができる。半導体膜５０６と絶縁膜５１４とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。

接合の形成はファンデルワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、ベース基板５０７としては、実施の形態１で述べたベース基板１０４と同様の基板を用いて作製することができる。様々なものを用いることが可能である。

なお、ベース基板５０７は、その表面に絶縁膜５１４が必ずしも形成されていなくとも良い。絶縁膜５１４が形成されていない場合でも、ベース基板５０７と半導体膜５０６とを接合させることは可能である。ただし、ベース基板５０７の表面に絶縁膜５１４を形成しておくことで、ベース基板５０７から半導体膜５０６に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。

絶縁膜５１４を形成する場合、ベース基板５０７ではなく絶縁膜５１４が半導体膜５０６と接合するので、ベース基板５０７として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜５１４を形成する場合において、ベース基板５０７として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。

なお、半導体膜５０６をベース基板５０７上に貼り合わせる前または貼り合わせた後に、半導体膜５０６の剥離により露出した面に、レーザ光の照射による熱アニールを施しても良い。半導体膜５０６をベース基板５０７上に貼り合わせる前に熱アニールを施すと、剥離により露出した面が平坦化され、接合の強度をより高めることができる。また、半導体膜５０６をベース基板５０７上に貼り合わせた後に熱アニールを施すと、半導体膜５０６が一部溶解し、接合の強度をより高めることができる。

レーザ光の照射による熱アニールを行う場合、半導体に選択的に吸収される固体レーザの基本波または第２高調波のレーザ光を照射することが望ましい。例えば、連続発振のＹＡＧレーザから射出された出力１００Ｗのレーザ光を用いる。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜５０６の剥離により露出した面に照射する。このときのエネルギー密度は１ｋＷ／ｃｍ^２〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。

連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）レーザ、ＧｄＶＯ_４、Ｙ_２Ｏ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ_２レーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。

また、半導体膜５０６をベース基板５０７上に接合のみによって貼り合わせるのではなく、半導体膜５０６に１０ＭＨｚ〜１ＴＨｚ程度の高周波数の振動を加えることで、半導体膜５０６とベース基板５０７の間に摩擦熱を生じさせ、該熱により半導体膜５０６を部分的に溶解させ、半導体膜５０６をベース基板５０７上に貼り合わせるようにしても良い。

なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５度程度）において、マイクロニードルの先端に付着した低温凝固剤を、凸部５０３上の絶縁膜５０１に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと凸部５０３上の絶縁膜５０１とを固着させる。そして、単結晶半導体基板５００から引き離した半導体膜５０６を、ベース基板５０７上に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体膜５０６から引き離すことができる。

次に図６（Ｂ）に示すように、半導体膜５０６を形成する単結晶半導体基板５００とは異なる結晶面方位を有する単結晶半導体基板５００から、半導体膜５０６と同様の手法を用いて半導体膜５０８を剥離し、ベース基板５０７上に貼り合わせる。

半導体中における多数キャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有する単結晶半導体基板５００を、適宜選択して半導体膜５０６または半導体膜５０８を形成すればよい。例えば半導体膜５０６を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体膜５０６を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。また、例えば半導体膜５０８を用いてｐ型の半導体素子を形成するならば、｛１１０｝面を有する半導体膜５０８を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、半導体膜５０６または半導体膜５０８の貼り合わせの方向を定めるようにする。

なお、上述したように、単結晶半導体基板５００は、反りや撓みを有している場合や、端部に丸みを帯びている場合がある。また、単結晶半導体基板５００から半導体膜を剥離するために水素又は希ガス、或いは水素イオン又は希ガスイオンを注入する際、単結晶半導体基板５００の端部において上記ガスまたはイオンの注入を十分に行うことができない場合もある。そのため、単結晶半導体基板５００の端部に位置する部分は、半導体膜を剥離させるのが難しく、単結晶半導体基板をベース基板に貼り合わせた後に単結晶半導体基板を劈開して半導体膜を形成する場合、半導体膜間の間隔が数ｍｍ〜数ｃｍとなってしまう。しかし、本発明では、単結晶半導体基板５００をベース基板５０７に貼り合わせる前に、単結晶半導体基板５００を劈開させて半導体膜５０６と半導体膜５０８を形成している。よって、半導体膜５０６と半導体膜５０８をベース基板５０７上に貼り合わせる際、半導体膜５０６と半導体膜５０８の間隔を、数十μｍ程度に小さく抑えることができ、半導体膜５０６と半導体膜５０８の隙間をまたぐように表示装置の駆動回路を作製することが容易となる。

図７に、結晶面方位が互いに異なる単結晶半導体基板５６０（第１の単結晶半導体基板ともいう）と単結晶半導体基板５６１（第２の単結晶半導体基板ともいう）から、それぞれ半導体膜５６３（第１の半導体膜ともいう）と半導体膜５６４（第２の半導体膜ともいう）を剥離し、該半導体膜５６３と半導体膜５６４をベース基板５６２上に貼り合わせている様子を示す。ベース基板５６２上において半導体膜５６３と半導体膜５６４を貼り合わせる位置は、半導体素子のマスク図面の情報を元に決めることができる。なお、図７では２つの単結晶半導体基板５６０、単結晶半導体基板５６１から半導体膜５６３と半導体膜５６４を剥離する例について示しているが、単結晶半導体基板は３つ以上用いていても良い。なお半導体膜５６３及び半導体膜５６４は、上記実施の形態１の図２において説明したように表示装置の駆動回路の長さに応じて、複数の半導体膜５６３及び半導体膜５６４をその長手方向に並べていく。図７においてはベース基板５６２上の領域５９１に複数の半導体膜５６３及び半導体膜５６４を敷き詰めていくことで大型の表示装置のパネルサイズに応じた駆動回路を作製することができる。そのため、ＣＯＧ方式のように大型の表示装置のパネルサイズに応じて複数のドライバーＩＣを実装することがないため、配線の引き回しによる額縁領域の面積を低減し、且つ単結晶半導体基板を基にした半導体膜によるトランジスタ特性にばらつきの少ない駆動回路を作製することができる。

次に図６（Ｃ）に示すように、半導体膜５０６及び半導体膜５０８上に形成されている絶縁膜５０１を除去する。図６（Ｃ）には、半導体膜５０６及び半導体膜５０８の断面図に加えて、半導体膜５０６及び半導体膜５０８の上面図も示す。図６（Ｃ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。

次に、図８（Ａ）に示すように、半導体膜５０６と半導体膜５０８を部分的にエッチングすることで、半導体膜５０６から半導体膜５０９を、半導体膜５０８から半導体膜５１０を形成する。図８（Ａ）には、半導体膜５０９及び半導体膜５１０の断面図に加えて、半導体膜５０９及び半導体膜５１０の上面図も示す。図８（Ａ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。半導体膜５０６及び半導体膜５０８をさらにエッチングすることで、半導体膜５０６及び半導体膜５０８の端部において接合の強度が不十分である領域を、除去することができる。

なお、本実施の形態では、一つの半導体膜５０６をエッチングすることで１つの半導体膜５０９を形成し、一つの半導体膜５０８をエッチングすることで１つの半導体膜５１０を形成しているが、本発明はこの構成に限定されない。例えば、一つの半導体膜５０６をエッチングすることで複数の半導体膜５０９を形成しても良いし、一つの半導体膜５０８をエッチングすることで複数の半導体膜５１０を形成しても良い。

図８（Ａ）に示すように半導体膜５０９及び半導体膜５１０が形成された後、図８（Ｂ）に示すように半導体膜５０９及び半導体膜５１０の表面を平坦化しても良い。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜５０９及び半導体膜５１０とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜５０９及び半導体膜５１０の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングにより形成された半導体膜５０９及び半導体膜５１０に施しても良いし、エッチングする前の半導体膜５０６及び半導体膜５０８に施しても良い。

なお、劈開により露出される半導体膜の表面と、ゲート絶縁膜とが接するように、半導体膜をベース基板上に貼り合わせることもできる。ただし、本実施の形態のように、劈開により露出される半導体膜の表面をベース基板側に向けると、より平坦性の高い側の表面がゲート絶縁膜に接するため、半導体膜とゲート絶縁膜の間の界面準位密度を低く、なおかつ均一にすることができる。よって、ゲート絶縁膜に接する半導体膜の表面を平坦化するための研磨を省略、もしくは研磨時間を短縮化することができ、コストを抑えスループットを向上させることができる。

また、半導体膜５０９及び半導体膜５１０、或いはエッチングを行う前の半導体膜５０６及び半導体膜５０８にエネルギービームを照射して、結晶欠陥を補修しても良い。エネルギービームは、半導体に選択的に吸収されるもの、例えばレーザ光を用いるのが望ましい。レーザ光は、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザ光の波長は、紫外光から近赤外光であることが好ましく、波長１９０ｎｍ〜２０００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いても良い。

なお本実施の形態では、欠陥層５０２の形成により半導体膜５０６と半導体膜５０８とを、単結晶半導体基板５００からそれぞれ剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いても良い。

上記工程を経て形成された半導体膜５０９、半導体膜５１０を用い、図８（Ｂ）に示すように薄膜トランジスタ５１１乃至５１３などの各種半導体素子を形成することが出来る。

本実施の形態で説明した表示装置に用いられる駆動回路は、複数の単結晶半導体基板５００を用いて一つのベース基板に複数の半導体膜を貼り合わせるので、大型のベース基板５０７に対しても高スループットで処理を行うことができる。また、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な表示装置の駆動回路を提供することができる。

また、本発明の本実施の形態で説明した表示装置に用いられる駆動回路は、単結晶半導体基板５００を複数箇所において劈開することで複数の半導体膜５０６を形成し、該複数の半導体膜をベース基板上に貼り合わせることができるので、半導体装置における半導体素子の極性及びレイアウトに合わせて、複数の各半導体膜５０６を貼り合わせる位置を選択することができる。

次に、図２に示すベース基板１０４上に敷き詰められた半導体膜２０１より形成された駆動回路の表示装置への実装については、上記実施の形態１で述べた図３、及び図４に関する説明と同様である。その結果、本発明の駆動回路を具備する表示装置を得ることができる。また実施の形態１と同様に、本実施の形態で述べた駆動回路を具備するスティックドライバーは画素部の大きさに応じて設けることができるため、ＣＯＧ方式のように複数のＩＣチップより配線を引き回して画素を駆動する走査線又は信号線を駆動する必要がない。そのため本実施の形態で説明した駆動回路を具備する表示装置及び当該表示装置を備えた電子機器は、額縁領域の幅を低減することができる。また本実施の形態で述べた駆動回路を具備するスティックドライバーは単結晶半導体基板より得られる半導体膜を用いた薄膜トランジスタで構成される。そのため、高速動作が可能であり、且つトランジスタ特性のばらつきの影響を受けることのない駆動回路を設けた表示装置及び当該表示装置を備えた電子機器を得ることができる。そして、表示装置の大型化または高精細化に伴う額縁領域の面積の増加を低減することができ、よりコンパクトな表示装置及び当該表示装置を備えた電子機器を提供することができる。

なお本発明における駆動回路を実装しうる表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、本発明の表示装置が具備する駆動回路の各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１０（Ａ）に、また図１０（Ａ）に示すインバータの上面図を図１０（Ｂ）に、一例として示す。

図１０（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインと、トランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。

またトランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。

図１０（Ａ）に示すインバータを形成するために、本発明の実施の形態２で述べた駆動回路の作製方法を用いる。すなわち、図１０（Ｂ）に示すように、結晶面方位が｛１００｝である半導体膜２０３０と、結晶面方位が｛１１０｝である半導体膜２０３１とをベース基板上に貼り合わせる。次に、図１０（Ｃ）に示すように、半導体膜２０３０を部分的にエッチングすることで半導体膜２００８を形成し、また半導体膜２０３１を部分的にエッチングすることで半導体膜２０１０を形成する。

そして図１０（Ｄ）に示すように、半導体膜２００８を用いてｎチャネル型のトランジスタ２００２を形成し、半導体膜２０１０を用いてｐチャネル型のトランジスタ２００１を形成することで、インバータを形成することができる。

具体的に図１０（Ｄ）に示すインバータでは、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。

また図１０（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。

本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、本発明の表示装置が具備する駆動回路の各種回路の具体的な構成について、ＮＡＮＤを例に挙げて説明する。ＮＡＮＤの回路図を図１１（Ａ）に、また図１１（Ａ）に示すＮＡＮＤの上面図を図１１（Ｂ）に、一例として示す。

図１１（Ａ）に示すＮＡＮＤは、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。

具体的にトランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００３のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。

図１１（Ａ）に示すＮＡＮＤを形成するために、本発明の実施の形態２で述べた駆動回路の作製方法を用いる。すなわち、図１１（Ｂ）に示すように、結晶面方位が｛１００｝である半導体膜３０３０と、結晶面方位が｛１１０｝である半導体膜３０３１とをベース基板上に貼り合わせる。次に、図１１（Ｃ）に示すように、半導体膜３０３０を部分的にエッチングすることで半導体膜３００６を形成し、また半導体膜３０３１を部分的にエッチングすることで半導体膜３００５を形成する。

そして図１１（Ｄ）に示すように、半導体膜３００６を用いてｎチャネル型のトランジスタ３００３とトランジスタ３００４を形成し、半導体膜３００５を用いてｐチャネル型のトランジスタ３００１とトランジスタ３００２を形成することで、インバータを形成することができる。

図１１（Ｂ）に示すＮＡＮＤでは、直列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。

ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。

本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。

本実施の形態では、本発明に用いられる薄膜トランジスタの具体的な作製方法の一例について説明する。

まず図１２（Ａ）に示すように、ベース基板６０１上に｛１００｝面を有する半導体膜６０３、｛１１０｝面を有する半導体膜６０４を形成する。本実施例では、ベース基板６０１と、半導体膜６０３及び半導体膜６０４との間に、絶縁膜６０２が設けられている場合を例示している。絶縁膜は複数の絶縁膜が積層されることで形成されていても良いし、単層の絶縁膜で形成されていても良い。

半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０^１７ｃｍ^−３以上１×１０^１８ｃｍ^−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、ベース基板６０１上に半導体膜を貼り合わせる前に行っても良いし、貼り合わせた後に行っても良い。

また半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。

次に図１２（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。

上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。

或いは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜６０６を形成しても良い。

次に図１２（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層目の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。

また、本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

なお電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、窒化酸化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、窒化酸化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。

なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。

次に図１２（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０３にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０４にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０３に添加する際、ｎ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０４に添加する際、ｐ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜６０３及び半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。

次に、図１３（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ_３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。

次に図１３（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３、半導体膜６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、半導体膜６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜６０３に添加する際、ｎ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０４に添加する際、ｐ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。

上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。

なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅より長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。

次に、ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。

上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。なお、ｐ型の半導体だと、多数キャリアである正孔の移動度が最も高くなる結晶の方位が｛１１０｝面であり、ｎ型の半導体だと、多数キャリアである電子の移動度が最も高くなる結晶の方位が｛１００｝面である。よって本発明では、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。

次に図１３（Ｃ）に示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことが出来る。具体的に絶縁膜６１９として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。

次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させても良い。

なお、半導体膜６０３と半導体膜６０４が、実施の形態３で示す方法でベース基板６０１上に貼り合わされている場合、半導体膜６０３、半導体膜６０４と、ベース基板６０１との間に、互いに分離している絶縁膜がそれぞれ存在する。しかし、例えば上記ポリイミド、シロキサン系樹脂などを用いて塗布法で絶縁膜６２０を形成することで、分離して存在する上記絶縁膜間に段差が存在していても、絶縁膜６２０の表面の平坦性が損なわれるのを防ぐことができる。よって、絶縁膜６２０の表面に凹凸が生じることで、後に絶縁膜６２０上に形成される導電膜６２１、導電膜６２２が部分的に極端に薄くなる、または最悪の場合段切れを起すのを防ぐことができる。したがって、塗布法で絶縁膜６２０を形成することにより、結果的に本発明を用いて形成される半導体装置の歩留まり及び信頼性を高めることができる。

なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。

絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

次に図１４に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ_３とＨｅの混合ガスを用いたが、これに限定されるものではない。

導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。

アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。

導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３及び半導体膜６０４とがそれぞれ良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、６２２を下層からＴｉ、窒化チタン、Ａｌ−Ｓｉ、Ｔｉ、窒化チタンの５層構造とすることが出来る。

なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。

図１４には、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の上面図が示されている。ただし図１４では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。

また本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。

また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

本実施例では、本発明に係る駆動回路を具備する表示装置の構成について説明する。

アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明の駆動回路を具備する表示装置は、他の発光素子を用いた発光装置であっても良い。

ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。

図１５に、本実施例の発光装置の断面図を示す。図１５に示す発光装置は、スティックドライバー１６３０の駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また図１５に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。なおスティックドライバー１６３０は接着材により素子基板１６００に固着されており、球形の導電性部材により引き出し端子を介して外部回路及び画素との電気的接続を成している。

発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。

陽極は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。

なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。

共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。

上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。

有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。

さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。

アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。

ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物等を挙げることができる。

導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。

導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。

導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。

陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。

電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。

また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。

なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。またスイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４の半導体層には、単結晶半導体基板より得られる半導体膜に限らず、非晶質半導体膜、多結晶半導体膜を用いたものであってもよい。

次に図１６に、本実施例の液晶表示装置の断面図を示す。図１６に示す液晶表示装置は、スティックドライバー１６５０の駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また図１６に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。なおスティックドライバー１６５０は接着材により素子基板１６１０に固着されており、球形の導電性部材により引き出し端子を介して外部回路及び画素との電気的接続を成している。

液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。

なお、トランジスタ１６１３は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。またトランジスタ１６１３の半導体層には、単結晶半導体基板より得られる半導体膜に限らず、非晶質半導体膜、多結晶半導体膜を用いたものであってもよい。また液晶１６１８には、ＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディスコティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ− Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。具体的には、１画素を複数のサブピクセルに分割し、各サブピクセルの中央に位置する対向基板の箇所に凸部を設けることで１画素をマルチドメイン化する。なお、凸部は、対向基板または素子基板の一方または両方に設けてもよく、放射状に液晶分子を配向させ、配向規制力を向上させることもできる。

本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。

本実施例では、本発明に係る駆動回路を具備する表示装置の全体的な構成ついて説明する。図１７に、本発明に係る駆動回路を具備する表示装置のブロック図を、一例として示す。

図１７に示す表示装置は、画素を複数有する画素部２４００と、各画素をラインごとに選択する走査線駆動回路２４１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路２４２０とを有する。

図１７において信号線駆動回路２４２０は、シフトレジスタ２４２１、第１のラッチ２４２２、第２のラッチ２４２３、ＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換回路２４２４を有している。シフトレジスタ２４２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ２４２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ２４２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。

第１のラッチ２４２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１のラッチ２４２２に書き込まれ、保持される。なお、第１のラッチ２４２２が有する複数の記憶回路に順にビデオ信号を書き込んでも良いが、第１のラッチ２４２２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えば４つの記憶回路ごとにラッチをグループに分けた場合、４分割で分割駆動することになる。

第１のラッチ２４２２の全ての記憶回路への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。

１ライン期間が終了すると、第２のラッチ２４２３に入力されるラッチ信号Ｓ−ＬＳのパルスに従って、第１のラッチ２４２２に保持されているビデオ信号が、第２のラッチ２４２３に一斉に書き込まれ、保持される。ビデオ信号を第２のラッチ２４２３に送出し終えた第１のラッチ２４２２には、再びシフトレジスタ２４２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２のラッチ２４２３に書き込まれ、保持されているビデオ信号が、ＤＡ変換回路２４２４に入力される。

そしてＤＡ変換回路２４２４は、入力されたデジタルのビデオ信号をアナログのビデオ信号に変換し、信号線を介して画素部２４００内の各画素に入力する。

なお信号線駆動回路２４２０は、シフトレジスタ２４２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。

なお図１７ではＤＡ変換回路２４２４の後段に画素部２４００が直接接続されているが、本発明はこの構成に限定されない。画素部２４００の前段に、ＤＡ変換回路２４２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。

次に、走査線駆動回路２４１０の動作について説明する。本発明に係る駆動回路を具備する表示装置では、画素部２４００の各画素に走査線が複数設けられている。走査線駆動回路２４１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたトランジスタがオンになり、画素へのビデオ信号の入力が行われる。

本発明では、単結晶半導体基板より得られた半導体膜を用いて駆動回路を構成するトランジスタを形成しているため、駆動回路を構成するトランジスタ間のトランジスタ特性のばらつきを低減することができるので、走査線駆動回路２４１０、信号線駆動回路２４２０の誤動作が少なく、画素部２４００にて高画質の画像を得ることができる。

本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。

本発明では、額縁領域に幅が小さくでき、且つトランジスタ特性のばらつきの影響の少なくできる駆動回路を具備する表示装置を作製することができる。よって、本発明に係る駆動回路を具備する表示装置は、情報表示用の表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが好ましい。その他に、本発明に係る駆動回路を具備する表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、などが挙げられる。これら電子機器の具体例を図１８に示す。

図１８（Ａ）は情報表示用の表示装置であり、筐体５００１、表示部５００２、スピーカー部５００３等を含む。本発明に係る駆動回路を具備する表示装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用の表示装置が含まれる。

図１８（Ｂ）はノート型パーソナルコンピュータであり、本体５２０１、筐体５２０２、表示部５２０３、キーボード５２０４、マウス５２０５等を含む。本発明に係る駆動回路を具備する表示装置は、表示部５２０３に用いることができる。

図１８（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体５４０１、筐体５４０２、表示部５４０３、記録媒体（ＤＶＤ等）読み込み部５４０４、操作キー５４０５、スピーカー部５４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明に係る駆動回路を具備する表示装置は、表示部５４０３に用いることができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。

実施の形態１を説明するための図。 実施の形態１を説明するための図。 実施の形態１を説明するための図。 実施の形態１を説明するための図。 実施の形態２を説明するための図。 実施の形態２を説明するための図。 実施の形態２を説明するための図。 実施の形態２を説明するための図。 実施の形態１を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 本発明の実施例を説明するための図。 従来のパネルの構成例を示す図。

符号の説明

１００ 単結晶半導体基板
１０１ 絶縁膜
１０２ 欠陥層
１０３ 半導体膜
１０４ ベース基板
１０５ 絶縁膜
１０６ 半導体膜
１０７ ベース基板
１１１ 薄膜トランジスタ
１１４ 絶縁膜
２０１ 半導体膜
３００ 駆動回路
３０１ スティックドライバー
３０２ 基板
３０３ 走査線側駆動回路
３０４ 信号線側駆動回路
３０５ 対向基板
４０１ 基板
４０２ 画素部
４０３ 対向基板
４０４ 走査線側駆動回路
４０５ 信号線側駆動回路
４０６ シール材
４０７ ＦＰＣ
４０８ ＦＰＣ
４０９ 表示素子層
４１０ 端子
４１１ 導電性部材
４１２ ベース基板
４１３ 端子
４１４ 端子
４１５ 接着材
４１６ ベース基板
５００ 単結晶半導体基板
５０１ 絶縁膜
５０２ 欠陥層
５０３ 凸部
５０４ マスク
５０５ コレット
５０６ 半導体膜
５０７ ベース基板
５０８ 半導体膜
５０９ 半導体膜
５１０ 半導体膜
５１１ 薄膜トランジスタ
５１４ 絶縁膜
５６０ 単結晶半導体基板
５６１ 単結晶半導体基板
５６２ ベース基板
５６３ 半導体膜
５６４ 半導体膜
５９１ 領域
６０１ ベース基板
６０２ 絶縁膜
６０３ 半導体膜
６０４ 半導体膜
６０６ ゲート絶縁膜
６０７ 電極
６０８ 不純物領域
６０９ 不純物領域
６１０ サイドウォール
６１１ 高濃度不純物領域
６１２ 低濃度不純物領域
６１３ チャネル形成領域
６１４ 高濃度不純物領域
６１５ 低濃度不純物領域
６１６ チャネル形成領域
６１７ トランジスタ
６１８ トランジスタ
６１９ 絶縁膜
６２０ 絶縁膜
６２１ 導電膜
６２２ 導電膜
１０３ａ 半導体膜
１０３ｂ 半導体膜
１０３ｃ 半導体膜
１０３ｄ 半導体膜
１６００ 素子基板
１６０１ トランジスタ
１６０２ トランジスタ
１６０３ スイッチング用トランジスタ
１６０４ 駆動用トランジスタ
１６０５ 発光素子
１６０６ 画素電極
１６０７ 電界発光層
１６０８ 対向電極
１６１０ 素子基板
１６１０ 基板
１６１１ トランジスタ
１６１２ トランジスタ
１６１３ トランジスタ
１６１４ 対向基板
１６１５ 液晶セル
１６１６ 画素電極
１６１７ 対向電極
１６１８ 液晶
１６３０ スティックドライバー
１６５０ スティックドライバー
１９００ 基板
１９０１ 対向基板
１９０２ 走査線側ドライバーＩＣ
１９０３ 走査線
１９０４ 信号線側ドライバーＩＣ
１９０５ 信号線
１９０６ ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）
１９２１ 額縁領域
１９５０ 基板
１９５１ 対向基板
１９５２ 走査線側スティックドライバー
１９５３ 走査線
１９５４ 信号線側スティックドライバー
１９５５ 信号線
１９５６ ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）
２００１ トランジスタ
２００２ トランジスタ
２００３ 配線
２００４ 配線
２００５ 配線
２００６ 配線
２００７ 配線
２００８ 半導体膜
２０１０ 半導体膜
２０３０ 半導体膜
２０３１ 半導体膜
２４００ 画素部
２４１０ 走査線駆動回路
２４２０ 信号線駆動回路
２４２１ シフトレジスタ
２４２２ ラッチ
２４２３ ラッチ
２４２４ ＤＡ変換回路
３００１ トランジスタ
３００２ トランジスタ
３００３ トランジスタ
３００４ トランジスタ
３００５ 半導体膜
３００６ 半導体膜
３００７ 配線
３００８ 配線
３００９ 配線
３０１０ 配線
３０１１ 配線
３０１２ 配線
３０３０ 半導体膜
３０３１ 半導体膜
５００１ 筐体
５００２ 表示部
５００３ スピーカー部
５２０１ 本体
５２０２ 筐体
５２０３ 表示部
５２０４ キーボード
５２０５ マウス
５４０１ 本体
５４０２ 筐体
５４０３ 表示部
５４０４ 部
５４０５ 操作キー
５４０６ スピーカー部

Claims (10)

1. ベース基板と、
   前記ベース基板上に、単結晶半導体基板を劈開させることで得られる半導体膜を複数回にわたって着接し接合することで得られる半導体膜を用いて作製された複数の薄膜トランジスタを有する駆動回路を有し、
   前記駆動回路を有する前記ベース基板が、画素部を有する基板上に実装されていることを特徴とする表示装置。
2. 請求項１において、前記単結晶半導体基板を劈開することで得られる前記半導体膜は、水素又は希ガス、或いは水素イオン又は希ガスイオンを注入して得られる欠陥層を熱処理し、得られるものであることを特徴とする表示装置。
3. 請求項１または２において、前記単結晶半導体基板は、シリコンまたはゲルマニウムの単結晶半導体基板、若しくはガリウムヒ素またはインジウムリンの単結晶半導体基板であることを特徴とする表示装置。
4. 請求項１乃至請求項３のいずれか一において、前記単結晶半導体基板を劈開することで得られる前記半導体膜は、前記ベース基板上に前記駆動回路の長手方向にわたって着接されて接合されることを特徴とする表示装置。
5. ベース基板と、
   前記ベース基板上に、複数の第１の凸部を有する第１の単結晶半導体基板を前記複数の第１の凸部において劈開させることで得られる複数の第１の半導体膜、及び複数の第２の凸部を有する第２の単結晶半導体基板を前記複数の第２の凸部において劈開させることで得られる前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜、を複数回にわたって着接し接合することで得られる半導体膜を用いて作製される薄膜トランジスタを有する駆動回路を有し、
   前記駆動回路を有する前記ベース基板が、画素部を有する基板上に実装されていることを特徴とする表示装置。
6. 請求項５において、前記第１の単結晶半導体基板及び前記第２の単結晶半導体基板を劈開することで得られる前記半導体膜は、水素又は希ガス、或いは水素イオン又は希ガスイオンを注入して得られる欠陥層を熱処理し、得られるものであることを特徴とする表示装置。
7. 請求項５または６において、前記第１の単結晶半導体基板及び前記第２の単結晶半導体基板は、シリコンまたはゲルマニウムの単結晶半導体基板、若しくはガリウムヒ素またはインジウムリンの単結晶半導体基板であることを特徴とする表示装置。
8. 請求項５乃至請求項７のいずれか一において、前記第１の単結晶半導体基板及び前記第２の単結晶半導体基板を劈開することで得られる前記半導体膜は、前記ベース基板上に前記駆動回路の長手方向にわたって着接されて接合されることを特徴とする表示装置。
9. 請求項１乃至請求項８のいずれか一において、前記ベース基板は、多結晶半導体基板または金属基板であることを特徴とする表示装置。
10. 請求項１乃至請求項９に記載の表示装置を具備することを特徴とする電子機器。

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