JP3093547B2 - 光集積回路およびその製造方法 - Google Patents
光集積回路およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は光集積回路に関し特に光
情報伝達に使用される面型光素子を含む光集積回路およ
びその製造方法に関する。
情報伝達に使用される面型光素子を含む光集積回路およ
びその製造方法に関する。
【０００２】
【従来の技術】光のもつ並列性および空間伝播性を情報
処理に応用するためには面方向に素子を二次元的に集積
化することが望ましい。こうした面発光素子の研究の経
緯は１９８８年発行の伊賀他著のジャーナル・オブ・カ
ンタム・エレクトロニクス（Ｊｏｕｒｎａｌ ｏｆ Ｑ
ｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ）誌、第２４
巻、第１８４４頁〜第１８５５頁記載の論文にまとめら
れている。今後さらに高密度な情報処理を行って行くた
めに、光の波長を情報として用いて行くことが重要とな
る。
処理に応用するためには面方向に素子を二次元的に集積
化することが望ましい。こうした面発光素子の研究の経
緯は１９８８年発行の伊賀他著のジャーナル・オブ・カ
ンタム・エレクトロニクス（Ｊｏｕｒｎａｌ ｏｆ Ｑ
ｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ）誌、第２４
巻、第１８４４頁〜第１８５５頁記載の論文にまとめら
れている。今後さらに高密度な情報処理を行って行くた
めに、光の波長を情報として用いて行くことが重要とな
る。
【０００３】
【発明が解決しようとする課題】従来の光集積回路にお
いて複数の固定波長を有する面発光素子を同一基板に形
成しようとしても、同一ウエハ内では再成長などの比較
的難しい技術に頼らざるを得なかった。この再成長の技
術にしても、何度も繰り返すことは界面処理の都合か
ら、事実上不可能であった。また、同一ウエハ内に発光
素子と受光素子、または光変調器等を作製する場合、一
度の結晶成長およびプロセスでそれらをすべて最適化し
た構成とすることは困難であった。従って、いずれかの
素子の特性を犠牲にしなければならなかった。
いて複数の固定波長を有する面発光素子を同一基板に形
成しようとしても、同一ウエハ内では再成長などの比較
的難しい技術に頼らざるを得なかった。この再成長の技
術にしても、何度も繰り返すことは界面処理の都合か
ら、事実上不可能であった。また、同一ウエハ内に発光
素子と受光素子、または光変調器等を作製する場合、一
度の結晶成長およびプロセスでそれらをすべて最適化し
た構成とすることは困難であった。従って、いずれかの
素子の特性を犠牲にしなければならなかった。
【０００４】本発明の目的は、発光または受光波長の異
なる複数の面型光素子を容易にかつ特性上の犠牲をはら
うことなく実現できる光集積回路とその製造方法を提供
することにある。本発明の他の目的は、面型光素子と電
子集積回路を容易にかつ特性上の犠牲をはらうことなく
実現できる光集積回路とその製造方法を提供することに
ある。
なる複数の面型光素子を容易にかつ特性上の犠牲をはら
うことなく実現できる光集積回路とその製造方法を提供
することにある。本発明の他の目的は、面型光素子と電
子集積回路を容易にかつ特性上の犠牲をはらうことなく
実現できる光集積回路とその製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明第１の光集積回路
は、半導体基板の表面に成長したエピタキシャル成長層
を選択的にエッチングしてなる第１の電子素子と、前記
半導体基板に半導体でなる接合部材を介して接合された
半導体ペレットを含み前記第１の電子素子とは種類また
は特性の異なる第２の電子素子とを有し、前記第１の電
子素子または第２の電子素子の少なくとも一方が面型光
素子であるというものである。本発明第２の光集積回路
は、半導体基板表面部の第１の第１導電型領域に成長し
たエピタキシャル成長層を選択的にエッチングしてなる
第１の第２導電型領域を有する第１のメサ状構造体を有
する第１の電子素子と、前記第１の第１導電型領域に、
半導体でなる接合部材を介して接合された第２の第１導
電型領域を含みその表面に第２の第２導電型領域を有す
る半導体ペレットを含み前記第１の電子素子とは種類ま
たは特性の異なる第２の電子素子とを有し、前記第１の
電子素子または第２の電子素子の少なくとも一方が面型
光素子であるというものである。
は、半導体基板の表面に成長したエピタキシャル成長層
を選択的にエッチングしてなる第１の電子素子と、前記
半導体基板に半導体でなる接合部材を介して接合された
半導体ペレットを含み前記第１の電子素子とは種類また
は特性の異なる第２の電子素子とを有し、前記第１の電
子素子または第２の電子素子の少なくとも一方が面型光
素子であるというものである。本発明第２の光集積回路
は、半導体基板表面部の第１の第１導電型領域に成長し
たエピタキシャル成長層を選択的にエッチングしてなる
第１の第２導電型領域を有する第１のメサ状構造体を有
する第１の電子素子と、前記第１の第１導電型領域に、
半導体でなる接合部材を介して接合された第２の第１導
電型領域を含みその表面に第２の第２導電型領域を有す
る半導体ペレットを含み前記第１の電子素子とは種類ま
たは特性の異なる第２の電子素子とを有し、前記第１の
電子素子または第２の電子素子の少なくとも一方が面型
光素子であるというものである。
【０００６】また、本発明第１の光集積回路の製造方法
は、第１の半導体基板の表面に、複数の半導体膜を順次
にエピタキシャル成長したのちエッチングして第１のメ
サ状構造体を形成する工程と、第２の半導体基板の表面
に所定の分離層をエピタキシャル成長し、他の複数の半
導体膜を順次にエピタキシャル成長し所定の半導体でな
る接合層を堆積しエッチングすることによって第２のメ
サ状構造体を形成する工程と、前記第１の半導体基板の
表面に前記第２のメサ状構造体表面の接合層を接触させ
た状態で熱処理を行なって接合させた後前記分離層をエ
ッチングにより除去して前記第２の半導体基板を取除く
工程と、前記第１のメサ状構造体および前記第２のメサ
状構造体が倒立して前記第１の半導体基板表面に接合し
た半導体ペレットに所要の加工を施してそれぞれ第１の
電子素子および第２の電子素子を形成する工程とを有
し、前記第１の電子素子または第２の電子素子の少なく
とも一方が面型光素子であるというものである。また、
第１の半導体基板の表面に所定の半導体でなる接合層を
エピタキシャル成長してから前記複数の半導体膜を順次
にエピタキシャル成長したのち前記所定の半導体でなる
接合層を残してエッチングして第１のメサ状構造体を形
成してもよく、その場合は第２のメサ状構造体の最上層
に接合層を形成する必要はない。
は、第１の半導体基板の表面に、複数の半導体膜を順次
にエピタキシャル成長したのちエッチングして第１のメ
サ状構造体を形成する工程と、第２の半導体基板の表面
に所定の分離層をエピタキシャル成長し、他の複数の半
導体膜を順次にエピタキシャル成長し所定の半導体でな
る接合層を堆積しエッチングすることによって第２のメ
サ状構造体を形成する工程と、前記第１の半導体基板の
表面に前記第２のメサ状構造体表面の接合層を接触させ
た状態で熱処理を行なって接合させた後前記分離層をエ
ッチングにより除去して前記第２の半導体基板を取除く
工程と、前記第１のメサ状構造体および前記第２のメサ
状構造体が倒立して前記第１の半導体基板表面に接合し
た半導体ペレットに所要の加工を施してそれぞれ第１の
電子素子および第２の電子素子を形成する工程とを有
し、前記第１の電子素子または第２の電子素子の少なく
とも一方が面型光素子であるというものである。また、
第１の半導体基板の表面に所定の半導体でなる接合層を
エピタキシャル成長してから前記複数の半導体膜を順次
にエピタキシャル成長したのち前記所定の半導体でなる
接合層を残してエッチングして第１のメサ状構造体を形
成してもよく、その場合は第２のメサ状構造体の最上層
に接合層を形成する必要はない。
【０００７】本発明第２の光半導体集積回路の製造方法
は、第１の半導体基板表面部の第１導電型領域に、複数
の半導体膜を順次にエピタキシャル成長したのちエッチ
ングしその表面部に第２導電型領域を有する第１のメサ
状構造体を形成する工程と、第２の半導体基板の表面に
所定の分離層をエピタキシャル成長し、前記分離層を被
覆する第２導電型半導体膜、他の複数の半導体膜および
第１導電型半導体膜を順次にエピタキシャル成長し、前
記第１導電型半導体膜を被覆して所定の半導体でなる接
合層を堆積しエッチングすることによって第２のメサ状
構造体を形成する工程と、前記第１導電型半導体領域に
前記第２のメサ状構造体表面の接合層を接触させた状態
で熱処理を行なって接合させた後前記分離層をエッチン
グにより除去して前記第２の半導体基板を取除く工程
と、前記第１のメサ状構造体および前記第２のメサ状構
造体が倒立して前記第１の半導体基板表面に接合した半
導体ペレットに所要の加工を施してそれぞれ第１の電子
素子および第２の電子素子を形成する工程とを有し、前
記第１の電子素子または第２の電子素子の少なくとも一
方が面型光素子であるというものである。 また、第１の
半導体基板の表面部の第１導電型領域に、所定の半導体
層でなる接合層、複数の半導体膜および第１の第２導電
型半導体膜を順次にエピタキシャル成長した後前記所定
の半導体層でなる接合層を残してエッチングして第１の
メサ構造体を形成してもよく、その場合は第２のメサ状
構造体の最上層に接合層を形成する必要はない。
は、第１の半導体基板表面部の第１導電型領域に、複数
の半導体膜を順次にエピタキシャル成長したのちエッチ
ングしその表面部に第２導電型領域を有する第１のメサ
状構造体を形成する工程と、第２の半導体基板の表面に
所定の分離層をエピタキシャル成長し、前記分離層を被
覆する第２導電型半導体膜、他の複数の半導体膜および
第１導電型半導体膜を順次にエピタキシャル成長し、前
記第１導電型半導体膜を被覆して所定の半導体でなる接
合層を堆積しエッチングすることによって第２のメサ状
構造体を形成する工程と、前記第１導電型半導体領域に
前記第２のメサ状構造体表面の接合層を接触させた状態
で熱処理を行なって接合させた後前記分離層をエッチン
グにより除去して前記第２の半導体基板を取除く工程
と、前記第１のメサ状構造体および前記第２のメサ状構
造体が倒立して前記第１の半導体基板表面に接合した半
導体ペレットに所要の加工を施してそれぞれ第１の電子
素子および第２の電子素子を形成する工程とを有し、前
記第１の電子素子または第２の電子素子の少なくとも一
方が面型光素子であるというものである。 また、第１の
半導体基板の表面部の第１導電型領域に、所定の半導体
層でなる接合層、複数の半導体膜および第１の第２導電
型半導体膜を順次にエピタキシャル成長した後前記所定
の半導体層でなる接合層を残してエッチングして第１の
メサ構造体を形成してもよく、その場合は第２のメサ状
構造体の最上層に接合層を形成する必要はない。
【０００８】
【作用】第１の電子素子を形成するため第１のメサ状構
造体を形成した第１の半導体基板と第２の電子素子を形
成するための第２のメサ状構造体を形成した第２の半導
体基板とを準備し、第１の半導体基板に第２のメサ状構
造体を接合させてから第２の半導体基板を取除くので従
来からある面発光素子や電子集積回路の技術を利用でき
るばかりでなく、接合と分離とは比較的工数が少なくか
つ再成長技術のように接合する界面の状態に厳しく制限
を受けることなく、一定の条件下では高い確率で達成可
能な技術である。従って、本発明によれば、同一ウエハ
上に複数の発光波長をもつ光源や波長可変を行える発光
素子−受光素子対の集積化などを容易に実現することが
でき、また個々の面型光素子をそれぞれに適した条件で
作成した後に接合し集積化することも可能となる。
造体を形成した第１の半導体基板と第２の電子素子を形
成するための第２のメサ状構造体を形成した第２の半導
体基板とを準備し、第１の半導体基板に第２のメサ状構
造体を接合させてから第２の半導体基板を取除くので従
来からある面発光素子や電子集積回路の技術を利用でき
るばかりでなく、接合と分離とは比較的工数が少なくか
つ再成長技術のように接合する界面の状態に厳しく制限
を受けることなく、一定の条件下では高い確率で達成可
能な技術である。従って、本発明によれば、同一ウエハ
上に複数の発光波長をもつ光源や波長可変を行える発光
素子−受光素子対の集積化などを容易に実現することが
でき、また個々の面型光素子をそれぞれに適した条件で
作成した後に接合し集積化することも可能となる。
【０００９】
【実施例】次に本発明の実施例について説明する。
【００１０】図１，図２を参照すると本発明の第１の実
施例は、ｎ−ＧａＡｓ基板１の表面を選択的に被覆する
エピタキシャル層を含む発光波長０．９６μｍの第１の
面発光レーザ２（第１の電子素子）と、ｎ−ＧａＡｓ基
板１に接合部材（ＩｎＰ層７ａ）を介して接合された半
導体ペレットを含み第１の面発光レーザとは特性の異な
る発光波長０．９８μｍの第２の面発光レーザ３（第２
の電子素子）とを有している。
施例は、ｎ−ＧａＡｓ基板１の表面を選択的に被覆する
エピタキシャル層を含む発光波長０．９６μｍの第１の
面発光レーザ２（第１の電子素子）と、ｎ−ＧａＡｓ基
板１に接合部材（ＩｎＰ層７ａ）を介して接合された半
導体ペレットを含み第１の面発光レーザとは特性の異な
る発光波長０．９８μｍの第２の面発光レーザ３（第２
の電子素子）とを有している。
【００１１】図２は図１の部分拡大図であるが、２１は
ｎ−ＤＢＲで厚さ８１．２ｎｍのｎ−ＡｌＡｓ層２１ａ
と厚さ６８．１ｎｍのｎ−ＧａＡｓ層２１ｂとを交互に
積層したｎ型半導体多層膜（１８．５周期）、２６Ａは
ｐ型ＤＢＲで、厚さ８１．２ｎｍのｐ−ＡｌＡｓ層２６
ａと厚さ６８．１ｎｍのｐ−ＧａＡｓ層２６ｂとを交互
に積層したｐ型半導体層膜（１５周期）である。２２は
厚さ０．２８５μｍのｎ−Ａｌ0.25Ｇａ0.75Ａｓクラッ
ド層、２４は厚さ０．５７μｍのｐ−Ａｌ0.25Ｇａ0.75
Ａｓクラッド層、２３は活性層で厚さ１０ｎｍのＩｎ
0.2 Ｇａ0.8 Ａｓ層をＡｌ0.25Ｇａ0.75Ａｓ層で挟んだ
３つの量子井戸を有している。２５−１，２５−２はプ
ロトン注入による高抵抗領域である。
ｎ−ＤＢＲで厚さ８１．２ｎｍのｎ−ＡｌＡｓ層２１ａ
と厚さ６８．１ｎｍのｎ−ＧａＡｓ層２１ｂとを交互に
積層したｎ型半導体多層膜（１８．５周期）、２６Ａは
ｐ型ＤＢＲで、厚さ８１．２ｎｍのｐ−ＡｌＡｓ層２６
ａと厚さ６８．１ｎｍのｐ−ＧａＡｓ層２６ｂとを交互
に積層したｐ型半導体層膜（１５周期）である。２２は
厚さ０．２８５μｍのｎ−Ａｌ0.25Ｇａ0.75Ａｓクラッ
ド層、２４は厚さ０．５７μｍのｐ−Ａｌ0.25Ｇａ0.75
Ａｓクラッド層、２３は活性層で厚さ１０ｎｍのＩｎ
0.2 Ｇａ0.8 Ａｓ層をＡｌ0.25Ｇａ0.75Ａｓ層で挟んだ
３つの量子井戸を有している。２５−１，２５−２はプ
ロトン注入による高抵抗領域である。
【００１２】同様に、３１はｎ型ＤＢＲで厚さ８２．９
ｎｍのｎ−ＡｌＡｓ層３１ａと厚さ６９．５ｎｍのｎ−
ＧａＡｓ層３１ｂとを交互に積層したｎ型半導体多層膜
（１８．５周期）、３６Ａはｐ型ＤＢＲで厚さ８２．９
ｎｍのｐ−ＡｌＡｓ層３６ａと厚さ６９．５ｎｍのｐ−
ＧａＡｓ層３６ｂとを交互に積層したｐ型半導体多層膜
（１５周期）、３２は厚さ０．２９μｍのｎ−Ａｌ0.25
Ｇａ0.75Ａｓクラッド層、３４は厚さ０．５８μｍのｐ
−Ａｌ0.25Ｇａ0.75Ａｓクラッド層、３３は活性層で厚
さ１０ｎｍのＩｎ0.23Ｇａ0.77Ａｓ層をＡｌ0.25Ｇａ
0.75Ａｓ層で挟んだ３つの量子井戸を有している。３５
−１，３５−２は高抵抗領域である。
ｎｍのｎ−ＡｌＡｓ層３１ａと厚さ６９．５ｎｍのｎ−
ＧａＡｓ層３１ｂとを交互に積層したｎ型半導体多層膜
（１８．５周期）、３６Ａはｐ型ＤＢＲで厚さ８２．９
ｎｍのｐ−ＡｌＡｓ層３６ａと厚さ６９．５ｎｍのｐ−
ＧａＡｓ層３６ｂとを交互に積層したｐ型半導体多層膜
（１５周期）、３２は厚さ０．２９μｍのｎ−Ａｌ0.25
Ｇａ0.75Ａｓクラッド層、３４は厚さ０．５８μｍのｐ
−Ａｌ0.25Ｇａ0.75Ａｓクラッド層、３３は活性層で厚
さ１０ｎｍのＩｎ0.23Ｇａ0.77Ａｓ層をＡｌ0.25Ｇａ
0.75Ａｓ層で挟んだ３つの量子井戸を有している。３５
−１，３５−２は高抵抗領域である。
【００１３】次に、第１の実施例の製造方法について説
明する。
明する。
【００１４】まず、図３に示すように第１の半導体基板
１（ｎ−ＧａＡ基板）の表面にｎ−ＤＢＲ２１、ｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓクラッド層２２、活性層２３、ｐ−
Ａｌ0.25Ｇａ0.75Ａｓクラッド層２４、ｐ−ＤＢＲ２６
を順次にエピタキシャル成長させ、塩素ガスによる反応
性イオンビームエッチング（ＲＩＢＥ）を利用して５０
μｍ×５０μｍ程度の第１のメサ状構造体２Ａを３個つ
くる。また、図４に示すように、半絶縁性ＧａＡｓから
なる第２の半導体基板１−１の表面に分離層８として厚
さ０．５μｍのＡｌ0.8 Ｇａ0.2 Ａｓ層をエピタキシャ
ル成長する。次いで、ｐ−ＧａＡｓ層３６ｂとｐ−Ａｌ
Ａｓ層３６ａとを交互に積層してｐ−ＤＢＲ３６、ｐ−
Ａｌ0.25Ｇａ0.75Ａｓクラッド層３４、活性層３３、ｎ
−Ａｌ0.25Ｇａ0.75Ａｓ層３２、ｎ−ＤＢＲ３１を順次
にエピタキシャル成長させた後、接合部材として厚さ５
〜１０ｎｍのＩｎＰ層７をエピタキシャル成長させ、塩
素ガスによるＲＩＢＥを利用して５０μｍ×５０μｍ程
度の第２のメサ状構造体３Ａを２個つくる。
１（ｎ−ＧａＡ基板）の表面にｎ−ＤＢＲ２１、ｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓクラッド層２２、活性層２３、ｐ−
Ａｌ0.25Ｇａ0.75Ａｓクラッド層２４、ｐ−ＤＢＲ２６
を順次にエピタキシャル成長させ、塩素ガスによる反応
性イオンビームエッチング（ＲＩＢＥ）を利用して５０
μｍ×５０μｍ程度の第１のメサ状構造体２Ａを３個つ
くる。また、図４に示すように、半絶縁性ＧａＡｓから
なる第２の半導体基板１−１の表面に分離層８として厚
さ０．５μｍのＡｌ0.8 Ｇａ0.2 Ａｓ層をエピタキシャ
ル成長する。次いで、ｐ−ＧａＡｓ層３６ｂとｐ−Ａｌ
Ａｓ層３６ａとを交互に積層してｐ−ＤＢＲ３６、ｐ−
Ａｌ0.25Ｇａ0.75Ａｓクラッド層３４、活性層３３、ｎ
−Ａｌ0.25Ｇａ0.75Ａｓ層３２、ｎ−ＤＢＲ３１を順次
にエピタキシャル成長させた後、接合部材として厚さ５
〜１０ｎｍのＩｎＰ層７をエピタキシャル成長させ、塩
素ガスによるＲＩＢＥを利用して５０μｍ×５０μｍ程
度の第２のメサ状構造体３Ａを２個つくる。
【００１５】次に、第１のメサ状構造体２Ａを設けた第
１の基板１を硫酸系のエッチング液で軽くエッチングし
た後、図５（ａ）に示すように、第２のメサ状構造体３
Ａを設けた第２の基板１−１を裏返して、第１，第２の
メサ状構造体の間隔を目合せしながら重ね合せＩｎＰ層
７を第１の基板１の表面に接触させた状態で、Ｈ2 雰囲
気中において、７００℃，９０分程度の熱処理を行な
う。こうして、ＩｎＰ層７とＧａＡｓとが接合される。
１の基板１を硫酸系のエッチング液で軽くエッチングし
た後、図５（ａ）に示すように、第２のメサ状構造体３
Ａを設けた第２の基板１−１を裏返して、第１，第２の
メサ状構造体の間隔を目合せしながら重ね合せＩｎＰ層
７を第１の基板１の表面に接触させた状態で、Ｈ2 雰囲
気中において、７００℃，９０分程度の熱処理を行な
う。こうして、ＩｎＰ層７とＧａＡｓとが接合される。
【００１６】接合された状態のウエハをバッファード弗
酸に浸すと分離層８が選択的にエッチングされ、図５
（ｂ）に示すように、第２の基板１−１を除去すること
ができる。
酸に浸すと分離層８が選択的にエッチングされ、図５
（ｂ）に示すように、第２の基板１−１を除去すること
ができる。
【００１７】続いて、ｎ−ＤＢＲ２６，３６をそれぞれ
図１，図２に示すように、１０μｍ×１０μｍ程度にパ
ターニングしたのち、水素イオンを１００ｋｅＶで、５
×１０14ｃｍ-2程度注入する。高抵抗領域２５−１，２
５−２、３５−１，３５−２を形成するためである。こ
うして第１の面発光レーザ本体（第１のメサ状構造体）
と第２の面発光レーザ本体（半導体ペレット）を同一基
板上に形成することができる。次に、ｐ側電極４，５、
ｎ−側電極６を設けることにより、発光波長の異なる２
種類の面発光レーザを同一基板上に形成することができ
る。
図１，図２に示すように、１０μｍ×１０μｍ程度にパ
ターニングしたのち、水素イオンを１００ｋｅＶで、５
×１０14ｃｍ-2程度注入する。高抵抗領域２５−１，２
５−２、３５−１，３５−２を形成するためである。こ
うして第１の面発光レーザ本体（第１のメサ状構造体）
と第２の面発光レーザ本体（半導体ペレット）を同一基
板上に形成することができる。次に、ｐ側電極４，５、
ｎ−側電極６を設けることにより、発光波長の異なる２
種類の面発光レーザを同一基板上に形成することができ
る。
【００１８】面発光レーザの特性に最も影響の大きいエ
ピタキシャル成長工程を素子毎に独立に行なうことがで
き、接合工程および分離工程による悪影響も殆ど受けな
い。
ピタキシャル成長工程を素子毎に独立に行なうことがで
き、接合工程および分離工程による悪影響も殆ど受けな
い。
【００１９】なお、ｎ−ＧａＡｓ基板表面に厚さ５〜１
０ｎｍのＩｎＰ層をエピタキシャル成長してからｎ−Ｂ
ＲＲ２１等を堆積してもよい。このとき、ＩｎＰ膜は除
去しない。更に、第２の半導体基板上方のＩｎＰ層７を
形成する必要はない。要するに接合層としてのＩｎＰ層
は第１の基板表面か第２のメサ状構造体の表面が少なく
ともいずれか一方に形成しておけばよい。
０ｎｍのＩｎＰ層をエピタキシャル成長してからｎ−Ｂ
ＲＲ２１等を堆積してもよい。このとき、ＩｎＰ膜は除
去しない。更に、第２の半導体基板上方のＩｎＰ層７を
形成する必要はない。要するに接合層としてのＩｎＰ層
は第１の基板表面か第２のメサ状構造体の表面が少なく
ともいずれか一方に形成しておけばよい。
【００２０】以上、２種類の面発光レーザを集積する場
合について説明したが、第１の面発光レーザ本体となる
第１のメサ状構造体を設けた第１の半導体基板に、順次
に第２のメサ状構造体，第３のメサ状構造体，…をそれ
ぞれ接合部材を介して貼付けたのち分離層を除去するこ
とにより３種類以上の面発光レーザを同一基板に集積で
きる。その場合、第１のメサ状構造体の高さが一番低
く、順次に高いメサ状構造体を貼付けるようにすればよ
い。前述の実施例では第２のメサ状構造体３Ａを形成す
るとき、図４に示すように分離層８はエッチングしなか
ったが、第２のメサ状構造体３Ａのｎ−ＤＢＲ３６直下
部は除き分離層８あるいは更にその下の第２の半導体基
板１−１までエッチングして高さを調整することも可能
である。
合について説明したが、第１の面発光レーザ本体となる
第１のメサ状構造体を設けた第１の半導体基板に、順次
に第２のメサ状構造体，第３のメサ状構造体，…をそれ
ぞれ接合部材を介して貼付けたのち分離層を除去するこ
とにより３種類以上の面発光レーザを同一基板に集積で
きる。その場合、第１のメサ状構造体の高さが一番低
く、順次に高いメサ状構造体を貼付けるようにすればよ
い。前述の実施例では第２のメサ状構造体３Ａを形成す
るとき、図４に示すように分離層８はエッチングしなか
ったが、第２のメサ状構造体３Ａのｎ−ＤＢＲ３６直下
部は除き分離層８あるいは更にその下の第２の半導体基
板１−１までエッチングして高さを調整することも可能
である。
【００２１】Ａｌx Ｇａ1-x Ａｓ層をバッファード弗酸
でエッチングする場合組成比によって差がある。組成比
が約０．３５を越えるとエッチング速度が大きくなる。
従って分離層は０．３５＜ｘ≦１、クラッド層は０＜ｘ
＜０．３５とするのが好ましい。発光波長によってはク
ラッド層としてもっと大きな組成比のものを使用する場
合もあるが、その場合は、第１のメサ状構造体２Ａ，第
２のメサ状構造体の側面をＡｕ−Ｔｉ合金膜で保護して
おき、接合工程と分離工程の後でリソグラフィー技術を
利用して除去すればよい。
でエッチングする場合組成比によって差がある。組成比
が約０．３５を越えるとエッチング速度が大きくなる。
従って分離層は０．３５＜ｘ≦１、クラッド層は０＜ｘ
＜０．３５とするのが好ましい。発光波長によってはク
ラッド層としてもっと大きな組成比のものを使用する場
合もあるが、その場合は、第１のメサ状構造体２Ａ，第
２のメサ状構造体の側面をＡｕ−Ｔｉ合金膜で保護して
おき、接合工程と分離工程の後でリソグラフィー技術を
利用して除去すればよい。
【００２２】また、第１，第２のメサ状構造体を第１の
基板に形成した後（図５（ｂ）に示す状態で）、発光層
周囲のパッシベーションのために結晶成長により例えば
アンドープのＧａＡｓといった高抵抗層メサ状構造体と
半導体ペレット間に形成したのち必要なパターニング、
電極形成を行なったり、さらにその高抵抗層上にエピタ
キシャル膜を形成して適当な素子等を設けることもでき
る。
基板に形成した後（図５（ｂ）に示す状態で）、発光層
周囲のパッシベーションのために結晶成長により例えば
アンドープのＧａＡｓといった高抵抗層メサ状構造体と
半導体ペレット間に形成したのち必要なパターニング、
電極形成を行なったり、さらにその高抵抗層上にエピタ
キシャル膜を形成して適当な素子等を設けることもでき
る。
【００２３】図６に第２の実施例を示す。
【００２４】この実施例は第１の電子素子として面型受
光素子９を、第２の電子素子として面発光レーザ２とを
有している。面型受光素子９は面発光レーザ２と基本的
に同一構造を有しているが、ｎ−ＤＢＲ４１がｎ−Ａｌ
Ａｓ層２１ａとｎ−ＧａＡｓ層２１ｂの組を１０組（１
０周期）有している点で相違している。ｎ側電極６を接
地し、ｐ側電極１０に負電圧を印加すれば受光素子とし
て機能する。
光素子９を、第２の電子素子として面発光レーザ２とを
有している。面型受光素子９は面発光レーザ２と基本的
に同一構造を有しているが、ｎ−ＤＢＲ４１がｎ−Ａｌ
Ａｓ層２１ａとｎ−ＧａＡｓ層２１ｂの組を１０組（１
０周期）有している点で相違している。ｎ側電極６を接
地し、ｐ側電極１０に負電圧を印加すれば受光素子とし
て機能する。
【００２５】本実施例の製造方法は第１の実施例の製造
方法に準じるので改めて説明しない。
方法に準じるので改めて説明しない。
【００２６】本実施例では面発光レーザの発振波長λ1
と面型受光素子の受光波長（感度のある波長）λ2 とは
等しくなっているが、λ1 とλ2 とを異ならせておけ
ば、波長λ2 の入射光を面型発光素子で検出し面発光レ
ーザを動作させることにより波長変換（λ2 からλ
1 へ）を行なうことができる。
と面型受光素子の受光波長（感度のある波長）λ2 とは
等しくなっているが、λ1 とλ2 とを異ならせておけ
ば、波長λ2 の入射光を面型発光素子で検出し面発光レ
ーザを動作させることにより波長変換（λ2 からλ
1 へ）を行なうことができる。
【００２７】この面型受光素子は光変調素子として動作
させることもできる。ｐ側電極に適当な負の交流電圧を
印加すればよいのである。
させることもできる。ｐ側電極に適当な負の交流電圧を
印加すればよいのである。
【００２８】以上、面型光素子を同一基板に集積する場
合について説明したが、ＧａＡｓ基板を使用する電子集
積回路（ＦＥＴ等による論理集積回路）を面型光素子と
同一基板に集積できる。
合について説明したが、ＧａＡｓ基板を使用する電子集
積回路（ＦＥＴ等による論理集積回路）を面型光素子と
同一基板に集積できる。
【００２９】以上、面発光素子として垂直共振器型の面
発光レーザを例として説明したが、レーザの具体的構造
はこれに限らない。またレーザに限らず面発光素子も使
用できる。
発光レーザを例として説明したが、レーザの具体的構造
はこれに限らない。またレーザに限らず面発光素子も使
用できる。
【００３０】また、分離層としてＡｌx Ｇａ1-x Ａｓ層
を例としてあげたが、基板上にエピタキシャル成長可能
で選択的にエッチング可能なものであれば何でもよい。
同様に接合部材もＩｎＰ膜に限らず接合可能で素子動作
に悪影響を及ぼさないものであれば何でもかまわない。
を例としてあげたが、基板上にエピタキシャル成長可能
で選択的にエッチング可能なものであれば何でもよい。
同様に接合部材もＩｎＰ膜に限らず接合可能で素子動作
に悪影響を及ぼさないものであれば何でもかまわない。
【００３１】
【発明の効果】以上説明したように本発明によれば、発
光または受光波長の異なる面型光素子や電子集積回路に
必要なエピタキシャル層形成工程までをそれぞれ別の基
板を用いて行なった後に接合し分離することにより同一
基板に複数の面型光素子や電子集積回路を集積させるこ
とができる。従って、それぞれの素子の特性は技術レベ
ルの範囲内で最適なものにすることができる。これによ
り波長多重または高密度の光情報伝達に使用できる光集
積回路が実現できる効果がある。
光または受光波長の異なる面型光素子や電子集積回路に
必要なエピタキシャル層形成工程までをそれぞれ別の基
板を用いて行なった後に接合し分離することにより同一
基板に複数の面型光素子や電子集積回路を集積させるこ
とができる。従って、それぞれの素子の特性は技術レベ
ルの範囲内で最適なものにすることができる。これによ
り波長多重または高密度の光情報伝達に使用できる光集
積回路が実現できる効果がある。
【図１】本発明の第１の実施例を示す断面図である。
【図２】図１の部分拡大図である。
【図３】第１の実施例の製造方法の説明のための断面図
である。
である。
【図４】第１の実施例の製造方法の説明のための断面図
である。
である。
【図５】第１の実施例の製造方法の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図６】第２の実施例を示す断面図である。
１ 第１の半導体基板（ｎ−ＧａＡｓ基板） １−１ 第２の半導体基板 ２ 第１の面発光レーザ ２Ａ 第１のメサ状構造体 ３ 第２の面発光レーザ ３Ａ 第２のメサ状構造体 ４，５ ｐ側電極６ ｎ側電極 ７，７ａ，７ｂ ＩｎＰ層 ８ 分離層 ９ 面型発光素子 １０ ｐ側電極 ２１，３１，４１ ｎ−ＤＢＲ ２１ａ，３１ａ ｎ−ＡｌＡｓ層 ２１ｂ，３１ｂ ｎ−ＧａＡｓ層 ２２，３２ ｎ−Ａｌ0.25Ｇａ0.75Ａｓクラッド層 ２３，３３ 活性層（ＭＱＷ層） ２４，３４ ｐ−Ａｌ0.25Ｇａ0.75Ａｓ層 ２５−１，２５−２ 高抵抗領域 ２６Ａ，３６Ａ ｐ−ＤＢＲ ２６ａ，３６ａ ｐ−ＡｌＡｓ層 ２６ｂ，３６ｂ ｐ−ＧａＡｓ層
Claims (12)
- 【請求項１】 半導体基板の表面に成長したエピタキシ
ャル成長層を選択的にエッチングしてなる第１の電子素
子と、前記半導体基板に半導体でなる接合部材を介して
接合された半導体ペレットを含み前記第１の電子素子と
は種類または特性の異なる第２の電子素子とを有し、前
記第１の電子素子または第２の電子素子の少なくとも一
方が面型光素子であることを特徴とする光集積回路。 - 【請求項２】 半導体基板表面部の第１の第１導電型領
域に成長したエピタキシャル成長層を選択的にエッチン
グしてなる第１の第２導電型領域を有する第１のメサ状
構造体を有する第１の電子素子と、前記第１の第１導電
型領域に、半導体でなる接合部材を介して接合された第
２の第１導電型領域を含みその表面に第２の第２導電型
領域を有する半導体ペレットを含み前記第１の電子素子
とは種類または特性の異なる第２の電子素子とを有し、
前記第１の電子素子または第２の電子素子の少なくとも
一方が面型光素子であることを特徴とする光集積回路。 - 【請求項３】 第１の電子素子または第２の電子素子の
いずれか一方が面型光素子であり前記面型光素子と他方
の前記電子素子を含む電子集積回路とが集積されている
請求項１または２記載の光集積回路。 - 【請求項４】 面型光素子が面発光素子、面型受光素子
または面型光変調素子である請求項１，２または３記載
の光集積回路。 - 【請求項５】 第２の電子素子が面型光素子であり接合
層および半導体基板を透過する光を前記面型光素子の信
号に用いる請求項１，２，３または４記載の光集積回
路。 - 【請求項６】 第１の半導体基板の表面に、複数の半導
体膜を順次にエピタキシャル成長したのちエッチングし
て第１のメサ状構造体を形成する工程と、第２の半導体
基板の表面に所定の分離層をエピタキシャル成長し、他
の複数の半導体膜を順次にエピタキシャル成長し所定の
半導体でなる接合層を堆積しエッチングすることによっ
て第２のメサ状構造体を形成する工程と、前記第１の半
導体基板の表面に前記第２のメサ状構造体表面の接合層
を接触させた状態で熱処理を行なって接合させた後前記
分離層をエッチングにより除去して前記第２の半導体基
板を取除く工程と、前記第１のメサ状構造体および前記
第２のメサ状構造体が倒立して前記第１の半導体基板表
面に接合した半導体ペレットに所要の加工を施してそれ
ぞれ第１の電子素子および第２の電子素子を形成する工
程とを有し、前記第１の電子素子または第２の電子素子
の少なくとも一方が面型光素子であることを特徴とする
光集積回路の製造方法。 - 【請求項７】 第１の半導体基板表面部の第１導電型領
域に、複数の半導体膜を順次にエピタキシャル成長した
のちエッチングしその表面部に第２導電型領域を有する
第１のメサ状構造体を形成する工程と、第２の半導体基
板の表面に所定の分離層をエピタキシャル成長し、前記
分離層を被覆する第２導電型半導体膜、他の複数の半導
体膜および第１導電型半導体膜を順次にエピタキシャル
成長し、前記第１導電型半導体膜を被覆して所定の半導
体でなる接合層を堆積しエッチングすることによって第
２のメサ状構造体を形成する工程と、前記第１導電型半
導体領域に前記第２のメサ状構造体表面の接合層を接触
させた状態で熱処理を行なって接合させた後前記分離層
をエッチングにより除去して前記第２の半導体基板を取
除く工程と、前記第１のメサ状構造体および前記第２の
メサ状構造体が倒立して前記第１の半導体基板表面に接
合した半導体ペレットに所要の加工を施してそれぞれ第
１の電子素子および第２の電子素子を形成する工程とを
有し、前記第１の電子素子または第２の電子素子の少な
くとも一方が面型光素子であることを特徴とする光集積
回路の製造方法。 - 【請求項８】 第１の半導体基板の表面に、所定の半導
体でなる接合層および複数の半導体膜を順次にエピタキ
シャル成長したのち前記所定の半導体でなる接合層を残
してエッチングして第１のメサ状構造体を形成する工程
と、第２の半導体基板の表面に所定の分離層をエピタキ
シャル成長し、他の複数の半導体膜を順次にエピタキシ
ャル成長しエッチングすることによって第２のメサ状構
造体を形成する工程と、前記接合層の表面に前記第２の
メサ状構造体表面を接触させた状態で熱処理を行なって
接合させた後前記分離層をエッチングにより除去して前
記第２の半導体基板を取除く工程と、前記第１のメサ状
構造体および前記第２のメサ状構造体が倒立して前記第
１の半導体基板表面に接合した半導体ペレットに所要の
加工を施してそれぞれ第１の電子素子および第２の電子
素子を形成する工程とを有し、前記第１の電子素子また
は第２の電子素子の少なくとも一方が面型光素子である
ことを特徴とする光集積回路の製造方法。 - 【請求項９】 第１の半導体基板表面部の第１導電型領
域に、所定の半導体でなる接合層、複数の半導体膜およ
び第１の第２導電型半導体膜を順次にエピタキシャル成
長したのち前記所定の半導体でなる接合層を残してエッ
チングして第１のメサ状構造体を形成する工程と、第２
の半導体基板の表面に所定の分離層をエピタキシャル成
長し、前記分離層を被覆する第２の第２導電型半導体
膜、他の複数の半導体膜および第１導電型半導体膜を順
次にエピタキシャル成長しエッチングすることによって
第２のメサ状構造体を形成する工程と、前記接合層の表
面に前記第２のメサ状構造体の第１導電型半導体膜を接
触させた状態で熱処理を行なって接合させた後前記分離
層をエッチングにより除去して前記第２の半導体基板を
取除く工程と、前記第１のメサ状構造体および前記第２
のメサ状構造体が倒立して前記第１の半導体基板表面に
接合した半導体ペレットに所要の加工を施してそれぞれ
第１の電子素子および第２の電子素子を形成する工程と
を有し、前記第１の電子素子または第２の電子素子の少
なくとも一方が面型光素子であることを特徴とする光集
積回路の製造方法。 - 【請求項１０】 第１の電子素子または第２の電子素子
のいずれか一方が面型光素子であり前記面型光素子と他
方の前記電子素子を含む電子集積回路とを集積する請求
項６，７，８または９記載の光集積回路の製造方法。 - 【請求項１１】 面型光素子が面発光素子、面型受光素
子または面型光変調素子である請求項６，７，８，９ま
たは１０記載の光集積回路の製造方法。 - 【請求項１２】 第２の電子素子が面型光素子であり
接合層および半導体基板を透過する光を前記面型光素子
の信号に用いる請求項６，７，８，９，１０または１１
記載の光集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33717293A JP3093547B2 (ja) | 1993-12-28 | 1993-12-28 | 光集積回路およびその製造方法 |
| US08/357,935 US5459081A (en) | 1993-12-21 | 1994-12-16 | Process for transferring a device to a substrate by viewing a registration pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33717293A JP3093547B2 (ja) | 1993-12-28 | 1993-12-28 | 光集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202162A JPH07202162A (ja) | 1995-08-04 |
| JP3093547B2 true JP3093547B2 (ja) | 2000-10-03 |
Family
ID=18306125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33717293A Expired - Lifetime JP3093547B2 (ja) | 1993-12-21 | 1993-12-28 | 光集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093547B2 (ja) |
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|---|---|---|---|---|
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| JPH08288585A (ja) * | 1995-04-17 | 1996-11-01 | Nec Corp | 波長多重面発光半導体レーザアレイの作製方法 |
| JP2806333B2 (ja) * | 1995-11-09 | 1998-09-30 | 日本電気株式会社 | 面発光デバイスおよびその製造方法 |
| JP2800746B2 (ja) * | 1995-11-16 | 1998-09-21 | 日本電気株式会社 | 面発光デバイスおよびその製造方法 |
| US6999685B1 (en) | 1997-01-31 | 2006-02-14 | Seiko Epson Corporation | Polarized light communication device, transmitter, laser, polarized light communication device for physiological use, reflected light detector and pulse wave detecting device |
| DE69917388T2 (de) | 1998-02-18 | 2005-05-25 | Seiko Epson Corp. | Verfahren zur herstellung eines vielschichtspiegels mit verteilter reflektion |
| US6455340B1 (en) * | 2001-12-21 | 2002-09-24 | Xerox Corporation | Method of fabricating GaN semiconductor structures using laser-assisted epitaxial liftoff |
| JP4634047B2 (ja) * | 2004-01-23 | 2011-02-16 | パイオニア株式会社 | 集積型半導体発光素子及びその製造方法 |
| US11296262B2 (en) * | 2017-12-21 | 2022-04-05 | Lumileds Llc | Monolithic segmented LED array architecture with reduced area phosphor emission surface |
| US20220416510A1 (en) * | 2019-12-20 | 2022-12-29 | Sony Semiconductor Solutions Corporation | Light emitting device and method of manufacturing light emitting device |
Family Cites Families (2)
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|---|---|---|---|---|
| JPH0746718B2 (ja) * | 1985-12-06 | 1995-05-17 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3014012B2 (ja) * | 1992-03-19 | 2000-02-28 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-12-28 JP JP33717293A patent/JP3093547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202162A (ja) | 1995-08-04 |
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