JP3814880B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に、光情報処理や光通信、あるいは光を用いた画像形成装置の光源として利用される面発光型半導体レーザ装置に関する。
【０００２】
【従来の技術】
光交換あるいは光情報処理などの分野に用いるために、面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）を２次元集積化した面発光レーザアレイが必要とされており、更にはその面発光レーザの大規模化すなわち発光点の多数化が望まれている。
しかし、そのレーザを独立駆動させるためには、発光点が増えるにつれて電極配線も増加し、各発光点が近接している場合現実的な配線設計は不可能もしくは難しくなる。発光点がＭ×Ｎ個でｎ側を共通電極とした場合、ｐ側の電極配線は、Ｍ×Ｎ本必要となり、さらにｎ側は共通電極パッドが１つあればよいが、ｐ側にはＭ×Ｎ個個の電極パッドが必要となる。例えば、１００×１００個の発光点をもつ独立駆動型面発光レーザアレイでは、ｐ側電極配線は１万本となり、ｐ側電極パッドも１万個必要となる。これは、発光点間の配線数および電極パッドに必要な面積が増加すること、すなわち配線密度および電極パッド面積が増加し、作成が難しくなること、コストが増加することなどの大きな問題を引き起こすことになる。
【０００３】
そこで、面発光レーザはアレイをマトリックス駆動する方法が検討され、アール・エー・モルガン（Ｒ．Ａ．Ｍｏｒｇａｎ）らによって１０×１０個の発光点をもつマトリックス駆動型面発光レーザアレイ（ＩＥＥＥ．ＰＨＯＴＯＮＩＣＳ．ＴＥＣＨＮＯＬＯＧＹ．ＬＥＴＴＥＲＳ，ＶＯＬ．６、ｐｐ．９１３ー９１７、１９９４）が、エム・オレンスタイン（Ｍ．Ｏｒｅｎｓｔｅｉｎ）らによって３２×３２個の発光点をもつマトリックス駆動型面発光レーザアレイ（ＥＬＥＣＴＲＯＮＩＣＳ．ＬＥＴＴＥＲＳ，ＶＯＬ．２７、ｐｐ．４３７ー４３８、１９９１、およびＵ．Ｓ．Ｐ．５０３１１８７）が報告されている。
【０００４】
マトリックス駆動型面発光レーザアレイでは、発光点がＭ×Ｎ個であっても、配線数はＭ＋Ｎ本、電極パッドはＭ＋Ｎ個だけあればよい。例えば、上記３２×３２個の発光点をもつ面発光レーザアレイを独立駆動型とした場合、配線数、電極パッド共に１０２４（３２×３２）本／個必要であるのに対して、マトリックス駆動型面発光レーザアレイでは６４（３２＋３２）の配線および電極パッド数で足りることになる。そして発光点数が増加する程この差異は顕著となる。以上説明してきたように、マトリックス駆動型においては配線密度および電極パッドに必要な面積の増加は独立駆動型面発光レーザアレイに比べて著しく少ない。
【０００５】
エム・オレンスタインらによって報告されている３２×３２個の発光点をもつマトリックス駆動型面発光レーザアレイでは、図１６にそのレーザ構造を３×３個分だけ抜き出して示すように、まず、分子線エピタキシー技術を用いて、半絶縁性のガリウムヒ素（ＧａＡｓ）基板５１上に、 ｎ+型のＧａＡｓからなる下部クラッド層５２と、この下部クラッド層５２上に形成されたそれぞれの膜厚が媒質内波長の１／４であるＡｌＡｓとＧａＡｓとを交互に積層した総膜厚数μｍのｎ側多層反射膜５３と、Ｉｎ0.2Ｇａ0.8Ａｓで構成された量子井戸３層をＧａＡｓ１０ｎｍで挟んだ構造をもつ媒質内波長の膜厚をもつアンドープ活性領域５４と、それぞれの膜厚が媒質内波長の１／４であるＡｌＡｓとＧａＡｓとを交互に積層した総膜厚数μｍのｐ側多層反射膜５５とを順次成長させる。なお、ドーパントにはＳｉ，Ｂｅをそれぞれｎ型、ｐ型用に用いている。次に，ｎ側配線の分離のためにリアクティブイオンエッチング技術を用いて、図中５６に示す配線分離用溝を作成し、縦方向に３２本の行を設ける。溝の深さは下部クラッド層５２を貫通して半絶縁性のＧａＡｓ基板５１に達しているがこれは各コラムの電気的分離を行うためである。溝はポリイミドを用いて埋められ、次にフォトリソ工程と金属蒸着技術により、横方向に３２本の列すなわちｐ側多層反射膜５５の上面に３２本のｐ側金属配線５７を設ける。各列はプロトンを活性領域５４までインプランテーション（図示せず）することにより電気的に分離されている。各行の手前端は ｎ+ＧａＡｓ５２が表面に出る様にエッチングされ、その上面に電極パッド５８が設けられている。また、各列の右端にもｐ側金属（Ａｕ）配線５７上面に電極パッド５９が設けられている。ｉ列ｊ行面の発光点（ｉｊ）を発光させる場合には，ｉ列の電極パッドとｊ列の電極パッドとを通して発光点（ｉｊ）のレーザに必要な電流を注入し、他の配線をオープンにすればよい。なお、このレーザは基板下面から光が出射する構造となっている。
【０００６】
このように、両電極を基板の一方の面側に配設したマトリックス駆動型の面発光レーザでは、下側になる各配線間の電気的分離を行う必要があり、そのために半絶縁性のＧａＡｓ基板を用いている。
【０００７】
しかしながら、半絶縁性のＧａＡｓ基板は、導電難ＧａＡｓ基板に比べて転位が多く存在する。現在もっともエッチピット密度（ＥＰＤ：転位に対応するピット）が少ないＧａＡｓ基板であっても、半絶縁性ＧａＡｓ基板では約１５００／ｃｍ2のＥＰＤが含まれ、一方シリコンドープのＧａＡｓ基板では約５０／ｃｍ2のＥＰＤしか存在しない。シリコンドープ基板を代表とする導電型基板と比較して、半絶縁性基板に転位が多く含まれているのはＧａＡｓ基板に限ったことではなく、ＩｎＰ基板などの化合物半導体基板全般に共通の現象である。
【０００８】
半導体レーザの寿命劣化の大きな要因の一つは活性領域にある転位の発生メカニズムの大部分は、基板にある転位が、結晶成長時に、基板上に成長するエピタキシャル層に伝搬していくものであることもよく知られている。従って、半絶縁性基板上に形成された半導体レーザは、導電性基板上に形成された半導体レーザに比べると、転位の影響を受け寿命劣化や特性劣化を引き起こす確率が高く、歩留まり低下、コスト高などの問題を発生させる。
【０００９】
このように、半導体レーザにおいては、基板の転位に起因する寿命劣化や特性劣化が深刻な問題となっているが、この問題は半導体レーザのみならずＧａＡｓＩＣ、フォトディテクタ、ＦＥＴなどにも同様であった。また、マトリックス駆動型面発光レーザアレイや、ＧａＡｓＩＣ，ＦＥＴなどの光・電気素子を集積化したオプトエレクトロニクス素子にも、素子間の絶縁のために半絶縁性基板を使用することが多い。すなわち、半絶縁性基板を必要としているデバイスは多くあるが、その半絶縁性基板はデバイス特性を低下させる原因となる転位が多いという問題があった。
【００１０】
そこでこの問題を解決すべく、転位の少ない導電性化合物半導体基板上に高抵抗の化合物半導体結晶成長層を形成し、転位の少ない半絶縁性結晶基板として用いる方法が提案されている（特開昭６０−２１１９１２、特公平３−２３６２１８）。
【００１１】
特開昭６０−２１１９１２では、ＥＰＤが ５００／ｃｍ2以下のシリコンドープのＧａＡｓ基板上に、有機金属気相成長法を用いてバナジウムドープのＧａＡｓ層を５０μｍ成長している。原料ガスとしてはＧａ(ＣＨ3)3、ＡｓＨ3、 ＶＯ（ＯＣ2Ｈ5)3を用い、Ｈ2をキャリアガスとして、 ７００℃で成長を行っている。その結果エピタキシャル層のＥＰＤは基板のＥＰＤより低く、比抵抗５×１０7Ω・ｃｍ以上で、 低転位の半絶縁性基板として、デバイスへの使用に十分耐え得るものであると記載されている。また、いおうドープＩｎＰ基板上に鉄ドープＩｎＰエピタキシャル層を成長させ、比抵抗１０×１０7Ω・ｃｍ以上を得ることが出来たとされている。
【００１２】
また、面発光型半導体レーザにおいてＡｌＡｓ層を選択的に酸化することによりＡｌ2Ｏ3を形成して電流狭窄を行うという技術も提案されている（Ａｐｐｌｉｅｄ，ＰＨＩＳＩＣＳ ｌＥＴＴＥＲＳ，ＶＯｌ．６８（７），１２ＦＥＢ．９６）。
【００１３】
【発明が解決しようとする課題】
このように従来、転位の少ない半絶縁性基板として導電性基板上に半絶縁性エピタキシャル層を用いる方法が提案されているが、この半絶縁性エピタキシャル層の比抵抗は、１０×１０7Ω・ｃｍ程度である。
しかしながら、前述したようなマトリックス駆動型面発光半導体レーザ装置を、このように導電性基板上に半絶縁性エピタキシャル成長層を介して形成した場合、各電極間の絶縁が十分ではないという問題がある。
【００１４】
例えば、図１６に示したマトリックス駆動型半導体レーザアレイにおいては、行方向すなわちｎ側配線の分離を半絶縁性エピタキシャル層に分離溝を設けることによっておこなった場合、各ｎ側配線間の電気的分離を十分にするためには半絶縁性エピタキシャル層を厚くし抵抗を高める必要がある。例えば、図１７に示す様にｎ側の配線と絶縁分離のための溝を形成し抵抗値を計算してみる。すなわち基板としてシリコンドープのＧａＡｓ基板６１を用い、バナジウムドープの半絶縁性エピタキシャル層６２を形成し、配線分離のための溝６３を形成する。そしてその上にｎ側配線のための電極６４を形成する。この時、電極の面積は１００μｍ×１００ｍｍで、バナジウムドープ半絶縁性エピタキシャル成長層の膜厚は１μｍとする。金属とエピタキシャル層界面にあるコンタクト抵抗と、シリコンドープＧａＡｓ基板の内部抵抗を除いた、バナジウムドープ半絶縁性エピタキシャル層の内部抵抗は、（バナジウムドープ半絶縁性エピタキシャル層の比抵抗：１０×１０7Ω・ｃｍ ）×（距離すなわちバナジウムドープ半絶縁性エピタキシャル層の厚み：１μｍ×２）÷（ｎ側配線のための電極面積：１００μｍ×１００ｍｍ）で求められ、２０ｋΩとなる。この抵抗値を大きくするためには、同じ材料の場合バナジウムドープ半絶縁性エピタキシャル層の膜厚を厚くする必要があるが１０μｍとしても抵抗値は２００ｋΩにしかならず、また実際の結晶成長は分子線エピタキシー法や有機金属気相成長法を用いるがこれらの方法では１０μｍの膜厚を得ることは、成長時間、コストの面からも現実的ではない。なお、金属とエピタキシャル層界面にあるコンタクト抵抗は条件によっては問題となるが、シリコンドープのＧａＡｓ基板の内部抵抗はバナジウムドープ半絶縁性エピタキシャル層の内部抵抗に比べ著しく小さく無視することができる。
【００１５】
また、厚いバナジウムドープ半絶縁性エピタキシャル層を用いる場合は、この厚さに応じて深い溝を形成する必要があり、この溝形成のためのエッチング工程では多大な時間を要する上、サイドエッチも増大し、微細なパターンを形成することが出来ないという問題がある。
【００１６】
本発明は前記実情に鑑みてなされたもので、長寿命かつ高精度で信頼性の高い半導体装置を提供することを目的とする。
【００１７】
またさらに、マトリックス駆動型面発光半導体レーザ装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
そこで本発明では、ＡｌＧａＡｓ層またはＡｌＡｓ層は、酸化されやすく、殊に酸素との接触面積が小さくても、酸化の進行が極めて速く、極めて高速で酸化膜が形成されうる点に着目してなされたもので、半絶縁性ＧａＡｓ基板に比べて転位密度を低くすることのできる導電性のＧａＡｓ基板、特にシリコンドープのＧａＡｓ基板上にＡｌＧａＡｓ層またはＡｌＡｓ層を結晶成長し、この上層に半導体レーザ素子を形成するための結晶層を順次形成したのち、素子分離のための溝を形成し、この溝内に露呈するＡｌＧａＡｓ層またはＡｌＡｓ層を水蒸気雰囲気下で熱処理することにより、酸化し、高抵抗の酸化膜を形成し、これにより絶縁分離を行うようにしたことを特徴とする。
【００１９】
すなわち、本発明の第１では、導電性の半導体基板と、前記半導体基板上に設けられた複数の領域と、前記複数の領域上に形成されたコンタクト層と、前記基板と前記コンタクト層の間に設けられたＡｌＧａＡｓまたはＡｌＡｓの酸化膜と、前記コンタクト層上に形成された化合物半導体層を素子領域とする半導体素子とを具備することを特徴とする。
【００２０】
望ましくは、前記半導体基板は、導電性のＧａＡｓ基板であることを特徴とする。
また望ましくは、前記半導体基板は、導電性のシリコンドープＧａＡｓ基板であることを特徴とする。
さらに望ましくは、前記半導体素子の上部電極および下部電極をさらに具備し、前記下部電極は、前記コンタクト層上に設けられていることを特徴とする。
【００２１】
また望ましくは、前記複数の領域は、少なくとも前記酸化膜の断面または表面が露呈するように配設された分離溝によって囲まれ、互いの領域が絶縁分離されていることを特徴とする。
さらに望ましくは、前記半導体素子は、前記素子領域に複数設けられていることを特徴とする。
また望ましくは、前記分離溝の近傍に形成されたイオン打ち込みによる高抵抗領域をさらに具備する。
さらに望ましくは、前記酸化膜は、ＡｌＧａＡｓおよびＡｌＡｓの多層構造であることを特徴とする。
【００２２】
本発明の第２では、導電性の半導体基板と、前記半導体基板上に設けられた複数の領域と、前記領域上に形成されたＡｌＧａＡｓまたはＡｌＡｓの酸化膜と、前記酸化膜上に下部半導体多層反射膜と、下部スぺーサ層と、活性層と、上部スペーサ層と、上部半導体多層反射膜とを順次積層し、少なくとも前記領域上に一つ形成された面発光型半導体レーザ素子と、少なくとも前記酸化膜断面を露呈させ、前記領域の周囲を囲む分離溝とを具備し、前記面発光型半導体レーザ素子は、前記半導体基板上にマトリックス状に配列され、前記分離溝は、前記面発光型半導体レーザ素子間を絶縁分離することを特徴とする。
【００２３】
望ましくは、前記酸化膜上に形成されたコンタクト層をさらに具備することを特徴とする。
また望ましくは、前記面発光型半導体レーザ素子の上部電極および下部電極をさらに具備し、前記下部電極は、前記コンタクト層上に設けられていることを特徴とする。
【００２４】
本発明の第３では、導電性の半導体基板上にＡｌＧａＡｓ層またはＡｌＡｓ層を形成するアルミニウム含有層形成工程と、前記アルミニウム含有層上に、下部半導体多層反射膜と、下部スぺーサ層と、活性層と、上部スペーサ層と、上部半導体多層反射膜とを順次積層する半導体積層工程と、前記ＡｌＧａＡｓ層またはＡｌＡｓ層を断面または表面に露呈せしめるように、少なくとも前記ＡｌＧａＡｓ層またはＡｌＡｓ層に到達するように溝を形成し、基板上に複数の素子領域を形成する工程と、前記ＡｌＧａＡｓ層またはＡｌＡｓ層の露呈した面から熱処理によりＡｌＧａＡｓ層またはＡｌＡｓ層を酸化する酸化工程とを含み、前記素子領域に少なくとも１個の半導体素子を形成することを特徴とする。
【００２５】
望ましくは、前記アルミニウム含有層の表面にコンタクト層を形成するコンタクト層形成工程と、前記コンタクト層上に前記半導体素子の下部電極を形成する下部電極形成工程と、前記上部半導体多層反射膜上に前記半導体素子の上部電極を形成する上部電極形成工程とをさらに具備することを特徴とする。
また望ましくは、前記半導体素子は面発光型半導体レーザであることを特徴とする。
【００２６】
すなわち、この半導体装置の一例としての半導体レーザ装置は、図１に概念図を示すように、シリコンドープのＧａＡｓ基板１上に酸化されたＡｌＡｓ層２、この上層にアンドープのＧａＡｓ層３、ｎ側配線のための電極４が形成されており、これらは溝５を隔ててストライプ状をなすように配列されている。
【００２７】
またこの半導体レーザ装置の製造方法としては、例えば分子線エピタキシー法によって、シリコンドープのＧａＡｓ基板１上にＡｌＡｓ層、アンドープのＧａＡｓ層３を積層する。次にエッチングによりシリコンドープＧａＡｓ基板１に達する溝を形成した後、 Ｈ2Ｏ下で４２０℃の熱処理を行いＡｌＡｓ層を酸化し、酸化ＡｌＡｓ層２と化す。ここでｎ側配線のための電極４は、アンドープのＧａＡｓ層３積層後に蒸着し、分離溝５形成時に同時にエッチングするようにしてもよい。また、熱処理後に溝をポリイミドなどの絶縁膜で埋めて平坦化した後に、電極形成用の導体層を形成し、改めて配線のパターニングを行うようにしてもよい。 なお、このようにＡｌＡｓ層を Ｈ2Ｏ下で熱酸化した場合、Ａｌ2Ｏ3がえられる（Ｓ．Ｇｕｈａ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．６８，ｐ９０６−９０８）。一方、理科年表によるとＡｌ2Ｏ3の比抵抗は、１０11から１０14Ω・ｃｍである。酸化したＡｌＡｓ層２すなわち図１中のＡｌ2Ｏ3の膜厚を５０ｎｍとした場合、Ａｌ2Ｏ3中の内部抵抗は、（Ａｌ2Ｏ3の比抵抗：１０11から１０14Ω・ｃｍ）×（距離すなわちアンドープ半絶縁性エピタキシャル層の厚み：０．０５μｍ×２）÷（ｎ側配線のための電極面積：１００ｍｍ×１００μｍ）で求められ１０ＭΩから１０ＧΩとなる。
【００２８】
その結果、金属とエピタキシャル層界面にあるコンタクト抵抗とシリコンドープＧａＡｓ基板の内部抵抗を除いた電極間の抵抗はアンドープ半絶縁性エピタキシャル層３の内部抵抗と上記Ａｌ2Ｏ3層２中の内部抵抗をたしたものとなる。実際上はＡｌ2Ｏ3層２中の内部抵抗値が支配的となる。すなわち、Ａｌ2Ｏ3層２により２つのｎ側電極４間の電気抵抗を著しく大きくすることができる。
【００２９】
なお、上記ＡｌＧａＡｓ材料に対する熱処理工程に対しては、ＡｌＡｓ組成比が高い程酸化速度が速く、特にＡｌＡｓは著しく酸化速度が速いことがわかっている。
【００３０】
絶縁膜の上にエピタキシャル成長を行うのは困難であり、欠陥を生起しやすいという問題もあるが、かかる構成によれば、絶縁膜を介在させることなく順次エピタキシャル成長層を形成した後、酸化すればよいため、成膜時には絶縁膜に関係なく膜質の良好なエピタキシャル成長層を形成することができ、特性の大幅な向上と、微細化および高精度化を図ることが可能となる。
【００３１】
また、わずかな開口領域から酸化が高速で選択性よく進行するため、薄くかつ信頼性の高い酸化膜を高速で形成することが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明について、図面を参照しつつ説明する。
【００３３】
図２は、本発明の第１の実施例の画像形成装置に用いられるマトリックス駆動型面発光レーザ装置を示す平面図、図３および図４はそれぞれ図２のＡーＢ断面説明図、ＣーＤ断面説明図であり、この断面説明図は、１素子周辺を拡大している。なお図２は、見易くするためにｐ型電極（点線）形成前の状態を示すものとする。
【００３４】
このマトリックス駆動型面発光レーザ装置は、シリコンドープのｎ型ガリウムヒ素（ＧａＡｓ）基板２１上に形成された０．２μｍ程度の薄いアンドープのＧａＡｓバッファ層２２と、酸化させる前の膜厚０．０５μｍ程度のアンドープのＡｌＡｓ層２３、１×１０19ｃｍ-3のシリコンドープｎ−ＧａＡｓコンタクト層２４を積層した後、この積層体にストライプ状の分離溝２９を形成し、この分離溝２９内に露呈する領域からアンドープのＡｌＡｓ層２３を酸化して酸化アルミニウム層とし、この上層にこの分離溝で囲まれた領域にｎ−電極形成領域を残して半導体柱Ｓが形成され、この半導体柱内にそれぞれ１次元レーザアレイが形成せしめられたことを特徴とする。この半導体柱は、シリコンドープｎ型ＧａＡｓコンタクト層２４上に形成されたＡｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のシリコンドープｎ型多層反射膜２５と、Ｉｎ0.2Ｇａ0.8Ａｓで構成された量子井戸層３層を膜厚１０ｎｍのＧａＡｓ層で挟んだ構造をもつ媒質内波長の膜厚をもつアンドープ活性領域２６と、Ａｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のマグネシウムドープのｐ型多層反射膜２７とで構成され、この上層にＡｕからなるｐ側電極３１が形成される。そしてこのアレイの各素子間は、酸化され酸化アルミニウム層と化したＡｌＡｓ層２３でまで到達するように形成されたプロトン打ち込み領域３０によって絶縁分離されている。
次にこのマトリックス駆動型面発光半導体レーザアレイの製造工程について説明する。
【００３５】
まず、図５に示すように、有機金属気相成長（ＭＯＣＶＤ）法により、シリコンドープのｎ型ＧａＡｓ（１００）基板２１上に、０．２μｍ程度のＧａＡｓバッファ層２２と、膜厚０．０５μｍ程度のアンドープのＡｌＡｓ層２３ｐ、１×１０19ｃｍ-3のシリコンドープｎ−ＧａＡｓコンタクト層２４を積層する。そして、さらにこの上層に、Ａｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のシリコンドープｎ型多層反射膜２５と、Ｉｎ0.2Ｇａ0.8Ａｓで構成された量子井戸層３層を膜厚１０ｎｍのＧａＡｓ層で挟んだ構造をもつ媒質内波長の膜厚をもつアンドープ活性領域２６と、Ａｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のマグネシウムドープのｐ型多層反射膜２７とを順次積層する。そしてこのｐ型多層反射膜２７の最上層はＧａＡｓ層とし１×１０19ｃｍ-3のドーピングを施す。ここで原料ガスとしては、トリメチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ドーパント材料としてはシクロペンタジニウムマグネシウム、シランを用い、成長時の基板温度は７００℃とし、真空を破ることなく、原料ガスを順次変化し、連続して成膜をおこなった。
【００３６】
続いて図６に示すように、フォトリソグラフィーにより結晶成長層上にレジストマスクＲを形成し、四塩化炭素をエッチングガスとしてもちいた、反応性イオンエッチングにより、ｎ型ＧａＡｓコンタクト層２４の表面若しくはこのｎ型ＧａＡｓコンタクト層２４の途中までエッチングし、幅３０μｍ程度のストライプ状の半導体柱ｓを形成する。
【００３７】
この後、図７に示すように 、Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏの比率が１：１：１０のエッチング液によりさらに２μｍだけ細くなるように側面からエッチングを行う。
【００３８】
そして、図８に示すようにレジストマスクを残したまま、上方からエレクトロンビーム法によりｎ型ＧａＡｓコンタクト層２４上にｎ型電極２８としてＡｕＧｅ層を蒸着する。そしてリフトオフにより、ｎ型ＧａＡｓコンタクト層２４上のＡｕＧｅ層を残して他の領域のＡｕＧｅ層をレジストと共に剥離する。
【００３９】
続いて、図９に示すようにフォーカスドイオンビーム法を用いて、各半導体柱Ｓ中の間中央で、ＧａＡｓ基板２１に到達する深さまで、このストライプに沿って幅２μｍの溝２９を形成する。
【００４０】
この後、水蒸気下で４２０℃３０分の熱処理を行い、図１０に示すように、ＧａＡｓバッファ層２２上のＡｌＡｓ層２３ｐは酸化されＡｌ2Ｏ3層２３と化す。この時デバイスを構成している他の層の酸化速度はＡｌＡｓに比べて著しく遅く殆ど酸化しないと考えてよい。
【００４１】
次に、図１１に示すようにポリイミド膜３０を塗布し、半導体柱の周りを埋め、表面の平坦化をはかった後、この上層にＡｕ層３１を蒸着し、前記ｎ側電極とは直交する方向に伸長するストライプ状のｐ側電極を形成する。
【００４２】
このようにして図２乃至４に示したマトリックス駆動型面発光レーザアレイが完成する。 この装置ではｎ側電極配線はＡｌＡｓ２３ｐを酸化してできた高抵抗のＡｌ2Ｏ3２３で電気的に分離されており、高密度化に際しても、クロストークのおそれはない。またこのように転位が少なく信頼性の高いシリコンドープのＧａＡｓ基板上で十分な絶縁分離をはかりつつ、高密度に集積化された２次元のレーザアレイを構成しており、特性の劣化もなく十分な信頼性を発揮することができる。
【００４３】
なお、この例ではマトリックス駆動型面発光レーザアレイについて説明したが、トランジスタなどの駆動回路をも同様にこの基板上に形成するのも容易であり、またレーザ素子に限定されることなくＧａＡｓＩＣ、フォトディテクタ、ＦＥＴなど、駆動回路と光電気素子を集積化したオプトエレクトロニクス素子などにも適用可能である。
【００４４】
また、前記実施例ではストライプ状の半導体柱を形成し、これに１次元のレーザアレイを配列したが、次に本発明の第２の実施例として、図１２に平面図、図１３にそのＡーＢ断面図を示すように、各素子毎に分離溝２９で囲まれ、独立した円柱状の半導体柱Ｓを形成するようにしてもよい。これにより、素子分離は完全となる。
【００４５】
さらにまた、前記第１の実施例のように列ごと、前記第２の実施例のように素子ごとに分離溝で囲むようにすることなく、ブロック毎に分離溝を形成するようにしてもよい。
【００４６】
さらに前記実施例では、Ａｌ2Ｏ3層２３を１層構造の酸化膜として用いたが、シリコンドドープのＧａＡｓ基板３５上に数周期のＡｌＡｓ層とＧａＡｓ層とを交互に形成しておき、前記実施例と同様にして分離溝を形成し、これらＡｌＡｓ層とＧａＡｓ層との断面を露呈せしめ、同様に水蒸気雰囲気中で酸化することにより図１４に示すようにＡｌ2Ｏ3層３６とＧａＡｓ層３７とが交互に形成された多層構造の絶縁膜としてもい。これにより格子整合性を低下することなく薄い層を交互に形成しこれを酸化するため酸化も完全になされ、絶縁性の高い高抵抗の膜を形成することが可能となる。
【００４７】
さらにまた、ＡｌＡｓ層に代えて ＡｌＧａＡｓ層を用いる様にしてもよい。さらにＧａＡｓ基板に限定されることなく、シリコンドープのＩｎＰ基板４１上に格子整合したＡｌＩｎＡｓ層とＡｌＡｓ層とを交互に積層し、同様にして分離溝を形成し、これらＡｌＩｎＡｓ層とＡｌＡｓ層との断面を露呈せしめ、同様に水蒸気雰囲気中で酸化することにより図１５に示すようにＡｌ2Ｏ3層４２とＩｎＡｓ層４３とが交互に形成された多層構造の絶縁膜としてもい。これにより格子整合性を低下することなく薄い層を交互に形成しこれを酸化するため酸化も完全になされ、絶縁性の高い高抵抗の膜を形成することが可能となる。ここでＡｌＡｓはＩｎＰと格子整合性が悪いため２０ｎｍ以下の薄い層にした方がよい。
【００４８】
【発明の効果】
以上説明してきたように、本発明によれば、転位密度が低い基板を用いて基板の転位が原因となる特性劣化を引き起こすことなく、各素子間の電気的分離を良好に実現することができ、高密度で信頼性の高い半導体装置を形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体レーザ装置を示す説明図
【図２】本発明の第１の実施例のマトリックス駆動型面発光レーザ装置を示す平面図
【図３】同マトリックス駆動型面発光レーザ装置のＡーＢ断面説明図
【図４】同マトリックス駆動型面発光レーザ装置のＣーＤ断面説明図
【図５】同半導体レーザ装置の製造工程図
【図６】同半導体レーザ装置の製造工程図
【図７】同半導体レーザ装置の製造工程図
【図８】同半導体レーザ装置の製造工程図
【図９】同半導体レーザ装置の製造工程図
【図１０】同半導体レーザ装置の製造工程図
【図１１】同半導体レーザ装置の製造工程図
【図１２】本発明の第２の実施例のマトリックス駆動型面発光レーザ装置を示す平面図
【図１３】同マトリックス駆動型面発光レーザ装置のＡーＢ断面説明図
【図１４】本発明の変形例を示す部分説明図
【図１５】本発明の変形例を示す部分説明図
【図１６】従来例の半導体レーザを示す図
【図１７】従来例の半導体レーザを示す説明図
【符号の説明】
１ ｎ型ガリウムひ素（ＧａＡｓ）基板
２ 酸化膜
３ アンドープエピタキシャル成長層
４ ｎ側電極
５ 分離溝
２１ ｎ型ガリウムヒ素（ＧａＡｓ）基板
２２ アンドープのＧａＡｓバッファ層
２３ｐ アンドープのＡｌＡｓ層
２３ 酸化アルミニウム層
２４ シリコンドープｎ−ＧａＡｓコンタクト層
２９ 分離溝
ｓ 半導体柱
２５ シリコンドープｎ型多層反射膜
２６ アンドープ活性領域
２７ マグネシウムドープのｐ型多層反射膜
３１ ｐ側電極
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に、光情報処理や光通信、あるいは光を用いた画像形成装置の光源として利用される面発光型半導体レーザ装置に関する。
【０００２】
【従来の技術】
光交換あるいは光情報処理などの分野に用いるために、面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）を２次元集積化した面発光レーザアレイが必要とされており、更にはその面発光レーザの大規模化すなわち発光点の多数化が望まれている。
しかし、そのレーザを独立駆動させるためには、発光点が増えるにつれて電極配線も増加し、各発光点が近接している場合現実的な配線設計は不可能もしくは難しくなる。発光点がＭ×Ｎ個でｎ側を共通電極とした場合、ｐ側の電極配線は、Ｍ×Ｎ本必要となり、さらにｎ側は共通電極パッドが１つあればよいが、ｐ側にはＭ×Ｎ個個の電極パッドが必要となる。例えば、１００×１００個の発光点をもつ独立駆動型面発光レーザアレイでは、ｐ側電極配線は１万本となり、ｐ側電極パッドも１万個必要となる。これは、発光点間の配線数および電極パッドに必要な面積が増加すること、すなわち配線密度および電極パッド面積が増加し、作成が難しくなること、コストが増加することなどの大きな問題を引き起こすことになる。
【０００３】
そこで、面発光レーザはアレイをマトリックス駆動する方法が検討され、アール・エー・モルガン（Ｒ．Ａ．Ｍｏｒｇａｎ）らによって１０×１０個の発光点をもつマトリックス駆動型面発光レーザアレイ（ＩＥＥＥ．ＰＨＯＴＯＮＩＣＳ．ＴＥＣＨＮＯＬＯＧＹ．ＬＥＴＴＥＲＳ，ＶＯＬ．６、ｐｐ．９１３ー９１７、１９９４）が、エム・オレンスタイン（Ｍ．Ｏｒｅｎｓｔｅｉｎ）らによって３２×３２個の発光点をもつマトリックス駆動型面発光レーザアレイ（ＥＬＥＣＴＲＯＮＩＣＳ．ＬＥＴＴＥＲＳ，ＶＯＬ．２７、ｐｐ．４３７ー４３８、１９９１、およびＵ．Ｓ．Ｐ．５０３１１８７）が報告されている。
【０００４】
マトリックス駆動型面発光レーザアレイでは、発光点がＭ×Ｎ個であっても、配線数はＭ＋Ｎ本、電極パッドはＭ＋Ｎ個だけあればよい。例えば、上記３２×３２個の発光点をもつ面発光レーザアレイを独立駆動型とした場合、配線数、電極パッド共に１０２４（３２×３２）本／個必要であるのに対して、マトリックス駆動型面発光レーザアレイでは６４（３２＋３２）の配線および電極パッド数で足りることになる。そして発光点数が増加する程この差異は顕著となる。以上説明してきたように、マトリックス駆動型においては配線密度および電極パッドに必要な面積の増加は独立駆動型面発光レーザアレイに比べて著しく少ない。
【０００５】
エム・オレンスタインらによって報告されている３２×３２個の発光点をもつマトリックス駆動型面発光レーザアレイでは、図１６にそのレーザ構造を３×３個分だけ抜き出して示すように、まず、分子線エピタキシー技術を用いて、半絶縁性のガリウムヒ素（ＧａＡｓ）基板５１上に、 ｎ+型のＧａＡｓからなる下部クラッド層５２と、この下部クラッド層５２上に形成されたそれぞれの膜厚が媒質内波長の１／４であるＡｌＡｓとＧａＡｓとを交互に積層した総膜厚数μｍのｎ側多層反射膜５３と、Ｉｎ0.2Ｇａ0.8Ａｓで構成された量子井戸３層をＧａＡｓ１０ｎｍで挟んだ構造をもつ媒質内波長の膜厚をもつアンドープ活性領域５４と、それぞれの膜厚が媒質内波長の１／４であるＡｌＡｓとＧａＡｓとを交互に積層した総膜厚数μｍのｐ側多層反射膜５５とを順次成長させる。なお、ドーパントにはＳｉ，Ｂｅをそれぞれｎ型、ｐ型用に用いている。次に，ｎ側配線の分離のためにリアクティブイオンエッチング技術を用いて、図中５６に示す配線分離用溝を作成し、縦方向に３２本の行を設ける。溝の深さは下部クラッド層５２を貫通して半絶縁性のＧａＡｓ基板５１に達しているがこれは各コラムの電気的分離を行うためである。溝はポリイミドを用いて埋められ、次にフォトリソ工程と金属蒸着技術により、横方向に３２本の列すなわちｐ側多層反射膜５５の上面に３２本のｐ側金属配線５７を設ける。各列はプロトンを活性領域５４までインプランテーション（図示せず）することにより電気的に分離されている。各行の手前端は ｎ+ＧａＡｓ５２が表面に出る様にエッチングされ、その上面に電極パッド５８が設けられている。また、各列の右端にもｐ側金属（Ａｕ）配線５７上面に電極パッド５９が設けられている。ｉ列ｊ行面の発光点（ｉｊ）を発光させる場合には，ｉ列の電極パッドとｊ列の電極パッドとを通して発光点（ｉｊ）のレーザに必要な電流を注入し、他の配線をオープンにすればよい。なお、このレーザは基板下面から光が出射する構造となっている。
【０００６】
このように、両電極を基板の一方の面側に配設したマトリックス駆動型の面発光レーザでは、下側になる各配線間の電気的分離を行う必要があり、そのために半絶縁性のＧａＡｓ基板を用いている。
【０００７】
しかしながら、半絶縁性のＧａＡｓ基板は、導電難ＧａＡｓ基板に比べて転位が多く存在する。現在もっともエッチピット密度（ＥＰＤ：転位に対応するピット）が少ないＧａＡｓ基板であっても、半絶縁性ＧａＡｓ基板では約１５００／ｃｍ2のＥＰＤが含まれ、一方シリコンドープのＧａＡｓ基板では約５０／ｃｍ2のＥＰＤしか存在しない。シリコンドープ基板を代表とする導電型基板と比較して、半絶縁性基板に転位が多く含まれているのはＧａＡｓ基板に限ったことではなく、ＩｎＰ基板などの化合物半導体基板全般に共通の現象である。
【０００８】
半導体レーザの寿命劣化の大きな要因の一つは活性領域にある転位の発生メカニズムの大部分は、基板にある転位が、結晶成長時に、基板上に成長するエピタキシャル層に伝搬していくものであることもよく知られている。従って、半絶縁性基板上に形成された半導体レーザは、導電性基板上に形成された半導体レーザに比べると、転位の影響を受け寿命劣化や特性劣化を引き起こす確率が高く、歩留まり低下、コスト高などの問題を発生させる。
【０００９】
このように、半導体レーザにおいては、基板の転位に起因する寿命劣化や特性劣化が深刻な問題となっているが、この問題は半導体レーザのみならずＧａＡｓＩＣ、フォトディテクタ、ＦＥＴなどにも同様であった。また、マトリックス駆動型面発光レーザアレイや、ＧａＡｓＩＣ，ＦＥＴなどの光・電気素子を集積化したオプトエレクトロニクス素子にも、素子間の絶縁のために半絶縁性基板を使用することが多い。すなわち、半絶縁性基板を必要としているデバイスは多くあるが、その半絶縁性基板はデバイス特性を低下させる原因となる転位が多いという問題があった。
【００１０】
そこでこの問題を解決すべく、転位の少ない導電性化合物半導体基板上に高抵抗の化合物半導体結晶成長層を形成し、転位の少ない半絶縁性結晶基板として用いる方法が提案されている（特開昭６０−２１１９１２、特公平３−２３６２１８）。
【００１１】
特開昭６０−２１１９１２では、ＥＰＤが ５００／ｃｍ2以下のシリコンドープのＧａＡｓ基板上に、有機金属気相成長法を用いてバナジウムドープのＧａＡｓ層を５０μｍ成長している。原料ガスとしてはＧａ(ＣＨ3)3、ＡｓＨ3、 ＶＯ（ＯＣ2Ｈ5)3を用い、Ｈ2をキャリアガスとして、 ７００℃で成長を行っている。その結果エピタキシャル層のＥＰＤは基板のＥＰＤより低く、比抵抗５×１０7Ω・ｃｍ以上で、 低転位の半絶縁性基板として、デバイスへの使用に十分耐え得るものであると記載されている。また、いおうドープＩｎＰ基板上に鉄ドープＩｎＰエピタキシャル層を成長させ、比抵抗１０×１０7Ω・ｃｍ以上を得ることが出来たとされている。
【００１２】
また、面発光型半導体レーザにおいてＡｌＡｓ層を選択的に酸化することによりＡｌ2Ｏ3を形成して電流狭窄を行うという技術も提案されている（Ａｐｐｌｉｅｄ，ＰＨＩＳＩＣＳ ｌＥＴＴＥＲＳ，ＶＯｌ．６８（７），１２ＦＥＢ．９６）。
【００１３】
【発明が解決しようとする課題】
このように従来、転位の少ない半絶縁性基板として導電性基板上に半絶縁性エピタキシャル層を用いる方法が提案されているが、この半絶縁性エピタキシャル層の比抵抗は、１０×１０7Ω・ｃｍ程度である。
しかしながら、前述したようなマトリックス駆動型面発光半導体レーザ装置を、このように導電性基板上に半絶縁性エピタキシャル成長層を介して形成した場合、各電極間の絶縁が十分ではないという問題がある。
【００１４】
例えば、図１６に示したマトリックス駆動型半導体レーザアレイにおいては、行方向すなわちｎ側配線の分離を半絶縁性エピタキシャル層に分離溝を設けることによっておこなった場合、各ｎ側配線間の電気的分離を十分にするためには半絶縁性エピタキシャル層を厚くし抵抗を高める必要がある。例えば、図１７に示す様にｎ側の配線と絶縁分離のための溝を形成し抵抗値を計算してみる。すなわち基板としてシリコンドープのＧａＡｓ基板６１を用い、バナジウムドープの半絶縁性エピタキシャル層６２を形成し、配線分離のための溝６３を形成する。そしてその上にｎ側配線のための電極６４を形成する。この時、電極の面積は１００μｍ×１００ｍｍで、バナジウムドープ半絶縁性エピタキシャル成長層の膜厚は１μｍとする。金属とエピタキシャル層界面にあるコンタクト抵抗と、シリコンドープＧａＡｓ基板の内部抵抗を除いた、バナジウムドープ半絶縁性エピタキシャル層の内部抵抗は、（バナジウムドープ半絶縁性エピタキシャル層の比抵抗：１０×１０7Ω・ｃｍ ）×（距離すなわちバナジウムドープ半絶縁性エピタキシャル層の厚み：１μｍ×２）÷（ｎ側配線のための電極面積：１００μｍ×１００ｍｍ）で求められ、２０ｋΩとなる。この抵抗値を大きくするためには、同じ材料の場合バナジウムドープ半絶縁性エピタキシャル層の膜厚を厚くする必要があるが１０μｍとしても抵抗値は２００ｋΩにしかならず、また実際の結晶成長は分子線エピタキシー法や有機金属気相成長法を用いるがこれらの方法では１０μｍの膜厚を得ることは、成長時間、コストの面からも現実的ではない。なお、金属とエピタキシャル層界面にあるコンタクト抵抗は条件によっては問題となるが、シリコンドープのＧａＡｓ基板の内部抵抗はバナジウムドープ半絶縁性エピタキシャル層の内部抵抗に比べ著しく小さく無視することができる。
【００１５】
また、厚いバナジウムドープ半絶縁性エピタキシャル層を用いる場合は、この厚さに応じて深い溝を形成する必要があり、この溝形成のためのエッチング工程では多大な時間を要する上、サイドエッチも増大し、微細なパターンを形成することが出来ないという問題がある。
【００１６】
本発明は前記実情に鑑みてなされたもので、長寿命かつ高精度で信頼性の高い半導体装置を提供することを目的とする。
【００１７】
またさらに、マトリックス駆動型面発光半導体レーザ装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
そこで本発明では、ＡｌＧａＡｓ層またはＡｌＡｓ層は、酸化されやすく、殊に酸素との接触面積が小さくても、酸化の進行が極めて速く、極めて高速で酸化膜が形成されうる点に着目してなされたもので、半絶縁性ＧａＡｓ基板に比べて転位密度を低くすることのできる導電性のＧａＡｓ基板、特にシリコンドープのＧａＡｓ基板上にＡｌＧａＡｓ層またはＡｌＡｓ層を結晶成長し、この上層に半導体レーザ素子を形成するための結晶層を順次形成したのち、素子分離のための溝を形成し、この溝内に露呈するＡｌＧａＡｓ層またはＡｌＡｓ層を水蒸気雰囲気下で熱処理することにより、酸化し、高抵抗の酸化膜を形成し、これにより絶縁分離を行うようにしたことを特徴とする。
【００１９】
すなわち、本発明の第１では、導電性の半導体基板と、前記半導体基板上に設けられた複数の領域と、前記複数の領域上に形成されたコンタクト層と、前記基板と前記コンタクト層の間に設けられたＡｌＧａＡｓまたはＡｌＡｓの酸化膜と、前記コンタクト層上に形成された化合物半導体層を素子領域とする半導体素子とを具備することを特徴とする。
【００２０】
望ましくは、前記半導体基板は、導電性のＧａＡｓ基板であることを特徴とする。
また望ましくは、前記半導体基板は、導電性のシリコンドープＧａＡｓ基板であることを特徴とする。
さらに望ましくは、前記半導体素子の上部電極および下部電極をさらに具備し、前記下部電極は、前記コンタクト層上に設けられていることを特徴とする。
【００２１】
また望ましくは、前記複数の領域は、少なくとも前記酸化膜の断面または表面が露呈するように配設された分離溝によって囲まれ、互いの領域が絶縁分離されていることを特徴とする。
さらに望ましくは、前記半導体素子は、前記素子領域に複数設けられていることを特徴とする。
また望ましくは、前記分離溝の近傍に形成されたイオン打ち込みによる高抵抗領域をさらに具備する。
さらに望ましくは、前記酸化膜は、ＡｌＧａＡｓおよびＡｌＡｓの多層構造であることを特徴とする。
【００２２】
本発明の第２では、導電性の半導体基板と、前記半導体基板上に設けられた複数の領域と、前記領域上に形成されたＡｌＧａＡｓまたはＡｌＡｓの酸化膜と、前記酸化膜上に下部半導体多層反射膜と、下部スぺーサ層と、活性層と、上部スペーサ層と、上部半導体多層反射膜とを順次積層し、少なくとも前記領域上に一つ形成された面発光型半導体レーザ素子と、少なくとも前記酸化膜断面を露呈させ、前記領域の周囲を囲む分離溝とを具備し、前記面発光型半導体レーザ素子は、前記半導体基板上にマトリックス状に配列され、前記分離溝は、前記面発光型半導体レーザ素子間を絶縁分離することを特徴とする。
【００２３】
望ましくは、前記酸化膜上に形成されたコンタクト層をさらに具備することを特徴とする。
また望ましくは、前記面発光型半導体レーザ素子の上部電極および下部電極をさらに具備し、前記下部電極は、前記コンタクト層上に設けられていることを特徴とする。
【００２４】
本発明の第３では、導電性の半導体基板上にＡｌＧａＡｓ層またはＡｌＡｓ層を形成するアルミニウム含有層形成工程と、前記アルミニウム含有層上に、下部半導体多層反射膜と、下部スぺーサ層と、活性層と、上部スペーサ層と、上部半導体多層反射膜とを順次積層する半導体積層工程と、前記ＡｌＧａＡｓ層またはＡｌＡｓ層を断面または表面に露呈せしめるように、少なくとも前記ＡｌＧａＡｓ層またはＡｌＡｓ層に到達するように溝を形成し、基板上に複数の素子領域を形成する工程と、前記ＡｌＧａＡｓ層またはＡｌＡｓ層の露呈した面から熱処理によりＡｌＧａＡｓ層またはＡｌＡｓ層を酸化する酸化工程とを含み、前記素子領域に少なくとも１個の半導体素子を形成することを特徴とする。
【００２５】
望ましくは、前記アルミニウム含有層の表面にコンタクト層を形成するコンタクト層形成工程と、前記コンタクト層上に前記半導体素子の下部電極を形成する下部電極形成工程と、前記上部半導体多層反射膜上に前記半導体素子の上部電極を形成する上部電極形成工程とをさらに具備することを特徴とする。
また望ましくは、前記半導体素子は面発光型半導体レーザであることを特徴とする。
【００２６】
すなわち、この半導体装置の一例としての半導体レーザ装置は、図１に概念図を示すように、シリコンドープのＧａＡｓ基板１上に酸化されたＡｌＡｓ層２、この上層にアンドープのＧａＡｓ層３、ｎ側配線のための電極４が形成されており、これらは溝５を隔ててストライプ状をなすように配列されている。
【００２７】
またこの半導体レーザ装置の製造方法としては、例えば分子線エピタキシー法によって、シリコンドープのＧａＡｓ基板１上にＡｌＡｓ層、アンドープのＧａＡｓ層３を積層する。次にエッチングによりシリコンドープＧａＡｓ基板１に達する溝を形成した後、 Ｈ2Ｏ下で４２０℃の熱処理を行いＡｌＡｓ層を酸化し、酸化ＡｌＡｓ層２と化す。ここでｎ側配線のための電極４は、アンドープのＧａＡｓ層３積層後に蒸着し、分離溝５形成時に同時にエッチングするようにしてもよい。また、熱処理後に溝をポリイミドなどの絶縁膜で埋めて平坦化した後に、電極形成用の導体層を形成し、改めて配線のパターニングを行うようにしてもよい。 なお、このようにＡｌＡｓ層を Ｈ2Ｏ下で熱酸化した場合、Ａｌ2Ｏ3がえられる（Ｓ．Ｇｕｈａ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．６８，ｐ９０６−９０８）。一方、理科年表によるとＡｌ2Ｏ3の比抵抗は、１０11から１０14Ω・ｃｍである。酸化したＡｌＡｓ層２すなわち図１中のＡｌ2Ｏ3の膜厚を５０ｎｍとした場合、Ａｌ2Ｏ3中の内部抵抗は、（Ａｌ2Ｏ3の比抵抗：１０11から１０14Ω・ｃｍ）×（距離すなわちアンドープ半絶縁性エピタキシャル層の厚み：０．０５μｍ×２）÷（ｎ側配線のための電極面積：１００ｍｍ×１００μｍ）で求められ１０ＭΩから１０ＧΩとなる。
【００２８】
その結果、金属とエピタキシャル層界面にあるコンタクト抵抗とシリコンドープＧａＡｓ基板の内部抵抗を除いた電極間の抵抗はアンドープ半絶縁性エピタキシャル層３の内部抵抗と上記Ａｌ2Ｏ3層２中の内部抵抗をたしたものとなる。実際上はＡｌ2Ｏ3層２中の内部抵抗値が支配的となる。すなわち、Ａｌ2Ｏ3層２により２つのｎ側電極４間の電気抵抗を著しく大きくすることができる。
【００２９】
なお、上記ＡｌＧａＡｓ材料に対する熱処理工程に対しては、ＡｌＡｓ組成比が高い程酸化速度が速く、特にＡｌＡｓは著しく酸化速度が速いことがわかっている。
【００３０】
絶縁膜の上にエピタキシャル成長を行うのは困難であり、欠陥を生起しやすいという問題もあるが、かかる構成によれば、絶縁膜を介在させることなく順次エピタキシャル成長層を形成した後、酸化すればよいため、成膜時には絶縁膜に関係なく膜質の良好なエピタキシャル成長層を形成することができ、特性の大幅な向上と、微細化および高精度化を図ることが可能となる。
【００３１】
また、わずかな開口領域から酸化が高速で選択性よく進行するため、薄くかつ信頼性の高い酸化膜を高速で形成することが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明について、図面を参照しつつ説明する。
【００３３】
図２は、本発明の第１の実施例の画像形成装置に用いられるマトリックス駆動型面発光レーザ装置を示す平面図、図３および図４はそれぞれ図２のＡーＢ断面説明図、ＣーＤ断面説明図であり、この断面説明図は、１素子周辺を拡大している。なお図２は、見易くするためにｐ型電極（点線）形成前の状態を示すものとする。
【００３４】
このマトリックス駆動型面発光レーザ装置は、シリコンドープのｎ型ガリウムヒ素（ＧａＡｓ）基板２１上に形成された０．２μｍ程度の薄いアンドープのＧａＡｓバッファ層２２と、酸化させる前の膜厚０．０５μｍ程度のアンドープのＡｌＡｓ層２３、１×１０19ｃｍ-3のシリコンドープｎ−ＧａＡｓコンタクト層２４を積層した後、この積層体にストライプ状の分離溝２９を形成し、この分離溝２９内に露呈する領域からアンドープのＡｌＡｓ層２３を酸化して酸化アルミニウム層とし、この上層にこの分離溝で囲まれた領域にｎ−電極形成領域を残して半導体柱Ｓが形成され、この半導体柱内にそれぞれ１次元レーザアレイが形成せしめられたことを特徴とする。この半導体柱は、シリコンドープｎ型ＧａＡｓコンタクト層２４上に形成されたＡｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のシリコンドープｎ型多層反射膜２５と、Ｉｎ0.2Ｇａ0.8Ａｓで構成された量子井戸層３層を膜厚１０ｎｍのＧａＡｓ層で挟んだ構造をもつ媒質内波長の膜厚をもつアンドープ活性領域２６と、Ａｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のマグネシウムドープのｐ型多層反射膜２７とで構成され、この上層にＡｕからなるｐ側電極３１が形成される。そしてこのアレイの各素子間は、酸化され酸化アルミニウム層と化したＡｌＡｓ層２３でまで到達するように形成されたプロトン打ち込み領域３０によって絶縁分離されている。
次にこのマトリックス駆動型面発光半導体レーザアレイの製造工程について説明する。
【００３５】
まず、図５に示すように、有機金属気相成長（ＭＯＣＶＤ）法により、シリコンドープのｎ型ＧａＡｓ（１００）基板２１上に、０．２μｍ程度のＧａＡｓバッファ層２２と、膜厚０．０５μｍ程度のアンドープのＡｌＡｓ層２３ｐ、１×１０19ｃｍ-3のシリコンドープｎ−ＧａＡｓコンタクト層２４を積層する。そして、さらにこの上層に、Ａｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のシリコンドープｎ型多層反射膜２５と、Ｉｎ0.2Ｇａ0.8Ａｓで構成された量子井戸層３層を膜厚１０ｎｍのＧａＡｓ層で挟んだ構造をもつ媒質内波長の膜厚をもつアンドープ活性領域２６と、Ａｌ0.1Ｇａ0.9ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内波長の１／４となるように交互に積層した総膜厚約２μｍ、１×１０18ｃｍ-3のマグネシウムドープのｐ型多層反射膜２７とを順次積層する。そしてこのｐ型多層反射膜２７の最上層はＧａＡｓ層とし１×１０19ｃｍ-3のドーピングを施す。ここで原料ガスとしては、トリメチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ドーパント材料としてはシクロペンタジニウムマグネシウム、シランを用い、成長時の基板温度は７００℃とし、真空を破ることなく、原料ガスを順次変化し、連続して成膜をおこなった。
【００３６】
続いて図６に示すように、フォトリソグラフィーにより結晶成長層上にレジストマスクＲを形成し、四塩化炭素をエッチングガスとしてもちいた、反応性イオンエッチングにより、ｎ型ＧａＡｓコンタクト層２４の表面若しくはこのｎ型ＧａＡｓコンタクト層２４の途中までエッチングし、幅３０μｍ程度のストライプ状の半導体柱ｓを形成する。
【００３７】
この後、図７に示すように 、Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏの比率が１：１：１０のエッチング液によりさらに２μｍだけ細くなるように側面からエッチングを行う。
【００３８】
そして、図８に示すようにレジストマスクを残したまま、上方からエレクトロンビーム法によりｎ型ＧａＡｓコンタクト層２４上にｎ型電極２８としてＡｕＧｅ層を蒸着する。そしてリフトオフにより、ｎ型ＧａＡｓコンタクト層２４上のＡｕＧｅ層を残して他の領域のＡｕＧｅ層をレジストと共に剥離する。
【００３９】
続いて、図９に示すようにフォーカスドイオンビーム法を用いて、各半導体柱Ｓ中の間中央で、ＧａＡｓ基板２１に到達する深さまで、このストライプに沿って幅２μｍの溝２９を形成する。
【００４０】
この後、水蒸気下で４２０℃３０分の熱処理を行い、図１０に示すように、ＧａＡｓバッファ層２２上のＡｌＡｓ層２３ｐは酸化されＡｌ2Ｏ3層２３と化す。この時デバイスを構成している他の層の酸化速度はＡｌＡｓに比べて著しく遅く殆ど酸化しないと考えてよい。
【００４１】
次に、図１１に示すようにポリイミド膜３０を塗布し、半導体柱の周りを埋め、表面の平坦化をはかった後、この上層にＡｕ層３１を蒸着し、前記ｎ側電極とは直交する方向に伸長するストライプ状のｐ側電極を形成する。
【００４２】
このようにして図２乃至４に示したマトリックス駆動型面発光レーザアレイが完成する。 この装置ではｎ側電極配線はＡｌＡｓ２３ｐを酸化してできた高抵抗のＡｌ2Ｏ3２３で電気的に分離されており、高密度化に際しても、クロストークのおそれはない。またこのように転位が少なく信頼性の高いシリコンドープのＧａＡｓ基板上で十分な絶縁分離をはかりつつ、高密度に集積化された２次元のレーザアレイを構成しており、特性の劣化もなく十分な信頼性を発揮することができる。
【００４３】
なお、この例ではマトリックス駆動型面発光レーザアレイについて説明したが、トランジスタなどの駆動回路をも同様にこの基板上に形成するのも容易であり、またレーザ素子に限定されることなくＧａＡｓＩＣ、フォトディテクタ、ＦＥＴなど、駆動回路と光電気素子を集積化したオプトエレクトロニクス素子などにも適用可能である。
【００４４】
また、前記実施例ではストライプ状の半導体柱を形成し、これに１次元のレーザアレイを配列したが、次に本発明の第２の実施例として、図１２に平面図、図１３にそのＡーＢ断面図を示すように、各素子毎に分離溝２９で囲まれ、独立した円柱状の半導体柱Ｓを形成するようにしてもよい。これにより、素子分離は完全となる。
【００４５】
さらにまた、前記第１の実施例のように列ごと、前記第２の実施例のように素子ごとに分離溝で囲むようにすることなく、ブロック毎に分離溝を形成するようにしてもよい。
【００４６】
さらに前記実施例では、Ａｌ2Ｏ3層２３を１層構造の酸化膜として用いたが、シリコンドドープのＧａＡｓ基板３５上に数周期のＡｌＡｓ層とＧａＡｓ層とを交互に形成しておき、前記実施例と同様にして分離溝を形成し、これらＡｌＡｓ層とＧａＡｓ層との断面を露呈せしめ、同様に水蒸気雰囲気中で酸化することにより図１４に示すようにＡｌ2Ｏ3層３６とＧａＡｓ層３７とが交互に形成された多層構造の絶縁膜としてもい。これにより格子整合性を低下することなく薄い層を交互に形成しこれを酸化するため酸化も完全になされ、絶縁性の高い高抵抗の膜を形成することが可能となる。
【００４７】
さらにまた、ＡｌＡｓ層に代えて ＡｌＧａＡｓ層を用いる様にしてもよい。さらにＧａＡｓ基板に限定されることなく、シリコンドープのＩｎＰ基板４１上に格子整合したＡｌＩｎＡｓ層とＡｌＡｓ層とを交互に積層し、同様にして分離溝を形成し、これらＡｌＩｎＡｓ層とＡｌＡｓ層との断面を露呈せしめ、同様に水蒸気雰囲気中で酸化することにより図１５に示すようにＡｌ2Ｏ3層４２とＩｎＡｓ層４３とが交互に形成された多層構造の絶縁膜としてもい。これにより格子整合性を低下することなく薄い層を交互に形成しこれを酸化するため酸化も完全になされ、絶縁性の高い高抵抗の膜を形成することが可能となる。ここでＡｌＡｓはＩｎＰと格子整合性が悪いため２０ｎｍ以下の薄い層にした方がよい。
【００４８】
【発明の効果】
以上説明してきたように、本発明によれば、転位密度が低い基板を用いて基板の転位が原因となる特性劣化を引き起こすことなく、各素子間の電気的分離を良好に実現することができ、高密度で信頼性の高い半導体装置を形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体レーザ装置を示す説明図
【図２】本発明の第１の実施例のマトリックス駆動型面発光レーザ装置を示す平面図
【図３】同マトリックス駆動型面発光レーザ装置のＡーＢ断面説明図
【図４】同マトリックス駆動型面発光レーザ装置のＣーＤ断面説明図
【図５】同半導体レーザ装置の製造工程図
【図６】同半導体レーザ装置の製造工程図
【図７】同半導体レーザ装置の製造工程図
【図８】同半導体レーザ装置の製造工程図
【図９】同半導体レーザ装置の製造工程図
【図１０】同半導体レーザ装置の製造工程図
【図１１】同半導体レーザ装置の製造工程図
【図１２】本発明の第２の実施例のマトリックス駆動型面発光レーザ装置を示す平面図
【図１３】同マトリックス駆動型面発光レーザ装置のＡーＢ断面説明図
【図１４】本発明の変形例を示す部分説明図
【図１５】本発明の変形例を示す部分説明図
【図１６】従来例の半導体レーザを示す図
【図１７】従来例の半導体レーザを示す説明図
【符号の説明】
１ ｎ型ガリウムひ素（ＧａＡｓ）基板
２ 酸化膜
３ アンドープエピタキシャル成長層
４ ｎ側電極
５ 分離溝
２１ ｎ型ガリウムヒ素（ＧａＡｓ）基板
２２ アンドープのＧａＡｓバッファ層
２３ｐ アンドープのＡｌＡｓ層
２３ 酸化アルミニウム層
２４ シリコンドープｎ−ＧａＡｓコンタクト層
２９ 分離溝
ｓ 半導体柱
２５ シリコンドープｎ型多層反射膜
２６ アンドープ活性領域
２７ マグネシウムドープのｐ型多層反射膜
３１ ｐ側電極
Claims (14)
- 導電性の半導体基板と、
前記半導体基板上に設けられた電気的に分離された複数の領域と、
前記複数の領域上に形成されたコンタクト層と、
前記基板と前記コンタクト層の間に設けられたＡｌＧａＡｓまたはＡｌＡｓの酸化膜と、
前記コンタクト層上に形成された化合物半導体層を素子領域とする複数の半導体素子とを具備することを特徴とする半導体装置。 - 前記半導体基板は、導電性のＧａＡｓ基板であることを特徴とする請求項１記載の半導体装置
- 前記半導体基板は、導電性のシリコンドープＧａＡｓ基板であることを特徴とする請求項１記載の半導体装置。
- 前記半導体素子の上部電極および下部電極をさらに具備し、
前記下部電極は、前記コンタクト層上に設けられていることを特徴とする請求項１乃至３記載の半導体装置。 - 前記複数の領域は、少なくとも前記酸化膜の断面または表面が露呈するように配設された分離溝によって囲まれ、互いの領域が絶縁分離されていることを特徴とする請求項１乃至４記載の半導体装置。
- 前記半導体素子は、前記素子領域に複数設けられていることを特徴とする請求項１乃至５記載の半導体装置。
- 前記分離溝の近傍に形成されたイオン打ち込みによる高抵抗領域をさらに具備することを特徴とする請求項５又は６記載の半導体装置。
- 前記酸化膜は、ＡｌＧａＡｓおよびＡｌＡｓの多層構造であることを特徴とする請求項１乃至７記載の半導体装置。
- 導電性の半導体基板と、
前記半導体基板上に設けられた電気的に分離された複数の領域と、
前記領域上に形成されたＡｌＧａＡｓまたはＡｌＡｓの酸化膜と、
前記酸化膜上に下部半導体多層反射膜と、下部スぺーサ層と、活性層と、上部スペーサ層と、上部半導体多層反射膜とを順次積層し、前記領域上に複数形成された面発光型半導体レーザ素子と、
少なくとも前記酸化膜断面を露呈させ、前記領域の周囲を囲む分離溝と
を具備し、
前記面発光型半導体レーザ素子は、前記半導体基板上にマトリックス状に配列され、
前記分離溝は、前記面発光型半導体レーザ素子間を絶縁分離する
ことを特徴とする半導体装置。 - 前記酸化膜上に形成されたコンタクト層をさらに具備することを特徴とする請求項９記載の半導体装置。
- 前記面発光型半導体レーザ素子の上部電極および下部電極をさらに具備し、
前記下部電極は、前記コンタクト層上に設けられていることを特徴とする請求項１０記載の半導体装置。 - 導電性の半導体基板上にＡｌＧａＡｓ層またはＡｌＡｓ層を形成するアルミニウム含有層形成工程と、
前記アルミニウム含有層上に、下部半導体多層反射膜と、下部スぺーサ層と、活性層と、上部スペーサ層と、上部半導体多層反射膜とを順次積層する半導体積層工程と、
前記ＡｌＧａＡｓ層またはＡｌＡｓ層を断面または表面に露呈せしめるように、少なくとも前記ＡｌＧａＡｓ層またはＡｌＡｓ層に到達するように溝を形成し、基板上に複数の素子領域を形成する工程と、
前記ＡｌＧａＡｓ層またはＡｌＡｓ層の露呈した面から熱処理によりＡｌＧａＡｓ層またはＡｌＡｓ層を酸化する酸化工程と
を含み、
前記素子領域に少なくとも１個の半導体素子を形成することを特徴とする半導体装置の製造方法。 - 前記アルミニウム含有層の表面にコンタクト層を形成するコンタクト層形成工程と、
前記コンタクト層上に前記半導体素子の下部電極を形成する下部電極形成工程と、
前記上部半導体多層反射膜上に前記半導体素子の上部電極を形成する上部電極形成工程と
をさらに具備することを特徴とする請求項１２記載の半導体装置の製造方法。 - 前記半導体素子は面発光型半導体レーザであることを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20612096A JP3814880B2 (ja) | 1996-08-05 | 1996-08-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20612096A JP3814880B2 (ja) | 1996-08-05 | 1996-08-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051075A JPH1051075A (ja) | 1998-02-20 |
| JP3814880B2 true JP3814880B2 (ja) | 2006-08-30 |
Family
ID=16518132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20612096A Expired - Fee Related JP3814880B2 (ja) | 1996-08-05 | 1996-08-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3814880B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19640005A1 (de) * | 1996-09-27 | 1998-04-02 | Siemens Ag | Halbleitervorrichtung und Verfahren zu dessen Herstellung |
| KR100580241B1 (ko) * | 1999-01-23 | 2006-05-16 | 삼성전자주식회사 | 표면광 레이저 어레이 및 그 제조방법 |
| JP3868407B2 (ja) | 2003-07-25 | 2007-01-17 | ローム株式会社 | 化合物半導体層の形成方法 |
| JP2009246291A (ja) * | 2008-03-31 | 2009-10-22 | Furukawa Electric Co Ltd:The | 面発光レーザアレイ素子 |
| KR100978572B1 (ko) | 2008-11-17 | 2010-08-27 | 삼성엘이디 주식회사 | 질화물 반도체 발광소자 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211912A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 低転位半絶縁性基板 |
| GB2277405A (en) * | 1993-04-22 | 1994-10-26 | Sharp Kk | Semiconductor colour display or detector array |
| US5359618A (en) * | 1993-06-01 | 1994-10-25 | Motorola, Inc. | High efficiency VCSEL and method of fabrication |
-
1996
- 1996-08-05 JP JP20612096A patent/JP3814880B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1051075A (ja) | 1998-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050822 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060529 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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