JP2002015965A - 半導体基板の製造方法および半導体基板 - Google Patents
半導体基板の製造方法および半導体基板Info
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- JP2002015965A JP2002015965A JP2000193381A JP2000193381A JP2002015965A JP 2002015965 A JP2002015965 A JP 2002015965A JP 2000193381 A JP2000193381 A JP 2000193381A JP 2000193381 A JP2000193381 A JP 2000193381A JP 2002015965 A JP2002015965 A JP 2002015965A
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Abstract
(57)【要約】
【課題】ＡｌxＧａ1-xＡｓ層のエッチング時の自然酸化
による影響で活性層の損傷、結晶の転移が発生せず、信
頼性の高いものを製造すること。 【解決手段】ＧａＡｓ基板上に、ＧａＡｓバッファ層
２、ＡｌxＧａ1-xＡｓ層３（０.９≦ｘ≦１）、厚さ０.
３μｍ以下のＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)
を含むバッファ層９、III−Ｖ族化合物半導体から成る
活性層と最上層としてIII−Ｖ族化合物半導体から成る
接着層が形成された化合物半導体層４とをエピタキシャ
ル成長させる工程と、ＧａＡｓバッファ層２、ＡｌxＧ
ａ1-xＡｓ層３、バッファ層９および化合物半導体層４
を所定パターンにエッチング除去する工程と、Ｓｉ基板
５の主面に接着層を直接接合法により接合させてＧａＡ
ｓ基板を貼り合わせる工程と、ＧａＡｓバッファ層２と
ＡｌxＧａ1-xＡｓ層３をエッチング除去してＳｉ基板５
とＧａＡｓ基板とを分離する工程とを具備した。
による影響で活性層の損傷、結晶の転移が発生せず、信
頼性の高いものを製造すること。 【解決手段】ＧａＡｓ基板上に、ＧａＡｓバッファ層
２、ＡｌxＧａ1-xＡｓ層３（０.９≦ｘ≦１）、厚さ０.
３μｍ以下のＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)
を含むバッファ層９、III−Ｖ族化合物半導体から成る
活性層と最上層としてIII−Ｖ族化合物半導体から成る
接着層が形成された化合物半導体層４とをエピタキシャ
ル成長させる工程と、ＧａＡｓバッファ層２、ＡｌxＧ
ａ1-xＡｓ層３、バッファ層９および化合物半導体層４
を所定パターンにエッチング除去する工程と、Ｓｉ基板
５の主面に接着層を直接接合法により接合させてＧａＡ
ｓ基板を貼り合わせる工程と、ＧａＡｓバッファ層２と
ＡｌxＧａ1-xＡｓ層３をエッチング除去してＳｉ基板５
とＧａＡｓ基板とを分離する工程とを具備した。
Description
【０００１】
【発明の属する技術分野】本発明はシリコン（Ｓｉ）基
板上に化合物半導体層を積層した半導体基板の製造方法
と半導体基板に関し、特に化合物半導体層をシリコン基
板上に転写して半導体基板を作製する半導体基板の製造
方法および半導体基板に関する。
板上に化合物半導体層を積層した半導体基板の製造方法
と半導体基板に関し、特に化合物半導体層をシリコン基
板上に転写して半導体基板を作製する半導体基板の製造
方法および半導体基板に関する。
【０００２】
【従来の技術】従来、ガリウム砒素（ＧａＡｓ），イン
ジウム燐（ＩｎＰ）などの化合物半導体基板は、機械的
に脆く、取り扱いが難しく、また良質で大面積の結晶基
板が得られにくいという問題もあり、安価で大面積で強
度の大きなＳｉ基板上にガリウム砒素等の化合物半導体
層をエピタキシャル成長する方法が提案されている。こ
のようなＳｉ基板上に化合物半導体層を形成して成る半
導体基板は、超ＬＳＩ技術によって形成できるＳｉデバ
イスと、化合物半導体を用いた高速低消費電力型電子デ
バイス、発光ダイオード（ＬＥＤ）、半導体レーザ(Ｌ
Ｄ)等の化合物半導体デバイスとの集積化が図れる技術
として注目されている。
ジウム燐（ＩｎＰ）などの化合物半導体基板は、機械的
に脆く、取り扱いが難しく、また良質で大面積の結晶基
板が得られにくいという問題もあり、安価で大面積で強
度の大きなＳｉ基板上にガリウム砒素等の化合物半導体
層をエピタキシャル成長する方法が提案されている。こ
のようなＳｉ基板上に化合物半導体層を形成して成る半
導体基板は、超ＬＳＩ技術によって形成できるＳｉデバ
イスと、化合物半導体を用いた高速低消費電力型電子デ
バイス、発光ダイオード（ＬＥＤ）、半導体レーザ(Ｌ
Ｄ)等の化合物半導体デバイスとの集積化が図れる技術
として注目されている。
【０００３】しかしながら、Ｓｉ基板上にＧａＡｓ等の
化合物半導体をエピタキシャル成長させた場合、良好な
特性を持つ化合物半導体デバイスを形成することが困難
である。これは、Ｓｉ基板と化合物半導体のエピタキシ
ャル層との格子定数差、熱膨張係数差により、エピタキ
シャル層表面に１×１０6個ｃｍ-2以上の結晶欠陥が発
生するためである。この結晶欠陥に起因して、Ｓｉ基板
上に形成した化合物半導体デバイスは、電気的特性、発
光素子の場合の発光特性、受光素子の場合の受光特性、
信頼性が大幅に低下する。
化合物半導体をエピタキシャル成長させた場合、良好な
特性を持つ化合物半導体デバイスを形成することが困難
である。これは、Ｓｉ基板と化合物半導体のエピタキシ
ャル層との格子定数差、熱膨張係数差により、エピタキ
シャル層表面に１×１０6個ｃｍ-2以上の結晶欠陥が発
生するためである。この結晶欠陥に起因して、Ｓｉ基板
上に形成した化合物半導体デバイスは、電気的特性、発
光素子の場合の発光特性、受光素子の場合の受光特性、
信頼性が大幅に低下する。
【０００４】そこで、Ｓｉ基板上に欠陥の少ない化合物
半導体層を形成する方法として、Ｓｉ基板と、化合物半
導体基板上に形成された化合物半導体層との表面同士を
直接接合し、異種基板を接合する方法が開示されている
（従来例１；特開平６−９００６１号公報、従来例２；
特開平９−６３９５１号公報とする）。
半導体層を形成する方法として、Ｓｉ基板と、化合物半
導体基板上に形成された化合物半導体層との表面同士を
直接接合し、異種基板を接合する方法が開示されている
（従来例１；特開平６−９００６１号公報、従来例２；
特開平９−６３９５１号公報とする）。
【０００５】上記従来例１に記載されている、化合物半
導体基板上に形成した化合物半導体層をＳｉ基板に転写
する技術を図３を用いて説明する。まず、同図（ａ）に
示すように、ＭＢＥ（Molecular Beam Epitaxy）法ま
たはＭＯＣＶＤ（Metal Organic Chemical Vapor D
eposition）法を用いて、ＧａＡｓ基板１１上にＧａＡ
ｓから成るバッファ層１２を０.１〜２μｍ程度、次に
選択エッチング層としてＧａＡｌＡｓ層１３を１０００
Å程度成長し、デバイスの活性層を含むエピタキシャル
層１４を成長する。
導体基板上に形成した化合物半導体層をＳｉ基板に転写
する技術を図３を用いて説明する。まず、同図（ａ）に
示すように、ＭＢＥ（Molecular Beam Epitaxy）法ま
たはＭＯＣＶＤ（Metal Organic Chemical Vapor D
eposition）法を用いて、ＧａＡｓ基板１１上にＧａＡ
ｓから成るバッファ層１２を０.１〜２μｍ程度、次に
選択エッチング層としてＧａＡｌＡｓ層１３を１０００
Å程度成長し、デバイスの活性層を含むエピタキシャル
層１４を成長する。
【０００６】次に、同図（ｂ）に示すように、Ｓｉ基板
１５をエピタキシャル層１４上に接合させ、水素ガス中
でアニールすることにより直接接合させ貼り合わせる。
１５をエピタキシャル層１４上に接合させ、水素ガス中
でアニールすることにより直接接合させ貼り合わせる。
【０００７】最後に、同図（ｃ）に示すように、ＨＦ等
のフッ酸系のエッチング液でＧａＡｌＡｓ層１３をエッ
チングする。これにより、活性層を含むエピタキシャル
層１４をＳｉ基板１５上に転写することができる。しか
しながら、このような製造方法では、ＧａＡｌＡｓ層１
３のエッチング後、直ちにＧａＡｌＡｓ層１３の自然酸
化が起こり、ＧａＡｌＡｓ層１３が約３％収縮すること
により活性層にダメ−ジを与える。
のフッ酸系のエッチング液でＧａＡｌＡｓ層１３をエッ
チングする。これにより、活性層を含むエピタキシャル
層１４をＳｉ基板１５上に転写することができる。しか
しながら、このような製造方法では、ＧａＡｌＡｓ層１
３のエッチング後、直ちにＧａＡｌＡｓ層１３の自然酸
化が起こり、ＧａＡｌＡｓ層１３が約３％収縮すること
により活性層にダメ−ジを与える。
【０００８】上記従来例２に記載されている、化合物半
導体基板上に形成した化合物半導体層をＳｉ基板に転写
する技術を、図４を用いて説明する。なお、図４におい
て、図３と同じ材質の層については同じ符号を付してい
る。まず、図４（ａ）に示すように、ＧａＡｓ基板１１
上にＡｌＧａＡｓ層１３とＧａＡｓから成る種結晶用の
接着層１６とを順次ＭＢＥ法またはＭＯＣＶＤ法で結晶
成長させた後、接着層１６の一部をエッチング除去す
る。
導体基板上に形成した化合物半導体層をＳｉ基板に転写
する技術を、図４を用いて説明する。なお、図４におい
て、図３と同じ材質の層については同じ符号を付してい
る。まず、図４（ａ）に示すように、ＧａＡｓ基板１１
上にＡｌＧａＡｓ層１３とＧａＡｓから成る種結晶用の
接着層１６とを順次ＭＢＥ法またはＭＯＣＶＤ法で結晶
成長させた後、接着層１６の一部をエッチング除去す
る。
【０００９】次に、同図（ｂ）に示すように、Ｓｉ基板
１５の主面に接着層１６の上面を当接させ、加熱して直
接接着させた後、同図（ｃ）に示すようにＡｌＧａＡｓ
層１３のみをエッチング除去する。
１５の主面に接着層１６の上面を当接させ、加熱して直
接接着させた後、同図（ｃ）に示すようにＡｌＧａＡｓ
層１３のみをエッチング除去する。
【００１０】最後に、図４（ｄ）に示すように、Ｓｉ基
板１５上に接着層１６の上面のみが露出するようにＳｉ
Ｏ2膜１７を形成し、接着層１６の露出面上にデバイス
の活性層を含む化合物半導体から成るエピタキシャル層
１４をＭＢＥ法またはＭＯＣＶＤ法で成長させる。
板１５上に接着層１６の上面のみが露出するようにＳｉ
Ｏ2膜１７を形成し、接着層１６の露出面上にデバイス
の活性層を含む化合物半導体から成るエピタキシャル層
１４をＭＢＥ法またはＭＯＣＶＤ法で成長させる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来例
１に記載されている上記の技術では、Ｓｉ基板１５を貼
り合わせた後に、ＧａＡｓ基板１１から化合物半導体の
エピタキシャル層１４をリフトオフ法で転写している
が、選択エッチング層としてのＧａＡｌＡｓ層１３をウ
エットエッチングにより除去する必要があり、このエッ
チング速度は、エッチング液のＧａＡｌＡｓ層１３の残
存部への回り込み距離が大きくなるときわめて小さくな
る。従って、エッチング可能な回り込み距離に制限され
て、数ｃｍ角の大きさのＧａＡｓ基板１１およびＳｉ基
板１５の貼り合わせが実際には限界であり、４インチや
６インチの大口径基板への転写は実質的に不可能である
という問題があった。
１に記載されている上記の技術では、Ｓｉ基板１５を貼
り合わせた後に、ＧａＡｓ基板１１から化合物半導体の
エピタキシャル層１４をリフトオフ法で転写している
が、選択エッチング層としてのＧａＡｌＡｓ層１３をウ
エットエッチングにより除去する必要があり、このエッ
チング速度は、エッチング液のＧａＡｌＡｓ層１３の残
存部への回り込み距離が大きくなるときわめて小さくな
る。従って、エッチング可能な回り込み距離に制限され
て、数ｃｍ角の大きさのＧａＡｓ基板１１およびＳｉ基
板１５の貼り合わせが実際には限界であり、４インチや
６インチの大口径基板への転写は実質的に不可能である
という問題があった。
【００１２】また、ＧａＡｌＡｓ層１３のエッチング
時、またはＧａＡｓ基板１１とＳｉ基板１５との貼り合
わせ時に、ＧａＡｌＡｓ層１３が自然酸化で約３％収縮
することによりデバイスの活性層にダメージを与えた
り、活性層に新たな結晶の転位が生じていた。これらの
結晶欠陥は、化合物半導体から成る半導体レーザ（Ｌ
Ｄ）部，フォトダイオード（ＰＤ）部等のデバイス部の
受発光特性および信頼性が劣化するという問題を引き起
こしていた。
時、またはＧａＡｓ基板１１とＳｉ基板１５との貼り合
わせ時に、ＧａＡｌＡｓ層１３が自然酸化で約３％収縮
することによりデバイスの活性層にダメージを与えた
り、活性層に新たな結晶の転位が生じていた。これらの
結晶欠陥は、化合物半導体から成る半導体レーザ（Ｌ
Ｄ）部，フォトダイオード（ＰＤ）部等のデバイス部の
受発光特性および信頼性が劣化するという問題を引き起
こしていた。
【００１３】また、従来例２に記載されている技術で
は、ＡｌＧａＡｓ層１３のみをエッチング除去した後、
高コストのＭＢＥ法またはＭＯＣＶＤ法によってエピタ
キシャル層１４を再び成長させるため、半導体基板およ
びそれから得られる半導体素子が高価なものとなり、生
産性が低下して製造歩留まりも低下し易いものであっ
た。
は、ＡｌＧａＡｓ層１３のみをエッチング除去した後、
高コストのＭＢＥ法またはＭＯＣＶＤ法によってエピタ
キシャル層１４を再び成長させるため、半導体基板およ
びそれから得られる半導体素子が高価なものとなり、生
産性が低下して製造歩留まりも低下し易いものであっ
た。
【００１４】従って、本発明は上記問題点に鑑みて完成
されたものであり、その目的は、製造工程において活性
層に損傷を与えたり新たな結晶の転位を発生させること
がなく、その結果ＬＤ，ＰＤ等のデバイス部の受発光特
性および信頼性を維持でき、また半導体基板を低コスト
に製造でき、生産性の良好なものとすることである。
されたものであり、その目的は、製造工程において活性
層に損傷を与えたり新たな結晶の転位を発生させること
がなく、その結果ＬＤ，ＰＤ等のデバイス部の受発光特
性および信頼性を維持でき、また半導体基板を低コスト
に製造でき、生産性の良好なものとすることである。
【００１５】
【課題を解決するための手段】本発明の半導体基板の製
造方法は、Ｇｅ基板またはＧａＡｓ基板上に、ＧａＡｓ
バッファ層、ＡｌxＧａ1-xＡｓ層（０.９≦ｘ≦１）、
厚さ０.３μｍ以下のＩｎyＧａ1-yＡｓ層(０.０５≦ｙ
≦０.６)を含むバッファ層、III−Ｖ族化合物半導体か
ら成る活性層を含みかつ最上層としてIII−Ｖ族化合物
半導体から成る接着層が形成された化合物半導体層をエ
ピタキシャル成長法により順次積層させる工程と、前記
ＧａＡｓバッファ層、前記ＡｌxＧａ1-xＡｓ層、前記Ｉ
ｎyＧａ1-yＡｓ層を含むバッファ層および前記化合物半
導体層を所定パターンとなるようにエッチング除去する
工程と、Ｓｉ基板の主面に前記接着層を直接接合法によ
り接合させて前記ＧａＡｓ基板を貼り合わせる工程と、
前記ＧａＡｓバッファ層と前記ＡｌxＧａ1-xＡｓ層をエ
ッチング除去することにより、前記Ｓｉ基板と前記Ｇｅ
基板またはＧａＡｓ基板とを分離する工程とを具備した
ことを特徴とする。
造方法は、Ｇｅ基板またはＧａＡｓ基板上に、ＧａＡｓ
バッファ層、ＡｌxＧａ1-xＡｓ層（０.９≦ｘ≦１）、
厚さ０.３μｍ以下のＩｎyＧａ1-yＡｓ層(０.０５≦ｙ
≦０.６)を含むバッファ層、III−Ｖ族化合物半導体か
ら成る活性層を含みかつ最上層としてIII−Ｖ族化合物
半導体から成る接着層が形成された化合物半導体層をエ
ピタキシャル成長法により順次積層させる工程と、前記
ＧａＡｓバッファ層、前記ＡｌxＧａ1-xＡｓ層、前記Ｉ
ｎyＧａ1-yＡｓ層を含むバッファ層および前記化合物半
導体層を所定パターンとなるようにエッチング除去する
工程と、Ｓｉ基板の主面に前記接着層を直接接合法によ
り接合させて前記ＧａＡｓ基板を貼り合わせる工程と、
前記ＧａＡｓバッファ層と前記ＡｌxＧａ1-xＡｓ層をエ
ッチング除去することにより、前記Ｓｉ基板と前記Ｇｅ
基板またはＧａＡｓ基板とを分離する工程とを具備した
ことを特徴とする。
【００１６】本発明は、上記の構成により、ＡｌxＧａ
1-xＡｓ層のエッチング時の自然酸化による影響がＩｎy
Ｇａ1-yＡｓ層によって遮られる。従って、製造工程に
おける活性層の損傷、結晶の転移が発生せず、信頼性の
高いものを製造し得る。
1-xＡｓ層のエッチング時の自然酸化による影響がＩｎy
Ｇａ1-yＡｓ層によって遮られる。従って、製造工程に
おける活性層の損傷、結晶の転移が発生せず、信頼性の
高いものを製造し得る。
【００１７】また、本発明の半導体基板の製造方法は、
ＩｎＰ基板上に、ＩｎＰバッファ層、ＡｌxＧａ1-xＡｓ
層（０.９≦ｘ≦１）、ＩｎＧａＡｓ層を含むバッファ
層、III−Ｖ族化合物半導体から成る活性層を含みかつ
最上層としてIII−Ｖ族化合物半導体から成る接着層が
形成された化合物半導体層をエピタキシャル成長法によ
り順次積層させる工程と、前記ＩｎＰバッファ層、前記
ＡｌxＧａ1-xＡｓ層、前記ＩｎＧａＡｓ層を含むバッフ
ァ層および前記化合物半導体層を所定パターンとなるよ
うにエッチング除去する工程と、Ｓｉ基板の主面に前記
接着層を直接接合法により接合させて前記ＩｎＰ基板を
貼り合わせる工程と、前記ＩｎＰバッファ層と前記Ａｌ
xＧａ1-xＡｓ層をエッチング除去することにより、前記
Ｓｉ基板と前記ＩｎＰ基板とを分離する工程とを具備し
たことを特徴とする。
ＩｎＰ基板上に、ＩｎＰバッファ層、ＡｌxＧａ1-xＡｓ
層（０.９≦ｘ≦１）、ＩｎＧａＡｓ層を含むバッファ
層、III−Ｖ族化合物半導体から成る活性層を含みかつ
最上層としてIII−Ｖ族化合物半導体から成る接着層が
形成された化合物半導体層をエピタキシャル成長法によ
り順次積層させる工程と、前記ＩｎＰバッファ層、前記
ＡｌxＧａ1-xＡｓ層、前記ＩｎＧａＡｓ層を含むバッフ
ァ層および前記化合物半導体層を所定パターンとなるよ
うにエッチング除去する工程と、Ｓｉ基板の主面に前記
接着層を直接接合法により接合させて前記ＩｎＰ基板を
貼り合わせる工程と、前記ＩｎＰバッファ層と前記Ａｌ
xＧａ1-xＡｓ層をエッチング除去することにより、前記
Ｓｉ基板と前記ＩｎＰ基板とを分離する工程とを具備し
たことを特徴とする。
【００１８】本発明は、上記の構成により、ＩｎＰ基板
の場合にも同様に、ＡｌxＧａ1-xＡｓ層のエッチング時
の自然酸化による影響がＩｎＧａＡｓ層によって遮られ
る。従って、製造工程における活性層の損傷、結晶の転
移が発生せず、信頼性の高いものを製造し得る。
の場合にも同様に、ＡｌxＧａ1-xＡｓ層のエッチング時
の自然酸化による影響がＩｎＧａＡｓ層によって遮られ
る。従って、製造工程における活性層の損傷、結晶の転
移が発生せず、信頼性の高いものを製造し得る。
【００１９】また好ましくは、前記ＡｌxＧａ1-xＡｓ層
の厚さが５００Å以下であることを特徴とする。
の厚さが５００Å以下であることを特徴とする。
【００２０】本発明は、上記の構成により、ＡｌxＧａ
1-xＡｓ層の自然酸化の進行を抑制し、ＡｌxＧａ1-xＡ
ｓ層のみをエッチング除去することにより、良好な結晶
性の活性層を含む化合物半導体層をＳｉ基板上に転写す
ることができるという効果を有する。
1-xＡｓ層の自然酸化の進行を抑制し、ＡｌxＧａ1-xＡ
ｓ層のみをエッチング除去することにより、良好な結晶
性の活性層を含む化合物半導体層をＳｉ基板上に転写す
ることができるという効果を有する。
【００２１】本発明の半導体基板は、Ｓｉ基板上に、II
I−Ｖ族化合物半導体から成る活性層を含みかつ最下層
としてIII−Ｖ族化合物半導体から成る接着層が形成さ
れた化合物半導体層、厚さ０.３μｍ以下のＩｎＧａＡ
ｓ層を含むバッファ層が積層されて成ることを特徴とす
る。
I−Ｖ族化合物半導体から成る活性層を含みかつ最下層
としてIII−Ｖ族化合物半導体から成る接着層が形成さ
れた化合物半導体層、厚さ０.３μｍ以下のＩｎＧａＡ
ｓ層を含むバッファ層が積層されて成ることを特徴とす
る。
【００２２】本発明の半導体基板は、上記の製造方法に
より作製されることにより上記の構成となり、その結果
化合物半導体層の転移密度が低く、従来のＳｉ基板への
直接成長法では困難なバッファ層の高抵抗化も容易とな
り、活性層を含むＬＤ等用の発光部の電気的な分離も容
易に行うことができる。
より作製されることにより上記の構成となり、その結果
化合物半導体層の転移密度が低く、従来のＳｉ基板への
直接成長法では困難なバッファ層の高抵抗化も容易とな
り、活性層を含むＬＤ等用の発光部の電気的な分離も容
易に行うことができる。
【００２３】
【発明の実施の形態】以下、本発明の半導体基板の製造
方法の実施形態を以下に詳細に説明する。図１は本発明
の製造方法の一実施形態を示す図であり、化合物半導体
基板がＧｅまたはＧａＡｓから成る場合について説明す
る。同図において、８はＧｅまたはＧａＡｓ化合物半導
体基板、２はＧａＡｓバッファ層、３は、好ましくは５
００Å以下の厚みをもつＡｌxＧａ1-xＡｓ(０.９≦ｘ≦
１)層、９はＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)
を含むバッファ層、４はＧａＡｓ，ＡｌＧａＡｓ，Ｉｎ
ＧａＡｓ等のIII−Ｖ族化合物半導体からなるデバイス
の活性層を含む化合物半導体層（エピタキシャル層）、
５はＳｉ基板である。
方法の実施形態を以下に詳細に説明する。図１は本発明
の製造方法の一実施形態を示す図であり、化合物半導体
基板がＧｅまたはＧａＡｓから成る場合について説明す
る。同図において、８はＧｅまたはＧａＡｓ化合物半導
体基板、２はＧａＡｓバッファ層、３は、好ましくは５
００Å以下の厚みをもつＡｌxＧａ1-xＡｓ(０.９≦ｘ≦
１)層、９はＩｎyＧａ1-yＡｓ層(０.０５≦ｙ≦０.６)
を含むバッファ層、４はＧａＡｓ，ＡｌＧａＡｓ，Ｉｎ
ＧａＡｓ等のIII−Ｖ族化合物半導体からなるデバイス
の活性層を含む化合物半導体層（エピタキシャル層）、
５はＳｉ基板である。
【００２４】本発明において、Ｓｉ基板５上に直接Ｇａ
Ａｓ等のIII−Ｖ族化合物半導体を成長する場合と比較
して、Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板上に
は、転位密度が１×１０4個ｃｍ-2以下と低く、結晶性
の良好なIII−Ｖ族化合物半導体が形成できる。また、
ＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)の選択エッチング層
を形成して良好なエピタキシャル成長ができる基板は、
Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板に限られる。
Ａｓ等のIII−Ｖ族化合物半導体を成長する場合と比較
して、Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板上に
は、転位密度が１×１０4個ｃｍ-2以下と低く、結晶性
の良好なIII−Ｖ族化合物半導体が形成できる。また、
ＡｌxＧａ1-xＡｓ(０.９≦ｘ≦１)の選択エッチング層
を形成して良好なエピタキシャル成長ができる基板は、
Ｇｅ基板、ＧａＡｓ基板およびＩｎＰ基板に限られる。
【００２５】本発明の製造方法を具体的に説明すると、
まず周知のＭＢＥ法やＭＯＣＶＤ法などの気相エピタキ
シャル法で、ＧｅまたはＧａＡｓから成る化合物半導体
基板８上に、ＧａＡｓバッファ層２を成長させる。
まず周知のＭＢＥ法やＭＯＣＶＤ法などの気相エピタキ
シャル法で、ＧｅまたはＧａＡｓから成る化合物半導体
基板８上に、ＧａＡｓバッファ層２を成長させる。
【００２６】このＧａＡｓバッファ層２の厚さは１００
Å〜２μｍが好ましく、１００Å未満では、デバイスの
活性層を含む化合物半導体層４に転位などが入りやす
い。２μｍを超えると、厚さが過大となり高コスト化す
る。
Å〜２μｍが好ましく、１００Å未満では、デバイスの
活性層を含む化合物半導体層４に転位などが入りやす
い。２μｍを超えると、厚さが過大となり高コスト化す
る。
【００２７】その後、選択エッチング層となるＡｌxＧ
ａ1-xＡｓ(０.９≦ｘ≦１)層３を、気相エピタキシャル
法で５００Å以下の厚みで成長させ、続いてＩｎyＧａ
1-yＡｓ層(０.０５≦ｙ≦０.６)を含むバッファ層９、
デバイスの活性層を含む化合物半導体層４を、気相エピ
タキシャル成長装置内で連続的に成長した後、この気相
エピタキシャル成長装置から取り出す。ＡｌxＧａ1-xＡ
ｓ層３の膜厚は、５００Åより厚くすると、ＡｌxＧａ
1-xＡｓ層３の自然酸化が非常に早く進み、ＡｌxＧａ
1-xＡｓ層３，化合物半導体層４，バッファ層９のエッ
チング時にＡｌxＧａ 1-xＡｓ層３の急速な自然酸化が活
性層へ損傷を与え易いものとなる。
ａ1-xＡｓ(０.９≦ｘ≦１)層３を、気相エピタキシャル
法で５００Å以下の厚みで成長させ、続いてＩｎyＧａ
1-yＡｓ層(０.０５≦ｙ≦０.６)を含むバッファ層９、
デバイスの活性層を含む化合物半導体層４を、気相エピ
タキシャル成長装置内で連続的に成長した後、この気相
エピタキシャル成長装置から取り出す。ＡｌxＧａ1-xＡ
ｓ層３の膜厚は、５００Åより厚くすると、ＡｌxＧａ
1-xＡｓ層３の自然酸化が非常に早く進み、ＡｌxＧａ
1-xＡｓ層３，化合物半導体層４，バッファ層９のエッ
チング時にＡｌxＧａ 1-xＡｓ層３の急速な自然酸化が活
性層へ損傷を与え易いものとなる。
【００２８】なお、ＡｌxＧａ1-xＡｓ層３について０.
９≦ｘ≦１としたのは、ｘ＜０．９では、図１（ｄ）の
フッ酸によるＡｌxＧａ1-xＡｓ層３のエッチング速度が
遅くなってしまい、他の化合物半導体層と区別して良好
な選択エッチングができなくなる傾向にある。
９≦ｘ≦１としたのは、ｘ＜０．９では、図１（ｄ）の
フッ酸によるＡｌxＧａ1-xＡｓ層３のエッチング速度が
遅くなってしまい、他の化合物半導体層と区別して良好
な選択エッチングができなくなる傾向にある。
【００２９】また、ＩｎyＧａ1-yＡｓ層について０.０
５≦ｙ≦０.６としたのは、ｙ＜０.０５では、ＡｌxＧ
ａ1-xＡｓ層３のエッチング時や自然酸化による応力が
化合物半導体層４に損傷を与えたり、転位を新たに発生
させ易いものとなる。０．６＜ｙでは、ＡｌxＧａ1-xＡ
ｓ層３の上に形成した際、単結晶層を形成することがで
きず、良好な結晶性が得られないからである。
５≦ｙ≦０.６としたのは、ｙ＜０.０５では、ＡｌxＧ
ａ1-xＡｓ層３のエッチング時や自然酸化による応力が
化合物半導体層４に損傷を与えたり、転位を新たに発生
させ易いものとなる。０．６＜ｙでは、ＡｌxＧａ1-xＡ
ｓ層３の上に形成した際、単結晶層を形成することがで
きず、良好な結晶性が得られないからである。
【００３０】ＩｎyＧａ1-yＡｓ層の厚さは、例えばｙ＝
０．２のとき０．１〜０．２μｍが好ましく、０．１μ
ｍ未満では、その応力を緩和するのに不十分であり、
０．２μｍを超えると、ＡｌxＧａ1-xＡｓ層３上に形成
した際、良好な結晶性が得られ難くなる。
０．２のとき０．１〜０．２μｍが好ましく、０．１μ
ｍ未満では、その応力を緩和するのに不十分であり、
０．２μｍを超えると、ＡｌxＧａ1-xＡｓ層３上に形成
した際、良好な結晶性が得られ難くなる。
【００３１】化合物半導体層４の厚さは、特に限定する
ものではないが、一般に０．５μｍ〜１μｍ程度であ
る。
ものではないが、一般に０．５μｍ〜１μｍ程度であ
る。
【００３２】また、ＩｎyＧａ1-yＡｓ層を含むバッファ
層９は、一般に、ＧａＡｓ層，Ｉｎ yＧａ1-yＡｓ層，Ｇ
ａＡｓ層を順次積層させた構成等である。
層９は、一般に、ＧａＡｓ層，Ｉｎ yＧａ1-yＡｓ層，Ｇ
ａＡｓ層を順次積層させた構成等である。
【００３３】化合物半導体層４は、具体的には、ｎ型
（ｎ−）ＧａＡｓクラッド層，ｎ−ＡｌＧａＡｓ活性
層，ｐ型（ｐ−）ＧａＡｓクラッド層，ＧａＡｓ接着層
を順次積層させた層構成、または、ｎ−ＧａＡｓクラッ
ド層，ｎ−ＡｌＧａＡｓ層，ＧａＡｓ活性層，ｐ−Ａｌ
ＧａＡｓクラッド層，ＧａＡｓ接着層を順次積層させた
層構成等である。
（ｎ−）ＧａＡｓクラッド層，ｎ−ＡｌＧａＡｓ活性
層，ｐ型（ｐ−）ＧａＡｓクラッド層，ＧａＡｓ接着層
を順次積層させた層構成、または、ｎ−ＧａＡｓクラッ
ド層，ｎ−ＡｌＧａＡｓ層，ＧａＡｓ活性層，ｐ−Ａｌ
ＧａＡｓクラッド層，ＧａＡｓ接着層を順次積層させた
層構成等である。
【００３４】その後、図１（ｂ）に示すように、フォト
リソグラフィ法とエッチング法により、ＡｌxＧａ1-xＡ
ｓ層３，化合物半導体層４を所定パターンと成るように
エッチング除去し、メサ状の領域を形成する。この際、
エッチングは、硫酸，過酸化水素水，水の混合液による
ウエットエッチング、または塩素系ガスのプラズマによ
る気相エッチングで行い、ＡｌxＧａ1-xＡｓ層３の端面
の少なくとも一部が、好ましくは端面の全体が、露出す
るまでエッチングを行う。
リソグラフィ法とエッチング法により、ＡｌxＧａ1-xＡ
ｓ層３，化合物半導体層４を所定パターンと成るように
エッチング除去し、メサ状の領域を形成する。この際、
エッチングは、硫酸，過酸化水素水，水の混合液による
ウエットエッチング、または塩素系ガスのプラズマによ
る気相エッチングで行い、ＡｌxＧａ1-xＡｓ層３の端面
の少なくとも一部が、好ましくは端面の全体が、露出す
るまでエッチングを行う。
【００３５】次に、図１（ｃ）に示すように、化合物半
導体基板８の化合物半導体層４の接着層を、Ｓｉ基板５
の主面の所定領域に接合させ、接合面に１０〜５０Ｐa
の圧力が加わるように加圧して、水素雰囲気中で２００
〜５００℃で３０分から数時間のアニールを行うことに
より、直接接合させ貼り合わせを完了する。
導体基板８の化合物半導体層４の接着層を、Ｓｉ基板５
の主面の所定領域に接合させ、接合面に１０〜５０Ｐa
の圧力が加わるように加圧して、水素雰囲気中で２００
〜５００℃で３０分から数時間のアニールを行うことに
より、直接接合させ貼り合わせを完了する。
【００３６】なお、ＩｎyＧａ1-yＡｓ層はヤング率がＧ
ａＡｓ等と比較して小さいことから、ＩｎyＧａ1-yＡｓ
層を含むバッファ層９は、貼り合わせ時などにＡｌxＧ
ａ1-xＡｓ層３の自然酸化が進み、化合物半導体層４中
に応力が生じるのを緩和する働きをする。このため、Ａ
ｌxＧａ1-xＡｓ層３の自然酸化による応力が、デバイス
の活性層を含む化合物半導体層４へ損傷を与えたり、化
合物半導体層４に転位を新たに発生させることはない。
ａＡｓ等と比較して小さいことから、ＩｎyＧａ1-yＡｓ
層を含むバッファ層９は、貼り合わせ時などにＡｌxＧ
ａ1-xＡｓ層３の自然酸化が進み、化合物半導体層４中
に応力が生じるのを緩和する働きをする。このため、Ａ
ｌxＧａ1-xＡｓ層３の自然酸化による応力が、デバイス
の活性層を含む化合物半導体層４へ損傷を与えたり、化
合物半導体層４に転位を新たに発生させることはない。
【００３７】次に、図１（ｄ）に示すように、フッ酸系
のエッチング液でＡｌxＧａ1-xＡｓ層３を除去し、デバ
イスの活性層を含む化合物半導体層４をＳｉ基板５に転
写する。この場合、ＡｌxＧａ1-xＡｓ層３の選択的除去
を短時間に均一に行うため、化合物半導体基板８のバッ
ファ層２が積層される主面に、予め幅が１０μｍ〜３０
０μｍ程度、深さが１０μｍ〜３０μｍ程度の溝を形成
するのが良く、この場合フッ酸によるエッチング液が化
合物半導体基板８の全面に行き渡るようになる。より好
ましくは、化合物半導体基板８のバッファ層２が積層さ
れる主面の、ＡｌxＧａ1-xＡｓ層３のパターンが形成さ
れる直下の部位に溝を形成するのがよい。この溝のパタ
ーン形状は特に特定されるものではないが、化合物半導
体基板８のバッファ層２が積層される主面またはその一
部に均一に形成するのがよい。
のエッチング液でＡｌxＧａ1-xＡｓ層３を除去し、デバ
イスの活性層を含む化合物半導体層４をＳｉ基板５に転
写する。この場合、ＡｌxＧａ1-xＡｓ層３の選択的除去
を短時間に均一に行うため、化合物半導体基板８のバッ
ファ層２が積層される主面に、予め幅が１０μｍ〜３０
０μｍ程度、深さが１０μｍ〜３０μｍ程度の溝を形成
するのが良く、この場合フッ酸によるエッチング液が化
合物半導体基板８の全面に行き渡るようになる。より好
ましくは、化合物半導体基板８のバッファ層２が積層さ
れる主面の、ＡｌxＧａ1-xＡｓ層３のパターンが形成さ
れる直下の部位に溝を形成するのがよい。この溝のパタ
ーン形状は特に特定されるものではないが、化合物半導
体基板８のバッファ層２が積層される主面またはその一
部に均一に形成するのがよい。
【００３８】本発明の製造方法において、化合物半導体
基板８がＩｎＰ基板の場合、ＧａＡｓバッファ層２はＩ
ｎＰバッファ層であり、ＡｌxＧａ1-xＡｓ層３はＡｌx
Ｇａ1 -xＡｓ層，ＡｌxＧａ1-xＡｓＰ層等であり、Ｉｎy
Ｇａ1-yＡｓ層はＩｎＧａＡｓ層である。これらの各層
の好適な厚さ、バッファ層９と化合物半導体層４の層構
成については、上述したものと同様である。ただし、化
合物半導体層４の活性層は、ＩｎＧａＡｓ，ＩｎＡｌＡ
ｓ，ＩｎＡｌＧａＰ，ＩｎＰ，ＧａＡｓＰ，ＩｎＡｌＧ
ａＡｓ，ＩｎＡｌＧａＡｓＰ等である。
基板８がＩｎＰ基板の場合、ＧａＡｓバッファ層２はＩ
ｎＰバッファ層であり、ＡｌxＧａ1-xＡｓ層３はＡｌx
Ｇａ1 -xＡｓ層，ＡｌxＧａ1-xＡｓＰ層等であり、Ｉｎy
Ｇａ1-yＡｓ層はＩｎＧａＡｓ層である。これらの各層
の好適な厚さ、バッファ層９と化合物半導体層４の層構
成については、上述したものと同様である。ただし、化
合物半導体層４の活性層は、ＩｎＧａＡｓ，ＩｎＡｌＡ
ｓ，ＩｎＡｌＧａＰ，ＩｎＰ，ＧａＡｓＰ，ＩｎＡｌＧ
ａＡｓ，ＩｎＡｌＧａＡｓＰ等である。
【００３９】本発明の製造方法により得られた半導体基
板を図２に示す。図２（ｂ）に示すように、Ｓｉ基板５
上の所定の領域に、活性層を含む化合物半導体層４、
０.３μｍ以下のｎ−ＩｎyＧａ1-yＡｓ(０.０５≦ｙ≦
０.６)からなるコンタクト層１０が積層されている。
板を図２に示す。図２（ｂ）に示すように、Ｓｉ基板５
上の所定の領域に、活性層を含む化合物半導体層４、
０.３μｍ以下のｎ−ＩｎyＧａ1-yＡｓ(０.０５≦ｙ≦
０.６)からなるコンタクト層１０が積層されている。
【００４０】これらは、図１に示すプロセスの後、図２
（ａ）の状態の半導体基板について、ＩｎyＧａ1-yＡｓ
層を含むバッファ層９を、フォトリソグラフィ法と、フ
ェロシアン化カリウムとフェリシアン化カリウムの混合
液を用いたウエットエッチング法により、ＩｎyＧａ1-y
Ａｓ層（ｎ−ＩｎyＧａ1-yＡｓから成るコンタクト層１
０）が露出するまでエッチングすることにより作製され
る。
（ａ）の状態の半導体基板について、ＩｎyＧａ1-yＡｓ
層を含むバッファ層９を、フォトリソグラフィ法と、フ
ェロシアン化カリウムとフェリシアン化カリウムの混合
液を用いたウエットエッチング法により、ＩｎyＧａ1-y
Ａｓ層（ｎ−ＩｎyＧａ1-yＡｓから成るコンタクト層１
０）が露出するまでエッチングすることにより作製され
る。
【００４１】このように作製した半導体基板は、ｐ型活
性層またはｎ型活性層を含む化合物半導体層４の転位密
度が１×１０4個ｃｍ-2以下と低く、Ｓｉ基板５上に化
合物半導体層４とコンタクト層１０を直接成長させる場
合と比較して、バッファ層の高抵抗化も容易となり、活
性層を含むＬＤ等の発光部の電気的な分離も容易に達成
できる。
性層またはｎ型活性層を含む化合物半導体層４の転位密
度が１×１０4個ｃｍ-2以下と低く、Ｓｉ基板５上に化
合物半導体層４とコンタクト層１０を直接成長させる場
合と比較して、バッファ層の高抵抗化も容易となり、活
性層を含むＬＤ等の発光部の電気的な分離も容易に達成
できる。
【００４２】
【発明の効果】本発明は、Ｇｅ基板またはＧａＡｓ基板
上に、ＧａＡｓバッファ層、ＡｌxＧａ1-xＡｓ層（０.
９≦ｘ≦１）、厚さ０.３μｍ以下のＩｎyＧａ1-yＡｓ
層(０.０５≦ｙ≦０.６)を含むバッファ層、III−Ｖ族
化合物半導体から成る活性層を含みかつ最上層としてII
I−Ｖ族化合物半導体から成る接着層が形成された化合
物半導体層をエピタキシャル成長法により順次積層させ
る工程と、ＧａＡｓバッファ層、ＡｌxＧａ1-xＡｓ層、
ＩｎyＧａ1-yＡｓ層を含むバッファ層および化合物半導
体層を所定パターンとなるようにエッチング除去する工
程と、Ｓｉ基板の主面に接着層を直接接合法により接合
させてＧａＡｓ基板を貼り合わせる工程と、ＧａＡｓバ
ッファ層とＡｌxＧａ1-xＡｓ層をエッチング除去するこ
とにより、Ｓｉ基板とＧｅ基板またはＧａＡｓ基板とを
分離する工程とを具備したことにより、ＡｌxＧａ1-xＡ
ｓ層のエッチング時の自然酸化による影響がＩｎyＧａ
1-yＡｓ層によって遮られる。従って、製造工程におけ
る活性層の損傷、結晶の転移が発生せず、信頼性の高い
ものを製造し得る。
上に、ＧａＡｓバッファ層、ＡｌxＧａ1-xＡｓ層（０.
９≦ｘ≦１）、厚さ０.３μｍ以下のＩｎyＧａ1-yＡｓ
層(０.０５≦ｙ≦０.６)を含むバッファ層、III−Ｖ族
化合物半導体から成る活性層を含みかつ最上層としてII
I−Ｖ族化合物半導体から成る接着層が形成された化合
物半導体層をエピタキシャル成長法により順次積層させ
る工程と、ＧａＡｓバッファ層、ＡｌxＧａ1-xＡｓ層、
ＩｎyＧａ1-yＡｓ層を含むバッファ層および化合物半導
体層を所定パターンとなるようにエッチング除去する工
程と、Ｓｉ基板の主面に接着層を直接接合法により接合
させてＧａＡｓ基板を貼り合わせる工程と、ＧａＡｓバ
ッファ層とＡｌxＧａ1-xＡｓ層をエッチング除去するこ
とにより、Ｓｉ基板とＧｅ基板またはＧａＡｓ基板とを
分離する工程とを具備したことにより、ＡｌxＧａ1-xＡ
ｓ層のエッチング時の自然酸化による影響がＩｎyＧａ
1-yＡｓ層によって遮られる。従って、製造工程におけ
る活性層の損傷、結晶の転移が発生せず、信頼性の高い
ものを製造し得る。
【００４３】また、Ｓｉ基板に転位や欠陥の少ないIII
−Ｖ族化合物半導体のエピタキシャル層が形成できるた
め、機械的強度が高く、熱伝導性の良好なＳｉ基板の特
性を活かしたＬＤ、フォトダイオード（ＰＤ）アレイ、
発光ダイオード（ＬＥＤ）アレイ、化合物半導体電界効
果トランジスタ（ＦＥＴ）等を、ＳｉのＬＳＩと一体化
させたデバイスを製造することができる。
−Ｖ族化合物半導体のエピタキシャル層が形成できるた
め、機械的強度が高く、熱伝導性の良好なＳｉ基板の特
性を活かしたＬＤ、フォトダイオード（ＰＤ）アレイ、
発光ダイオード（ＬＥＤ）アレイ、化合物半導体電界効
果トランジスタ（ＦＥＴ）等を、ＳｉのＬＳＩと一体化
させたデバイスを製造することができる。
【００４４】さらに、コストがかかり環境への負荷も大
きいＭＢＥ法またはＭＯＣＶＤ法による各層の成長は１
回で済み、また、化合物半導体層およびＩｎyＧａ1-yＡ
ｓ層を含むバッファ層がＳｉ基板に転写されてバッファ
層が残った化合物半導体基板は繰り返し使用できるた
め、半導体素子を安価に効率的に製造することができ
る。
きいＭＢＥ法またはＭＯＣＶＤ法による各層の成長は１
回で済み、また、化合物半導体層およびＩｎyＧａ1-yＡ
ｓ層を含むバッファ層がＳｉ基板に転写されてバッファ
層が残った化合物半導体基板は繰り返し使用できるた
め、半導体素子を安価に効率的に製造することができ
る。
【００４５】また、本発明は、化合物半導体基板として
ＩｎＰ基板を用いた場合、ＩｎＰ基板上に、ＩｎＰバッ
ファ層、ＡｌxＧａ1-xＡｓ層（０.９≦ｘ≦１）、Ｉｎ
ＧａＡｓ層を含むバッファ層、III−Ｖ族化合物半導体
から成る活性層を含みかつ最上層としてIII−Ｖ族化合
物半導体から成る接着層が形成された化合物半導体層を
エピタキシャル成長法により順次積層させる工程と、Ｉ
ｎＰバッファ層、ＡｌxＧａ1-xＡｓ層、ＩｎＧａＡｓ層
を含むバッファ層および化合物半導体層を所定パターン
となるようにエッチング除去する工程と、Ｓｉ基板の主
面に接着層を直接接合法により接合させてＩｎＰ基板を
貼り合わせる工程と、ＩｎＰバッファ層とＡｌxＧａ1-x
Ａｓ層をエッチング除去することにより、Ｓｉ基板とＩ
ｎＰ基板とを分離する工程とを具備したことにより、Ｉ
ｎＰ基板の場合にも上記と同様の作用効果を有する。即
ち、ＡｌxＧａ1-xＡｓ層のエッチング時の自然酸化によ
る影響がＩｎＧａＡｓ層によって遮られ、従って製造工
程における活性層の損傷、結晶の転移が発生せず、信頼
性の高いものを製造し得る。
ＩｎＰ基板を用いた場合、ＩｎＰ基板上に、ＩｎＰバッ
ファ層、ＡｌxＧａ1-xＡｓ層（０.９≦ｘ≦１）、Ｉｎ
ＧａＡｓ層を含むバッファ層、III−Ｖ族化合物半導体
から成る活性層を含みかつ最上層としてIII−Ｖ族化合
物半導体から成る接着層が形成された化合物半導体層を
エピタキシャル成長法により順次積層させる工程と、Ｉ
ｎＰバッファ層、ＡｌxＧａ1-xＡｓ層、ＩｎＧａＡｓ層
を含むバッファ層および化合物半導体層を所定パターン
となるようにエッチング除去する工程と、Ｓｉ基板の主
面に接着層を直接接合法により接合させてＩｎＰ基板を
貼り合わせる工程と、ＩｎＰバッファ層とＡｌxＧａ1-x
Ａｓ層をエッチング除去することにより、Ｓｉ基板とＩ
ｎＰ基板とを分離する工程とを具備したことにより、Ｉ
ｎＰ基板の場合にも上記と同様の作用効果を有する。即
ち、ＡｌxＧａ1-xＡｓ層のエッチング時の自然酸化によ
る影響がＩｎＧａＡｓ層によって遮られ、従って製造工
程における活性層の損傷、結晶の転移が発生せず、信頼
性の高いものを製造し得る。
【００４６】また本発明は、好ましくは、ＡｌxＧａ1-x
Ａｓ層の厚さが５００Å以下であることにより、Ａｌx
Ｇａ1-xＡｓ層の自然酸化の進行を抑制し、ＡｌxＧａ
1-xＡｓ層，化合物半導体層，バッファ層のエッチング
時にＡｌxＧａ1-xＡｓ層の急速な自然酸化が活性層へ損
傷を与えるのを抑えることができる。
Ａｓ層の厚さが５００Å以下であることにより、Ａｌx
Ｇａ1-xＡｓ層の自然酸化の進行を抑制し、ＡｌxＧａ
1-xＡｓ層，化合物半導体層，バッファ層のエッチング
時にＡｌxＧａ1-xＡｓ層の急速な自然酸化が活性層へ損
傷を与えるのを抑えることができる。
【００４７】本発明の半導体基板は、Ｓｉ基板上に、II
I−Ｖ族化合物半導体から成る活性層を含みかつ最下層
としてIII−Ｖ族化合物半導体から成る接着層が形成さ
れた化合物半導体層、厚さ０.３μｍ以下のＩｎＧａＡ
ｓ層を含むバッファ層が積層されて成ることにより、化
合物半導体層の転移密度が低く、従来のＳｉ基板への直
接成長法では困難なバッファ層の高抵抗化も容易とな
り、活性層を含むＬＤ等用の発光部の電気的な分離も容
易に行うことができる。
I−Ｖ族化合物半導体から成る活性層を含みかつ最下層
としてIII−Ｖ族化合物半導体から成る接着層が形成さ
れた化合物半導体層、厚さ０.３μｍ以下のＩｎＧａＡ
ｓ層を含むバッファ層が積層されて成ることにより、化
合物半導体層の転移密度が低く、従来のＳｉ基板への直
接成長法では困難なバッファ層の高抵抗化も容易とな
り、活性層を含むＬＤ等用の発光部の電気的な分離も容
易に行うことができる。
【図１】（ａ）〜（ｄ）は本発明の半導体基板の各製造
工程を示し、それぞれ半導体基板の断面図である。
工程を示し、それぞれ半導体基板の断面図である。
【図２】本発明の半導体基板の一実施形態を示し、
（ａ）はエッチング前のバッファ層を有する状態の断面
図、（ｂ）はバッファ層をエッチングしコンタクト層を
露出させた状態の断面図である。
（ａ）はエッチング前のバッファ層を有する状態の断面
図、（ｂ）はバッファ層をエッチングしコンタクト層を
露出させた状態の断面図である。
【図３】（ａ）〜（ｃ）は従来の半導体基板の各製造工
程示し、それぞれ半導体基板の断面図である。
程示し、それぞれ半導体基板の断面図である。
【図４】（ａ）〜（ｄ）は従来の半導体基板の各製造工
程示し、それぞれ半導体基板の断面図である。
程示し、それぞれ半導体基板の断面図である。
２：バッファ層 ３：ＡｌxＧａ1-xＡｓ層 ４：化合物半導体層 ５：Ｓｉ基板 ８：化合物半導体基板 ９：ＩｎyＧａ1-yＡｓ層を含むバッファ層 １０：ｎ−ＩｎyＧａ1-yＡｓコンタクト層
Claims (4)
- 【請求項１】Ｇｅ基板またはＧａＡｓ基板上に、ＧａＡ
ｓバッファ層、ＡｌxＧａ1-xＡｓ層（０.９≦ｘ≦
１）、厚さ０.３μｍ以下のＩｎyＧａ1-yＡｓ層(０.０
５≦ｙ≦０.６)を含むバッファ層、III−Ｖ族化合物半
導体から成る活性層を含みかつ最上層としてIII−Ｖ族
化合物半導体から成る接着層が形成された化合物半導体
層をエピタキシャル成長法により順次積層させる工程
と、 前記ＧａＡｓバッファ層、前記ＡｌxＧａ1-xＡｓ層、前
記ＩｎyＧａ1-yＡｓ層を含むバッファ層および前記化合
物半導体層を所定パターンとなるようにエッチング除去
する工程と、 Ｓｉ基板の主面に前記接着層を直接接合法により接合さ
せて前記ＧａＡｓ基板を貼り合わせる工程と、 前記ＧａＡｓバッファ層と前記ＡｌxＧａ1-xＡｓ層をエ
ッチング除去することにより、前記Ｓｉ基板と前記Ｇｅ
基板またはＧａＡｓ基板とを分離する工程とを具備した
ことを特徴とする半導体基板の製造方法。 - 【請求項２】ＩｎＰ基板上に、ＩｎＰバッファ層、Ａｌ
xＧａ1-xＡｓ層（０.９≦ｘ≦１）、ＩｎＧａＡｓ層を
含むバッファ層、III−Ｖ族化合物半導体から成る活性
層を含みかつ最上層としてIII−Ｖ族化合物半導体から
成る接着層が形成された化合物半導体層をエピタキシャ
ル成長法により順次積層させる工程と、 前記ＩｎＰバッファ層、前記ＡｌxＧａ1-xＡｓ層、前記
ＩｎＧａＡｓ層を含むバッファ層および前記化合物半導
体層を所定パターンとなるようにエッチング除去する工
程と、 Ｓｉ基板の主面に前記接着層を直接接合法により接合さ
せて前記ＩｎＰ基板を貼り合わせる工程と、 前記ＩｎＰバッファ層と前記ＡｌxＧａ1-xＡｓ層をエッ
チング除去することにより、前記Ｓｉ基板と前記ＩｎＰ
基板とを分離する工程とを具備したことを特徴とする半
導体基板の製造方法。 - 【請求項３】前記ＡｌxＧａ1-xＡｓ層の厚さが５００Å
以下であることを特徴とする請求項１または請求項２記
載の半導体基板の製造方法。 - 【請求項４】Ｓｉ基板上に、III−Ｖ族化合物半導体か
ら成る活性層を含む化合物半導体層、厚さ０.３μｍ以
下のＩｎＧａＡｓ層を含みかつ最下層としてIII−Ｖ族
化合物半導体から成る接着層が形成されたバッファ層が
積層されて成ることを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000193381A JP4638000B2 (ja) | 2000-06-27 | 2000-06-27 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|---|
| JP2002368266A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | 半導体素子及び半導体素子の製造方法 |
| JP2004096018A (ja) * | 2002-09-03 | 2004-03-25 | Seiko Epson Corp | 回路基板の製造方法、電気光学装置、及び電子機器 |
| JP2005051117A (ja) * | 2003-07-30 | 2005-02-24 | Oki Data Corp | 半導体装置の製造方法 |
| JP2009105451A (ja) * | 2009-02-09 | 2009-05-14 | Oki Data Corp | 積層体及び半導体装置の製造方法 |
| US7550305B2 (en) | 2006-10-27 | 2009-06-23 | Canon Kabushiki Kaisha | Method of forming light-emitting element |
| JP2017506824A (ja) * | 2014-02-10 | 2017-03-09 | ソラア レイザー ダイオード インク | 製造可能なレーザダイオード |
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|---|---|---|---|---|
| CN102569364B (zh) * | 2010-12-08 | 2014-05-14 | 中国科学院微电子研究所 | 一种高迁移率衬底结构及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690061A (ja) * | 1992-09-09 | 1994-03-29 | Oki Electric Ind Co Ltd | 半導体発光素子の製造方法 |
| JPH06349731A (ja) * | 1993-06-03 | 1994-12-22 | Nec Corp | 複合型半導体積層構造の製造方法 |
| JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0963951A (ja) * | 1995-08-25 | 1997-03-07 | Matsushita Electric Works Ltd | 半導体基板の製造方法及び半導体装置の製造方法 |
| JPH09127352A (ja) * | 1995-10-30 | 1997-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH11145563A (ja) * | 1997-11-07 | 1999-05-28 | Nec Corp | エピタキシャル成長用基板及び半導体発光素子 |
| JP2001015394A (ja) * | 1999-07-01 | 2001-01-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの作製方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690061A (ja) * | 1992-09-09 | 1994-03-29 | Oki Electric Ind Co Ltd | 半導体発光素子の製造方法 |
| JPH06349731A (ja) * | 1993-06-03 | 1994-12-22 | Nec Corp | 複合型半導体積層構造の製造方法 |
| JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0963951A (ja) * | 1995-08-25 | 1997-03-07 | Matsushita Electric Works Ltd | 半導体基板の製造方法及び半導体装置の製造方法 |
| JPH09127352A (ja) * | 1995-10-30 | 1997-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH11145563A (ja) * | 1997-11-07 | 1999-05-28 | Nec Corp | エピタキシャル成長用基板及び半導体発光素子 |
| JP2001015394A (ja) * | 1999-07-01 | 2001-01-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの作製方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368266A (ja) * | 2001-06-12 | 2002-12-20 | Sony Corp | 半導体素子及び半導体素子の製造方法 |
| JP2004096018A (ja) * | 2002-09-03 | 2004-03-25 | Seiko Epson Corp | 回路基板の製造方法、電気光学装置、及び電子機器 |
| JP2005051117A (ja) * | 2003-07-30 | 2005-02-24 | Oki Data Corp | 半導体装置の製造方法 |
| JP4488702B2 (ja) * | 2003-07-30 | 2010-06-23 | 株式会社沖データ | 半導体装置の製造方法 |
| US7550305B2 (en) | 2006-10-27 | 2009-06-23 | Canon Kabushiki Kaisha | Method of forming light-emitting element |
| JP2009105451A (ja) * | 2009-02-09 | 2009-05-14 | Oki Data Corp | 積層体及び半導体装置の製造方法 |
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