JPH07283487A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07283487A JPH07283487A JP6070305A JP7030594A JPH07283487A JP H07283487 A JPH07283487 A JP H07283487A JP 6070305 A JP6070305 A JP 6070305A JP 7030594 A JP7030594 A JP 7030594A JP H07283487 A JPH07283487 A JP H07283487A
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】 格子定数の異なる異種半導体基体同志を直接
接着すると共に、接着界面でのミスフィット転位発生を
低減して接着基体上に形成されるデバイスの信頼性を向
上させた半導体装置を得る。 【構成】 （ａ）ｐ−ＩｎＰ基板１上に酸化膜５ａをマ
スクにＰ−ＩｎＧａＡｓエッチングストップ層１１およ
びレーザ構造層１９をＭＯＣＶＤ法により順次選択成長
して凸部を形成する。（ｂ）ｎ−ＧａＡｓ基板２ａと基
板１とをレーザ構造層を介して加熱保持することによ
り、基板１と基板２ａとは小さな面積の凸部を介して直
接接着する。接着後、基板間の隙間をホトレジスト保護
膜９１で充填してレーザ構造層の側面を保護する。
（ｃ）基板１を塩酸で、層１１を硫酸と過酸化水素の混
合溶液によりエッチング除去後、保護膜を剥離液で除去
する。
接着すると共に、接着界面でのミスフィット転位発生を
低減して接着基体上に形成されるデバイスの信頼性を向
上させた半導体装置を得る。 【構成】 （ａ）ｐ−ＩｎＰ基板１上に酸化膜５ａをマ
スクにＰ−ＩｎＧａＡｓエッチングストップ層１１およ
びレーザ構造層１９をＭＯＣＶＤ法により順次選択成長
して凸部を形成する。（ｂ）ｎ−ＧａＡｓ基板２ａと基
板１とをレーザ構造層を介して加熱保持することによ
り、基板１と基板２ａとは小さな面積の凸部を介して直
接接着する。接着後、基板間の隙間をホトレジスト保護
膜９１で充填してレーザ構造層の側面を保護する。
（ｃ）基板１を塩酸で、層１１を硫酸と過酸化水素の混
合溶液によりエッチング除去後、保護膜を剥離液で除去
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に格子定数の異なる異種半導体基板を接
着して構成される半導体装置及びその製造方法に関す
る。
方法に係り、特に格子定数の異なる異種半導体基板を接
着して構成される半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】格子定数の異なる異種半導体を材料とす
る異種デバイスをモノリシックに集積できれば、光電子
集積回路等の新しい機能を持ったデバイスを生み出す可
能性が有ることから、異種半導体同志の接着技術の研究
開発が盛んに行われている。
る異種デバイスをモノリシックに集積できれば、光電子
集積回路等の新しい機能を持ったデバイスを生み出す可
能性が有ることから、異種半導体同志の接着技術の研究
開発が盛んに行われている。
【０００３】この種の異種半導体同志の接着技術として
は、例えば、図８に示すような方法が知られている。図
８の（ａ）において、参照符号１はＩｎＰ半導体基板１
を示し、ＩｎＰ半導体基板１上に化合物半導体層を有機
金属気相成長（ＭＯＣＶＤ）法により積層してエッチン
グストップ層１１とレーザ構造層１９を有する半導体基
体を形成する。図８の（ｂ）において、この半導体基体
のレーザ構造層１９側とＧａＡｓ基板２ａとを向かい合
わせて重ね、重しを載せて炉内に入れ、高温・加圧下で
異種半導体同志を直接接着する。その後ＩｎＰ半導体基
板１をエッチングストップ層１１で止まるまでエッチン
グして除去し、さらに、エッチングストップ層１１だけ
を除去する。次に、公知のエッチング技術により不要部
分を除けば、図８の（ｃ）に示したように、ＧａＡｓ基
板２ａ上に、基板２ａと格子定数の異なる化合物半導体
層からなるレーザ構造層１９が一体化された半導体層が
得られる。このような接着技術を用いた関連文献として
は、例えばアプライド フィジックス レターズ ５８
１９６１頁、１９９１年（Applied Physics Letter
s、58 1961(1991)）が挙げられる。
は、例えば、図８に示すような方法が知られている。図
８の（ａ）において、参照符号１はＩｎＰ半導体基板１
を示し、ＩｎＰ半導体基板１上に化合物半導体層を有機
金属気相成長（ＭＯＣＶＤ）法により積層してエッチン
グストップ層１１とレーザ構造層１９を有する半導体基
体を形成する。図８の（ｂ）において、この半導体基体
のレーザ構造層１９側とＧａＡｓ基板２ａとを向かい合
わせて重ね、重しを載せて炉内に入れ、高温・加圧下で
異種半導体同志を直接接着する。その後ＩｎＰ半導体基
板１をエッチングストップ層１１で止まるまでエッチン
グして除去し、さらに、エッチングストップ層１１だけ
を除去する。次に、公知のエッチング技術により不要部
分を除けば、図８の（ｃ）に示したように、ＧａＡｓ基
板２ａ上に、基板２ａと格子定数の異なる化合物半導体
層からなるレーザ構造層１９が一体化された半導体層が
得られる。このような接着技術を用いた関連文献として
は、例えばアプライド フィジックス レターズ ５８
１９６１頁、１９９１年（Applied Physics Letter
s、58 1961(1991)）が挙げられる。
【０００４】また、アプライド フィジックス レター
ズ ５６ ２７頁 １９９０年（Applied Physics Lett
ers、56 27(1990)）には、第１の半導体基板上に格子定
数の異なる第２の半導体層を部分的に結晶成長すること
が開示されている。この場合には結晶成長が部分的であ
るため、格子定数差及び熱膨張係数差によって生じる歪
応力が低減される結果、成長層内の欠陥が低減されると
いうことが記載されている。
ズ ５６ ２７頁 １９９０年（Applied Physics Lett
ers、56 27(1990)）には、第１の半導体基板上に格子定
数の異なる第２の半導体層を部分的に結晶成長すること
が開示されている。この場合には結晶成長が部分的であ
るため、格子定数差及び熱膨張係数差によって生じる歪
応力が低減される結果、成長層内の欠陥が低減されると
いうことが記載されている。
【０００５】さらに、特開昭６１−１８２２５６号公報
には、半導体レーザを構成する第１の半導体基板上に、
電子デバイスを構成する第２の半導体基板を接着して集
積一体化する方法が開示されている。この方法によれ
ば、鏡面研磨した第１の半導体基板表面上全面に平坦性
を損なわないようＭＯＣＶＤ法あるいはＭＢＥ(Molecul
ar Beam Epitaxy)法により順次半導体レーザに必要な同
種の化合物半導体層を形成し、表面の一部に活性層に流
れる電流をストライプ状に狭窄するためのコンタクト層
を形成した後、反応性イオンエッチング法により垂直に
共振器端面を形成すると共に不要部分を除去して半導体
レーザ基体を第１の半導体基板上に形成する。一方、電
子デバイスの製造に適した異なる格子定数を有する第２
の半導体基板の表面を鏡面研磨しておく。そして、それ
ぞれの表面に自然酸化膜が形成された状態で半導体レー
ザ基体と第２の半導体基板とを相互に密着させて５００
℃の熱処理を加えることにより異種半導体同志を接着す
る。
には、半導体レーザを構成する第１の半導体基板上に、
電子デバイスを構成する第２の半導体基板を接着して集
積一体化する方法が開示されている。この方法によれ
ば、鏡面研磨した第１の半導体基板表面上全面に平坦性
を損なわないようＭＯＣＶＤ法あるいはＭＢＥ(Molecul
ar Beam Epitaxy)法により順次半導体レーザに必要な同
種の化合物半導体層を形成し、表面の一部に活性層に流
れる電流をストライプ状に狭窄するためのコンタクト層
を形成した後、反応性イオンエッチング法により垂直に
共振器端面を形成すると共に不要部分を除去して半導体
レーザ基体を第１の半導体基板上に形成する。一方、電
子デバイスの製造に適した異なる格子定数を有する第２
の半導体基板の表面を鏡面研磨しておく。そして、それ
ぞれの表面に自然酸化膜が形成された状態で半導体レー
ザ基体と第２の半導体基板とを相互に密着させて５００
℃の熱処理を加えることにより異種半導体同志を接着す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た格子定数差の大きい半導体基体同志を高温・加圧下で
直接接着する方法においては、接着界面での格子定数差
及び熱膨張係数差を緩和するために転位が発生し、しか
もそれらの転位は成長層中には伝播しにくい性質を持っ
ているとはいえ、二つの異種半導体基体の全面が一様に
接着した状態であるため各基体中には接着温度と室温の
差に応じた、熱膨張係数差に起因する歪応力が生じる。
この歪応力は、転位等の欠陥が基体内に伝播したり欠陥
の増殖を促進したりする駆動力となるという問題点があ
る。
た格子定数差の大きい半導体基体同志を高温・加圧下で
直接接着する方法においては、接着界面での格子定数差
及び熱膨張係数差を緩和するために転位が発生し、しか
もそれらの転位は成長層中には伝播しにくい性質を持っ
ているとはいえ、二つの異種半導体基体の全面が一様に
接着した状態であるため各基体中には接着温度と室温の
差に応じた、熱膨張係数差に起因する歪応力が生じる。
この歪応力は、転位等の欠陥が基体内に伝播したり欠陥
の増殖を促進したりする駆動力となるという問題点があ
る。
【０００７】また、第１の半導体基板上に格子定数の異
なる第２の半導体層を部分的に結晶成長する方法、即ち
第１の半導体基板上に第２の半導体を領域選択成長する
方法においては、半導体基板と成長層との接触面積が小
さいため歪応力が低減されるけれども、依然として残留
する歪応力により成長界面では成長層中に伝播しやすい
性質の転位が発生する。特に、半導体基板がSiで成長層
がGaAs等の化合物半導体である場合には、半導体基板と
成長層との構成元素数が異なることによって生じる元素
の不整配列に起因する欠陥の発生を防ぐ処置を必要とす
る難点がある。
なる第２の半導体層を部分的に結晶成長する方法、即ち
第１の半導体基板上に第２の半導体を領域選択成長する
方法においては、半導体基板と成長層との接触面積が小
さいため歪応力が低減されるけれども、依然として残留
する歪応力により成長界面では成長層中に伝播しやすい
性質の転位が発生する。特に、半導体基板がSiで成長層
がGaAs等の化合物半導体である場合には、半導体基板と
成長層との構成元素数が異なることによって生じる元素
の不整配列に起因する欠陥の発生を防ぐ処置を必要とす
る難点がある。
【０００８】さらに、第１の半導体基板上に半導体レー
ザに必要な同種の半導体層を形成した後、反応性イオン
エッチング法により垂直に共振器端面を形成すると共に
不要部分を除去して形成した半導体レーザ素子を第２の
半導体基板上に加圧・熱処理して接着する方法は、接触
面積が小さく歪応力は低減されるが、素子形成時に素子
の周囲全面の半導体層を反応性イオンエッチングにより
形成している。このため、エッチングされた側面はエッ
チングによって汚染され、結晶欠陥を生じ易くデバイス
の特性が劣化する。また、エッチングにより垂直な側面
を形成することは困難であるため、半導体レーザの共振
器端面をエッチングで形成した場合は、劈開によって作
製した端面と比べて、垂直性が劣ることも加わってレー
ザ特性が著しく悪くなる問題点がある。しかもエッチン
グの過剰または過小により、残された半導体レーザ形成
層の面積が意図したものと食い違ってしまうため、厳密
にエッチングを制御しなければならないという製造上の
煩わしさがある。
ザに必要な同種の半導体層を形成した後、反応性イオン
エッチング法により垂直に共振器端面を形成すると共に
不要部分を除去して形成した半導体レーザ素子を第２の
半導体基板上に加圧・熱処理して接着する方法は、接触
面積が小さく歪応力は低減されるが、素子形成時に素子
の周囲全面の半導体層を反応性イオンエッチングにより
形成している。このため、エッチングされた側面はエッ
チングによって汚染され、結晶欠陥を生じ易くデバイス
の特性が劣化する。また、エッチングにより垂直な側面
を形成することは困難であるため、半導体レーザの共振
器端面をエッチングで形成した場合は、劈開によって作
製した端面と比べて、垂直性が劣ることも加わってレー
ザ特性が著しく悪くなる問題点がある。しかもエッチン
グの過剰または過小により、残された半導体レーザ形成
層の面積が意図したものと食い違ってしまうため、厳密
にエッチングを制御しなければならないという製造上の
煩わしさがある。
【０００９】そこで、本発明の目的は、異種半導体基体
同志の接着時の歪応力を低減して転位の発生を抑制する
と共に、伝播しやすい転位の発生を避けることにより信
頼性および歩留まりの向上を図った異種半導体基体同志
からなる半導体装置およびその製造方法を提供すること
にある。
同志の接着時の歪応力を低減して転位の発生を抑制する
と共に、伝播しやすい転位の発生を避けることにより信
頼性および歩留まりの向上を図った異種半導体基体同志
からなる半導体装置およびその製造方法を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、第１の格子定数を有する第１の半導体基体と、第２
の格子定数を有する第２の半導体基体とを接着してなる
半導体装置において、第１の半導体基体は選択領域結晶
成長法によって形成された凸部を有し、この凸部を介し
て第１の半導体基体と第２の半導体基体とが接着されて
構成されることを特徴とする。
は、第１の格子定数を有する第１の半導体基体と、第２
の格子定数を有する第２の半導体基体とを接着してなる
半導体装置において、第１の半導体基体は選択領域結晶
成長法によって形成された凸部を有し、この凸部を介し
て第１の半導体基体と第２の半導体基体とが接着されて
構成されることを特徴とする。
【００１１】また、第１の格子定数を有する第１の半導
体基体と、第２の格子定数を有する第２の半導体基体と
を接着してなる半導体装置において、第１の半導体基体
は選択領域結晶成長法によって形成された凸部を有し、
この凸部を介して第１の半導体基体と第２の半導体基体
とを接着後に第１の半導体基体を除去することにより残
された前記凸部と、第２の半導体基体とが一体化されて
なる半導体装置としてもよい。
体基体と、第２の格子定数を有する第２の半導体基体と
を接着してなる半導体装置において、第１の半導体基体
は選択領域結晶成長法によって形成された凸部を有し、
この凸部を介して第１の半導体基体と第２の半導体基体
とを接着後に第１の半導体基体を除去することにより残
された前記凸部と、第２の半導体基体とが一体化されて
なる半導体装置としてもよい。
【００１２】上記半導体装置において、第１の半導体基
体上に形成された凸部の側面を保護膜によって被覆すれ
ば好適であり、その場合、保護膜としては、例えばホト
レジスト等の有機高分子化合物からなる保護膜或いは酸
化膜等のシリコン化合物からなる保護膜を用いることが
できる。
体上に形成された凸部の側面を保護膜によって被覆すれ
ば好適であり、その場合、保護膜としては、例えばホト
レジスト等の有機高分子化合物からなる保護膜或いは酸
化膜等のシリコン化合物からなる保護膜を用いることが
できる。
【００１３】また、上記半導体装置において、第１の半
導体基体はIII−Ｖ族化合物からなる半導体基体、第２
の半導体基体はシリコンからなる半導体基体とすれば好
適である。
導体基体はIII−Ｖ族化合物からなる半導体基体、第２
の半導体基体はシリコンからなる半導体基体とすれば好
適である。
【００１４】更に、上記半導体装置において、凸部に光
素子を形成すれば好適であり、光素子として面型の発光
素子または面型の受光素子とすることができる。
素子を形成すれば好適であり、光素子として面型の発光
素子または面型の受光素子とすることができる。
【００１５】本発明に係る半導体装置の製造方法は、第
１の格子定数を有する第１の半導体基体の表面上にマス
ク層を形成する工程と、第１の半導体基体上のマスク層
に被覆されていない部分に選択領域結晶成長法を用いて
第３の半導体層を選択的に形成する工程と、第２の格子
定数を有する第２の半導体基体の表面と第３の半導体層
の表面とを密着し加熱保持して接着する工程とを含むこ
とを特徴とする。
１の格子定数を有する第１の半導体基体の表面上にマス
ク層を形成する工程と、第１の半導体基体上のマスク層
に被覆されていない部分に選択領域結晶成長法を用いて
第３の半導体層を選択的に形成する工程と、第２の格子
定数を有する第２の半導体基体の表面と第３の半導体層
の表面とを密着し加熱保持して接着する工程とを含むこ
とを特徴とする。
【００１６】また、上記半導体装置の製造方法における
接着工程の後に、第３の半導体層の側面に保護膜を形成
する工程と、第１の半導体基体を選択的に除去する工程
とを更に含めてもよい。この場合、前記保護膜として、
例えばホトレジスト等の有機高分子化合物または酸化膜
等のシリコン化合物からなる保護膜とすれば好適であ
る。
接着工程の後に、第３の半導体層の側面に保護膜を形成
する工程と、第１の半導体基体を選択的に除去する工程
とを更に含めてもよい。この場合、前記保護膜として、
例えばホトレジスト等の有機高分子化合物または酸化膜
等のシリコン化合物からなる保護膜とすれば好適であ
る。
【００１７】さらに、上記製造方法において、第１の半
導体基体はIII−Ｖ族化合物からなる半導体基体とし、
第２の半導体基体はシリコンからなる半導体基体とする
ことができる。そして、第３の半導体層を所定の半導体
層を順次積層した量子井戸構造を含む半導層とすれば、
光半導体素子を好適に形成することができる。
導体基体はIII−Ｖ族化合物からなる半導体基体とし、
第２の半導体基体はシリコンからなる半導体基体とする
ことができる。そして、第３の半導体層を所定の半導体
層を順次積層した量子井戸構造を含む半導層とすれば、
光半導体素子を好適に形成することができる。
【００１８】
【作用】本発明に係る半導体装置によれば、第１の格子
定数を有する第１の半導体基体上に選択領域結晶成長法
によって形成された凸部は、表面が第１の半導体基体と
同様の格子定数を有し結晶性の良い平坦面である。この
平坦な表面を有する凸部を介して部分的に、第１の半導
体基体と第２の格子定数を有する第２の半導体基体とが
接着して構成されるので、半導体基体同志は小さな面積
だけで接続される。その結果、異種半導体基体同志の接
着部の歪応力が低減され、ミスフィット転位の少ない信
頼性の高い半導体装置を得ることができる。
定数を有する第１の半導体基体上に選択領域結晶成長法
によって形成された凸部は、表面が第１の半導体基体と
同様の格子定数を有し結晶性の良い平坦面である。この
平坦な表面を有する凸部を介して部分的に、第１の半導
体基体と第２の格子定数を有する第２の半導体基体とが
接着して構成されるので、半導体基体同志は小さな面積
だけで接続される。その結果、異種半導体基体同志の接
着部の歪応力が低減され、ミスフィット転位の少ない信
頼性の高い半導体装置を得ることができる。
【００１９】また、接着後に第１の半導体基体を除去し
て残した前記凸部と、第２の半導体基体とから半導体装
置を構成することにより、第２の半導体基体上に格子定
数の異なる半導体基体である凸部を有する半導体装置、
例えばシリコン基板上にIII−Ｖ族化合物からなる光素
子等の半導体基体を集積一体化した半導体装置を構成す
ることができる。
て残した前記凸部と、第２の半導体基体とから半導体装
置を構成することにより、第２の半導体基体上に格子定
数の異なる半導体基体である凸部を有する半導体装置、
例えばシリコン基板上にIII−Ｖ族化合物からなる光素
子等の半導体基体を集積一体化した半導体装置を構成す
ることができる。
【００２０】本発明に係る半導体装置の製造方法によれ
ば、第１の格子定数を有する第１の半導体基体の表面上
にマスク層を形成し、第１の半導体基体上のマスク層に
被覆されていない部分に選択領域結晶成長法を用いて第
３の半導体層を選択的に形成することにより、第１の半
導体基体上に表面が第１の半導体基体と同様の格子定数
を有する結晶性の良い平坦面を備えた凸部を形成する。
このとき、後にデバイスを作製する場合は、第３の半導
体層にはそのデバイスに必要な層構造が含まれる。次い
で、第２の格子定数を有する第２の半導体基体の表面
と、第３の半導体層である凸部の表面とを密着し加熱保
持することにより、第１の半導体基体と第２の半導体基
体とが凸部の表面を介して部分的に接着する。この時、
第３の半導体層と第２の半導体基体との接着界面では、
接着面積が小さいため、熱膨張係数差に起因する歪応力
が大幅に低減し、格子不整合により発生するミスフィッ
ト転位の発生量は従来の接着方法による発生量より大幅
に少なくなる。また、これらのミスフィット転位は伝播
しにくい性質をもつので、デバイスを作製して動作させ
た時にデバイス構造内に伝播することもなく、デバイス
の動作特性に影響しない。従って、デバイスの信頼性を
著しく向上させることができる。
ば、第１の格子定数を有する第１の半導体基体の表面上
にマスク層を形成し、第１の半導体基体上のマスク層に
被覆されていない部分に選択領域結晶成長法を用いて第
３の半導体層を選択的に形成することにより、第１の半
導体基体上に表面が第１の半導体基体と同様の格子定数
を有する結晶性の良い平坦面を備えた凸部を形成する。
このとき、後にデバイスを作製する場合は、第３の半導
体層にはそのデバイスに必要な層構造が含まれる。次い
で、第２の格子定数を有する第２の半導体基体の表面
と、第３の半導体層である凸部の表面とを密着し加熱保
持することにより、第１の半導体基体と第２の半導体基
体とが凸部の表面を介して部分的に接着する。この時、
第３の半導体層と第２の半導体基体との接着界面では、
接着面積が小さいため、熱膨張係数差に起因する歪応力
が大幅に低減し、格子不整合により発生するミスフィッ
ト転位の発生量は従来の接着方法による発生量より大幅
に少なくなる。また、これらのミスフィット転位は伝播
しにくい性質をもつので、デバイスを作製して動作させ
た時にデバイス構造内に伝播することもなく、デバイス
の動作特性に影響しない。従って、デバイスの信頼性を
著しく向上させることができる。
【００２１】接着工程の後に、第３の半導体層の側面に
保護膜、例えば、ホトレジストや酸化膜を形成し、第１
の半導体基体を選択的に除去することにより、第２の半
導体基体上に部分的に第３の半導体層が接着した構造を
得ることができる。第３の半導体側面に設けた保護膜
は、第１の半導体基体を選択的に除去する際に、第３の
半導体層が除去されるのを保護する。
保護膜、例えば、ホトレジストや酸化膜を形成し、第１
の半導体基体を選択的に除去することにより、第２の半
導体基体上に部分的に第３の半導体層が接着した構造を
得ることができる。第３の半導体側面に設けた保護膜
は、第１の半導体基体を選択的に除去する際に、第３の
半導体層が除去されるのを保護する。
【００２２】さらに、上記製造方法において、第１の半
導体基体はIII−Ｖ族化合物からなる半導体基体とし、
第２の半導体基体はシリコンからなる半導体基体とし、
第３の半導体層を所定の半導体層を順次積層した量子井
戸構造を含む半導層とすれば、シリコン基板上にIII−
Ｖ族化合物からなる光半導体素子を集積一体化した光電
子集積回路を製造することができる。
導体基体はIII−Ｖ族化合物からなる半導体基体とし、
第２の半導体基体はシリコンからなる半導体基体とし、
第３の半導体層を所定の半導体層を順次積層した量子井
戸構造を含む半導層とすれば、シリコン基板上にIII−
Ｖ族化合物からなる光半導体素子を集積一体化した光電
子集積回路を製造することができる。
【００２３】
【実施例】以下、本発明に係る半導体装置及びその製造
方法の幾つかの実施例について、図１乃至図７を用いて
詳細に説明する。
方法の幾つかの実施例について、図１乃至図７を用いて
詳細に説明する。
【００２４】＜実施例１＞図１を用いて、本発明に係る
半導体装置及びその製造方法の第１の実施例を説明す
る。図１の（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法を主要製造工程順に示した要部断面構造図
である。図１の（ａ）において、参照符号１は結晶面
（１００）のｐ−ＩｎＰ基板を示し、この（１００）面
のｐ−ＩｎＰ基板１上に、ＳｉＯ2膜を例えば周知のＣ
ＶＤ技術を用いて堆積し、このＳｉＯ2膜をホトリソグ
ラフィ技術によりパターニングしてストライプ状のＳｉ
Ｏ2膜５ａを形成する。このとき、ストライプの方向
は、［０ -１ １］方向に平行に形成する。ただし、
［０ -１ １］の -１の”-”記号は、ミラー指数表示に
おける負側を表わすオーバーラインの代用である。ここ
で、ＳｉＯ2膜５ａのストライプパターンの幅Ｗ1、及び
ＳｉＯ2膜５ａに被覆されていない開口部６ａの幅Ｗ
2は、各々２００μｍ、１０μｍとする。このＳｉＯ2膜
５ａをマスクにして、塩酸と燐酸の混合液により開口部
６ａを約０．１μｍエッチングする。このエッチング処
理を行うことにより、この後の工程で選択領域結晶成長
法により形成する半導体層の表面に突起成長が起こるの
を抑え平坦な表面を得ることができる。
半導体装置及びその製造方法の第１の実施例を説明す
る。図１の（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法を主要製造工程順に示した要部断面構造図
である。図１の（ａ）において、参照符号１は結晶面
（１００）のｐ−ＩｎＰ基板を示し、この（１００）面
のｐ−ＩｎＰ基板１上に、ＳｉＯ2膜を例えば周知のＣ
ＶＤ技術を用いて堆積し、このＳｉＯ2膜をホトリソグ
ラフィ技術によりパターニングしてストライプ状のＳｉ
Ｏ2膜５ａを形成する。このとき、ストライプの方向
は、［０ -１ １］方向に平行に形成する。ただし、
［０ -１ １］の -１の”-”記号は、ミラー指数表示に
おける負側を表わすオーバーラインの代用である。ここ
で、ＳｉＯ2膜５ａのストライプパターンの幅Ｗ1、及び
ＳｉＯ2膜５ａに被覆されていない開口部６ａの幅Ｗ
2は、各々２００μｍ、１０μｍとする。このＳｉＯ2膜
５ａをマスクにして、塩酸と燐酸の混合液により開口部
６ａを約０．１μｍエッチングする。このエッチング処
理を行うことにより、この後の工程で選択領域結晶成長
法により形成する半導体層の表面に突起成長が起こるの
を抑え平坦な表面を得ることができる。
【００２５】次に、ＳｉＯ2膜５ａにより覆われていな
い開口部６ａ上に、有機金属気相成長法を用いて、ｐ−
ＩｎＧａＡｓエッチングストップ層１１（厚さ０．２μ
ｍ）、ｐ+−ＩｎＧａＡｓＰ層１２（厚さ０．３μ
ｍ）、ｐ−ＩｎＰ層１３（厚さ１．５μｍ）、アンド−
プＩｎＧａＡｓＰ活性層１４（波長１．５５μｍ）、ｎ
−ＩｎＰ層１５（厚さ２．０μｍ）を順次選択成長す
る。ここで、ｐ−ＩｎＰ層１３及びｎ−ＩｎＰ層１５は
クラッド層として機能し、ｐ+−ＩｎＧａＡｓＰ層１２
はオーミックコンタクトを得るための層であり、これら
の層１２，１３，１５とＩｎＧａＡｓＰ活性層１４を上
記した順に積層することにより、長波長帯のレーザ構造
層１９が形成される。これらの層は開口部６ａ上にのみ
成長し、マスク層となるＳｉＯ2膜５ａ上には成長しな
いので、レーザ構造層１９は幅１０μｍのストライプ状
に選択的に形成された凸部を構成する。また、この時、
成長圧力を例えば１〜２Ｔｏｒｒ程度に低くすると、レ
ーザ構造層１９の端部での異常成長が発生するのを抑制
することができ、基板１と同様の表面が平坦で良好な結
晶成長面を得ることができる。
い開口部６ａ上に、有機金属気相成長法を用いて、ｐ−
ＩｎＧａＡｓエッチングストップ層１１（厚さ０．２μ
ｍ）、ｐ+−ＩｎＧａＡｓＰ層１２（厚さ０．３μ
ｍ）、ｐ−ＩｎＰ層１３（厚さ１．５μｍ）、アンド−
プＩｎＧａＡｓＰ活性層１４（波長１．５５μｍ）、ｎ
−ＩｎＰ層１５（厚さ２．０μｍ）を順次選択成長す
る。ここで、ｐ−ＩｎＰ層１３及びｎ−ＩｎＰ層１５は
クラッド層として機能し、ｐ+−ＩｎＧａＡｓＰ層１２
はオーミックコンタクトを得るための層であり、これら
の層１２，１３，１５とＩｎＧａＡｓＰ活性層１４を上
記した順に積層することにより、長波長帯のレーザ構造
層１９が形成される。これらの層は開口部６ａ上にのみ
成長し、マスク層となるＳｉＯ2膜５ａ上には成長しな
いので、レーザ構造層１９は幅１０μｍのストライプ状
に選択的に形成された凸部を構成する。また、この時、
成長圧力を例えば１〜２Ｔｏｒｒ程度に低くすると、レ
ーザ構造層１９の端部での異常成長が発生するのを抑制
することができ、基板１と同様の表面が平坦で良好な結
晶成長面を得ることができる。
【００２６】この後、別に用意した（１００）面のｎ−
ＧａＡｓ基板２ａの表面と前述したレーザ構造層１９上
のｎ−ＩｎＰ層１５の表面とを各々硫酸と過酸化水素の
混合溶液を用いて洗浄し、表面の汚染不純物を除去す
る。更に、ＨＦ希釈液で表面を処理した後、水洗してス
ピンナ乾燥する。これらの基板１および基板２ａの洗浄
した面を異物を介さずに向かい合わせて重ね、３０ｇ／
ｃｍ2程度の重し、例えばモリブデンのブロックを載せ
て、アニール炉内に置く。なお、この時、ｎ−ＧａＡｓ
基板２ａおよびｐ−ＩｎＰ基板１のどちらが上でも構わ
ない。炉内にＨ2ガスを流しながら温度を６００℃に昇
温し、３０分間保持する。このとき、レーザ構造層１９
の側面からＰ（燐）原子が脱離するのを抑えるため、Ｈ
2ガスに加えてＰＨ3等のＰの材料ガスを流しても良い。
こうして、図１の（ｂ）に示すように、ｎ−ＧａＡｓ基
板２ａとレーザ構造層１９のｎ−ＩｎＰ層１５とが接着
される。すなわち、ｐ−ＩｎＰ基板１上に選択成長によ
り形成したレーザ構造層１９となる凸部の表面を介し
て、部分的にｐ−ＩｎＰ基板１とｎ−ＧａＡｓ基板２ａ
とが接着される。
ＧａＡｓ基板２ａの表面と前述したレーザ構造層１９上
のｎ−ＩｎＰ層１５の表面とを各々硫酸と過酸化水素の
混合溶液を用いて洗浄し、表面の汚染不純物を除去す
る。更に、ＨＦ希釈液で表面を処理した後、水洗してス
ピンナ乾燥する。これらの基板１および基板２ａの洗浄
した面を異物を介さずに向かい合わせて重ね、３０ｇ／
ｃｍ2程度の重し、例えばモリブデンのブロックを載せ
て、アニール炉内に置く。なお、この時、ｎ−ＧａＡｓ
基板２ａおよびｐ−ＩｎＰ基板１のどちらが上でも構わ
ない。炉内にＨ2ガスを流しながら温度を６００℃に昇
温し、３０分間保持する。このとき、レーザ構造層１９
の側面からＰ（燐）原子が脱離するのを抑えるため、Ｈ
2ガスに加えてＰＨ3等のＰの材料ガスを流しても良い。
こうして、図１の（ｂ）に示すように、ｎ−ＧａＡｓ基
板２ａとレーザ構造層１９のｎ−ＩｎＰ層１５とが接着
される。すなわち、ｐ−ＩｎＰ基板１上に選択成長によ
り形成したレーザ構造層１９となる凸部の表面を介し
て、部分的にｐ−ＩｎＰ基板１とｎ−ＧａＡｓ基板２ａ
とが接着される。
【００２７】接着後、ｎ−ＧａＡｓ基板２ａとｐ−Ｉｎ
Ｐ基板１の隙間にホトレジスト液を流し込み、１００℃
でベーキングしてホトレジスト液を凝固させ、レーザ構
造層１９の側面に保護膜９１を形成する。この保護膜９
１は、ｐ−ＩｎＰ基板１を除去する際に同時にレーザ構
造層１９の側面がエッチングされるのを防ぐ働きをす
る。その後、ｐ−ＩｎＰ基板１を塩酸でエッチング除去
し、ＳｉＯ2膜５ａをＨＦ希釈液で除去する。更に、ｐ
−ＩｎＰ基板１のエッチング除去の際にレーザ構造層１
９がエッチングされるのを阻止するために設けたｐ−Ｉ
ｎＧａＡｓエッチングストップ層１１を、硫酸と過酸化
水素の混合溶液でエッチング除去し、側面保護膜９１を
レジスト剥離液で除去することによって、ｎ−ＧａＡｓ
基板２ａ上に異なる格子定数を有するＩｎＧａＡｓＰ系
半導体基体を備えた図１の（ｃ）に示すような構造が得
られる。その後、通常の半導体レーザ作製プロセスを経
て電極等を形成し（不図示）、劈開すれば、端面発光型
ＤＨ(Double Heterostructure)レーザを作製することが
できる。
Ｐ基板１の隙間にホトレジスト液を流し込み、１００℃
でベーキングしてホトレジスト液を凝固させ、レーザ構
造層１９の側面に保護膜９１を形成する。この保護膜９
１は、ｐ−ＩｎＰ基板１を除去する際に同時にレーザ構
造層１９の側面がエッチングされるのを防ぐ働きをす
る。その後、ｐ−ＩｎＰ基板１を塩酸でエッチング除去
し、ＳｉＯ2膜５ａをＨＦ希釈液で除去する。更に、ｐ
−ＩｎＰ基板１のエッチング除去の際にレーザ構造層１
９がエッチングされるのを阻止するために設けたｐ−Ｉ
ｎＧａＡｓエッチングストップ層１１を、硫酸と過酸化
水素の混合溶液でエッチング除去し、側面保護膜９１を
レジスト剥離液で除去することによって、ｎ−ＧａＡｓ
基板２ａ上に異なる格子定数を有するＩｎＧａＡｓＰ系
半導体基体を備えた図１の（ｃ）に示すような構造が得
られる。その後、通常の半導体レーザ作製プロセスを経
て電極等を形成し（不図示）、劈開すれば、端面発光型
ＤＨ(Double Heterostructure)レーザを作製することが
できる。
【００２８】本実施例によれば、ｎ−ＧａＡｓ基板２ａ
とｎ−ＩｎＰ層１５の接着面積は幅１０μｍのストライ
プと小さいため、接着表面に凸部を形成せずに広い面で
基板同志を接着する図８に示した従来方法と比べて、接
着界面で発生するミスフィット転位の密度は約１０分の
１と低減した。更に、接着界面で発生する転位は伝播し
にくい性質を持つ９０°転位であるため、本実施例によ
り作製した端面発光型ＤＨレーザを、例えば、８０℃、
１０００時間程度の高温で長時間動作させても、ＩｎＧ
ａＡｓＰ活性層１４に転位が到達することはなく、従っ
てレーザの特性が接着技術を用いずに普通にＩｎＰ基板
上に成長させて形成したレーザと比べて悪化することは
なかった。一方、図８に示したような従来の方法で基板
同志を広い面積で一様に接着し、接着後にエッチングに
よってストライプを形成して作製したレーザの場合は、
本発明による接着方法と比べて接着面積が大きいため
に、接着時に発生するミスフィット転位の密度が高い。
これらの転位が伝播しにくい性質を持つことに変わりは
ないが、転位の密度が本実施例により作製したものより
高いため、レーザを高温長時間といった過酷な条件下で
動作させると一部の転位がレーザ構造中に伝播し、駆動
電流が増加し動作しなくなるチップがあった。
とｎ−ＩｎＰ層１５の接着面積は幅１０μｍのストライ
プと小さいため、接着表面に凸部を形成せずに広い面で
基板同志を接着する図８に示した従来方法と比べて、接
着界面で発生するミスフィット転位の密度は約１０分の
１と低減した。更に、接着界面で発生する転位は伝播し
にくい性質を持つ９０°転位であるため、本実施例によ
り作製した端面発光型ＤＨレーザを、例えば、８０℃、
１０００時間程度の高温で長時間動作させても、ＩｎＧ
ａＡｓＰ活性層１４に転位が到達することはなく、従っ
てレーザの特性が接着技術を用いずに普通にＩｎＰ基板
上に成長させて形成したレーザと比べて悪化することは
なかった。一方、図８に示したような従来の方法で基板
同志を広い面積で一様に接着し、接着後にエッチングに
よってストライプを形成して作製したレーザの場合は、
本発明による接着方法と比べて接着面積が大きいため
に、接着時に発生するミスフィット転位の密度が高い。
これらの転位が伝播しにくい性質を持つことに変わりは
ないが、転位の密度が本実施例により作製したものより
高いため、レーザを高温長時間といった過酷な条件下で
動作させると一部の転位がレーザ構造中に伝播し、駆動
電流が増加し動作しなくなるチップがあった。
【００２９】即ち、本実施例によれば、レーザ構造層は
同種の基板上に選択成長を行って形成して接着面積を小
さくし、この小さな接着面積で直接接着を行うようにし
たことにより転位密度が低く抑えられ、その結果、デバ
イスを過酷な条件下で動作させた時の劣化を抑制するこ
とができた。また、本実施例では、レーザ構造のストラ
イプの幅は酸化膜５ａのストライプ幅により予め決定さ
れ、共振器端面は劈開により得ているので、エッチング
を厳密に制御してストライプ幅や共振器端面を得なけれ
ばならない特開昭６１−１８２２５６号公報に記載の方
法に比べて、レーザ構造を簡便に得ることができると共
に、エッチング汚染に起因する結晶欠陥も生じない利点
がある。
同種の基板上に選択成長を行って形成して接着面積を小
さくし、この小さな接着面積で直接接着を行うようにし
たことにより転位密度が低く抑えられ、その結果、デバ
イスを過酷な条件下で動作させた時の劣化を抑制するこ
とができた。また、本実施例では、レーザ構造のストラ
イプの幅は酸化膜５ａのストライプ幅により予め決定さ
れ、共振器端面は劈開により得ているので、エッチング
を厳密に制御してストライプ幅や共振器端面を得なけれ
ばならない特開昭６１−１８２２５６号公報に記載の方
法に比べて、レーザ構造を簡便に得ることができると共
に、エッチング汚染に起因する結晶欠陥も生じない利点
がある。
【００３０】なお、本実施例ではＳｉＯ2膜５ａのスト
ライプの幅Ｗ1と開口部６ａの幅Ｗ2を、各々２００μｍ
と１０μｍにしたが、値はこれらに限らない。但し、Ｓ
ｉＯ2膜５ａの幅Ｗ1に対する開口部６ａの幅Ｗ2の比Ｗ2
／Ｗ1が大きいと転位密度の低減効果が小さくなるの
で、この比が１以下であるように設定することが望まし
い。また、選択成長時のマスク層としてＳｉＯ2膜５ａ
およびエッチング時の側面保護膜９１としてホトレジス
トをそれぞれ用いたが、材質は同様の効果をもたらすも
のであればこれに限るものではない。さらに、本実施例
は長波長帯端面発光型ＤＨレーザを作製する場合につい
て示したが、他にも活性層が無歪又は歪量子井戸構造で
あるレーザ等種々のデバイスを作製する場合についても
適用可能である。また更に、本実施例はＧａＡｓ基板と
ＩｎＰ基板を接着する例のみを示したが、他の組合せで
接着する場合についても適用が可能であり、接着方法の
温度および洗浄条件や結晶成長方法も本実施例に限るも
のではない。勿論、半導体基板１，２ａは単一の結晶基
板を用いたが、必要に応じて結晶基板上の全面に他の結
晶を成長させた基板を用いても良いことは言うまでもな
い。
ライプの幅Ｗ1と開口部６ａの幅Ｗ2を、各々２００μｍ
と１０μｍにしたが、値はこれらに限らない。但し、Ｓ
ｉＯ2膜５ａの幅Ｗ1に対する開口部６ａの幅Ｗ2の比Ｗ2
／Ｗ1が大きいと転位密度の低減効果が小さくなるの
で、この比が１以下であるように設定することが望まし
い。また、選択成長時のマスク層としてＳｉＯ2膜５ａ
およびエッチング時の側面保護膜９１としてホトレジス
トをそれぞれ用いたが、材質は同様の効果をもたらすも
のであればこれに限るものではない。さらに、本実施例
は長波長帯端面発光型ＤＨレーザを作製する場合につい
て示したが、他にも活性層が無歪又は歪量子井戸構造で
あるレーザ等種々のデバイスを作製する場合についても
適用可能である。また更に、本実施例はＧａＡｓ基板と
ＩｎＰ基板を接着する例のみを示したが、他の組合せで
接着する場合についても適用が可能であり、接着方法の
温度および洗浄条件や結晶成長方法も本実施例に限るも
のではない。勿論、半導体基板１，２ａは単一の結晶基
板を用いたが、必要に応じて結晶基板上の全面に他の結
晶を成長させた基板を用いても良いことは言うまでもな
い。
【００３１】＜実施例２＞図２を用いて、本発明に係る
半導体装置及びその製造方法の第２の実施例を説明す
る。図２の（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法を主要製造工程順に示した要部断面構造図
である。図２の（ａ）において、参照符号２ｂは（１０
０）面のｐ−ＧａＡｓ基板を示し、このｐ−ＧａＡｓ基
板２ｂ上にＳｉＯ2膜を例えば周知のＣＶＤ技術を用い
て堆積し、このＳｉＯ2膜をホトリソグラフィ技術によ
りパターニングして円形の開口部６ｂを有するＳｉＯ2
膜５ｂを形成する。本実施例では、ＳｉＯ2膜５ｂに被
覆されない開口部６ｂは、直径５μｍの円形で、各円の
中心の間隔は２０μｍとする。ＳｉＯ2膜５ｂをマスク
にして、開口部６ｂを燐酸と過酸化水素と水の混合溶液
でエッチングし、０．１μｍほど窪ませる。このエッチ
ングを行う目的は、実施例１における開口部６ａのエッ
チングの目的と同様である。
半導体装置及びその製造方法の第２の実施例を説明す
る。図２の（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法を主要製造工程順に示した要部断面構造図
である。図２の（ａ）において、参照符号２ｂは（１０
０）面のｐ−ＧａＡｓ基板を示し、このｐ−ＧａＡｓ基
板２ｂ上にＳｉＯ2膜を例えば周知のＣＶＤ技術を用い
て堆積し、このＳｉＯ2膜をホトリソグラフィ技術によ
りパターニングして円形の開口部６ｂを有するＳｉＯ2
膜５ｂを形成する。本実施例では、ＳｉＯ2膜５ｂに被
覆されない開口部６ｂは、直径５μｍの円形で、各円の
中心の間隔は２０μｍとする。ＳｉＯ2膜５ｂをマスク
にして、開口部６ｂを燐酸と過酸化水素と水の混合溶液
でエッチングし、０．１μｍほど窪ませる。このエッチ
ングを行う目的は、実施例１における開口部６ａのエッ
チングの目的と同様である。
【００３２】次に、開口部６ｂ上に化成分子線成長（Ｃ
ＢＥ：Chemical Beam Epitaxy）法を用いて、ｐ−Ｉｎ
ＧａＰエッチングストップ層２１（厚さ０．２μｍ）、
ｐ+−ＧａＡｓコンタクト層２２（厚さ０．３μｍ）、
ｐ−ＩｎＧａＰクラッド層２３（厚さ１３０ｎｍ）、ア
ンドープＧａＡｓ層２４（厚さ１０ｎｍ）、アンドープ
Ｉｎ0.2Ｇａ0.8Ａｓ活性層２５（厚さ８ｎｍ）、アンド
ープＧａＡｓ層２６（厚さ１０ｎｍ）、ｎ−ＩｎＧａＰ
クラッド層２７（厚さ１３０ｎｍ）、ｎ型ＩｎＧａＰ／
ＧａＡｓ多層反射膜２８を順次選択成長する。ここで、
多層反射膜とは屈折率の異なる二種の半導体薄膜を交互
に積層した反射膜をいい、本実施例での多層反射膜２８
はＩｎＧａＰ（７６．６ｎｍ）とＧａＡｓ（６９．５ｎ
ｍ）を３２．５周期積層している。また、上記各層２４
〜２６からなる層はシングルの歪量子井戸層２０を構成
し、これらの層２２、２３、２０、２７、２８により波
長９８０ｎｍ帯の面発光型レーザ構造層２９を構成す
る。これらの成長層は、開口部６ｂ上にのみ成長してＳ
ｉＯ2膜５ｂ上には成長しないので、レーザ構造層２９
は直径５μｍの円柱状に選択的に成長してｐ−ＧａＡｓ
基板２ｂ上に凸部を形成する。また、ＣＢＥ法を用いる
ことによって成長圧力が低くできるので、レーザ構造層
２９の端部の異常成長が抑制される。
ＢＥ：Chemical Beam Epitaxy）法を用いて、ｐ−Ｉｎ
ＧａＰエッチングストップ層２１（厚さ０．２μｍ）、
ｐ+−ＧａＡｓコンタクト層２２（厚さ０．３μｍ）、
ｐ−ＩｎＧａＰクラッド層２３（厚さ１３０ｎｍ）、ア
ンドープＧａＡｓ層２４（厚さ１０ｎｍ）、アンドープ
Ｉｎ0.2Ｇａ0.8Ａｓ活性層２５（厚さ８ｎｍ）、アンド
ープＧａＡｓ層２６（厚さ１０ｎｍ）、ｎ−ＩｎＧａＰ
クラッド層２７（厚さ１３０ｎｍ）、ｎ型ＩｎＧａＰ／
ＧａＡｓ多層反射膜２８を順次選択成長する。ここで、
多層反射膜とは屈折率の異なる二種の半導体薄膜を交互
に積層した反射膜をいい、本実施例での多層反射膜２８
はＩｎＧａＰ（７６．６ｎｍ）とＧａＡｓ（６９．５ｎ
ｍ）を３２．５周期積層している。また、上記各層２４
〜２６からなる層はシングルの歪量子井戸層２０を構成
し、これらの層２２、２３、２０、２７、２８により波
長９８０ｎｍ帯の面発光型レーザ構造層２９を構成す
る。これらの成長層は、開口部６ｂ上にのみ成長してＳ
ｉＯ2膜５ｂ上には成長しないので、レーザ構造層２９
は直径５μｍの円柱状に選択的に成長してｐ−ＧａＡｓ
基板２ｂ上に凸部を形成する。また、ＣＢＥ法を用いる
ことによって成長圧力が低くできるので、レーザ構造層
２９の端部の異常成長が抑制される。
【００３３】この後、周知の側壁絶縁膜形成技術を用い
てレーザ構造層２９の側面に保護膜としてＳｉＯ2膜９
２を形成する。具体的には、全面にＣＶＤ法によりＳｉ
Ｏ2膜を堆積した後、全面を異方性ドライエッチして形
成する側壁絶縁膜形成法を用いればよい。
てレーザ構造層２９の側面に保護膜としてＳｉＯ2膜９
２を形成する。具体的には、全面にＣＶＤ法によりＳｉ
Ｏ2膜を堆積した後、全面を異方性ドライエッチして形
成する側壁絶縁膜形成法を用いればよい。
【００３４】一方、別に面方位（１００）のｎ−Ｓｉ基
板３を用意し、このｎ−Ｓｉ基板３上にＭＯＣＶＤ法に
よりｎ−ＧａＰバッファ層７（厚さ３０ｎｍ）を成長す
る。ＧａＰはＳｉと格子定数が近いため、この膜厚では
Ｓｉ基板３とＧａＰ層７の界面で転位は発生し難い。さ
らに、この場合、結晶欠陥が発生しない最大の膜厚であ
る臨界膜厚は約５０ｎｍであるから、このｎ−ＧａＰ層
７の厚さは臨界膜厚以下でもある。
板３を用意し、このｎ−Ｓｉ基板３上にＭＯＣＶＤ法に
よりｎ−ＧａＰバッファ層７（厚さ３０ｎｍ）を成長す
る。ＧａＰはＳｉと格子定数が近いため、この膜厚では
Ｓｉ基板３とＧａＰ層７の界面で転位は発生し難い。さ
らに、この場合、結晶欠陥が発生しない最大の膜厚であ
る臨界膜厚は約５０ｎｍであるから、このｎ−ＧａＰ層
７の厚さは臨界膜厚以下でもある。
【００３５】この後、ｎ−ＧａＰバッファ層７の表面と
多層反射膜２８の表面を各々硫酸希釈液で洗浄し、表面
の汚染不純物を除去する。更に、ＨＦ希釈液で表面処理
をした後、水洗してスピンナ乾燥する。これらの基板２
ｂ及び基板３の洗浄した面を異物を介さずに向かい合わ
せて重ね、実施例１と同様に３０ｇ／ｃｍ2程度の重
し、例えばモリブデンのブロックを載せて、アニール炉
内に置く。なお、この時、ｐ−ＧａＡｓ基板２ｂおよび
ｎ−Ｓｉ基板３のどちらが上でも構わない。炉内にＨ2
ガスを流しながら温度を６００℃に昇温し、３０分間保
持する。こうして、図２の（ｂ）に示すように、ｎ−Ｓ
ｉ基板３上のｎ−ＧａＰバッファ層７とレーザ構造層２
９の多層反射膜２８とが接着される。すなわち、ｐ−Ｇ
ａＡｓ基板２ｂ上に選択成長により形成した円柱上の凸
部を構成するレーザ構造層２９を介して、部分的にｐ−
ＧａＡｓ基板２ｂとｎ−Ｓｉ基板３とが接着される。
多層反射膜２８の表面を各々硫酸希釈液で洗浄し、表面
の汚染不純物を除去する。更に、ＨＦ希釈液で表面処理
をした後、水洗してスピンナ乾燥する。これらの基板２
ｂ及び基板３の洗浄した面を異物を介さずに向かい合わ
せて重ね、実施例１と同様に３０ｇ／ｃｍ2程度の重
し、例えばモリブデンのブロックを載せて、アニール炉
内に置く。なお、この時、ｐ−ＧａＡｓ基板２ｂおよび
ｎ−Ｓｉ基板３のどちらが上でも構わない。炉内にＨ2
ガスを流しながら温度を６００℃に昇温し、３０分間保
持する。こうして、図２の（ｂ）に示すように、ｎ−Ｓ
ｉ基板３上のｎ−ＧａＰバッファ層７とレーザ構造層２
９の多層反射膜２８とが接着される。すなわち、ｐ−Ｇ
ａＡｓ基板２ｂ上に選択成長により形成した円柱上の凸
部を構成するレーザ構造層２９を介して、部分的にｐ−
ＧａＡｓ基板２ｂとｎ−Ｓｉ基板３とが接着される。
【００３６】その後、ｐ−ＧａＡｓ基板２ｂを硫酸と過
酸化水素の混合溶液でエッチング除去し、更にｐ−Ｉｎ
ＧａＰエッチングストップ層２１を塩酸でエッチング除
去する。続いて、ＳｉＯ2膜５ｂと側面保護膜９２をＨ
Ｆ希釈液で除去する。その後、ｐ+−ＧａＡｓ層２２の
中心部を周知のホトリソグラフィ技術を用いてエッチン
グ除去し、除去した部分にＳｉＯ2とＴｉＯ2薄膜を交互
に５層積層した誘電体反射膜３０を周知の選択成長技術
により形成すれば、図２の（ｃ）に示した構造が得ら
れ、更に電極形成等の半導体レーザ作製プロセスを経る
ことにより面発光型レーザを作製することができる。
酸化水素の混合溶液でエッチング除去し、更にｐ−Ｉｎ
ＧａＰエッチングストップ層２１を塩酸でエッチング除
去する。続いて、ＳｉＯ2膜５ｂと側面保護膜９２をＨ
Ｆ希釈液で除去する。その後、ｐ+−ＧａＡｓ層２２の
中心部を周知のホトリソグラフィ技術を用いてエッチン
グ除去し、除去した部分にＳｉＯ2とＴｉＯ2薄膜を交互
に５層積層した誘電体反射膜３０を周知の選択成長技術
により形成すれば、図２の（ｃ）に示した構造が得ら
れ、更に電極形成等の半導体レーザ作製プロセスを経る
ことにより面発光型レーザを作製することができる。
【００３７】本実施例の様に、Ｓｉ基板とＧａＡｓ基板
といった格子定数の違いに加えて構成元素系が異なる基
板同志を接着する場合、バッファ層を形成した後に接着
することによって接着がより容易になる。即ち、本実施
例によれば、Ｓｉ基板上に予め臨界膜厚以下のＧａＰ層
を成長して、ＧａＡｓとＧａＰという同じ構成元素系の
もの同志を接着しているため、接着界面で原子の再構成
が起きやすく、原子レベルでつながったスムーズな界面
を得ることができる。また、ＧａＰは臨界膜厚以内であ
るのでデバイス特性に影響を及ぼすこともなく、作製し
たレーザはＧａＡｓ基板上に形成したものと同じ動作特
性を示した。このようなバッファ層としては、同様の効
果を生じるものであれば他の材料を用いることも可能で
あり、例えば、ＧａＮＡｓなどが挙げられる。勿論、本
実施例においても、ｐ−ＧａＡｓ基板２ｂと、バッファ
層を有するｎ−Ｓｉ基板３との接着部分は、直径５μｍ
の円柱状の凸部という小さな面積であるため、広い面で
基板同志を接着する図８に示した従来方法と比べ、接着
界面で発生するミスフィット転位の密度を低減すること
ができたことは言うまでもない。
といった格子定数の違いに加えて構成元素系が異なる基
板同志を接着する場合、バッファ層を形成した後に接着
することによって接着がより容易になる。即ち、本実施
例によれば、Ｓｉ基板上に予め臨界膜厚以下のＧａＰ層
を成長して、ＧａＡｓとＧａＰという同じ構成元素系の
もの同志を接着しているため、接着界面で原子の再構成
が起きやすく、原子レベルでつながったスムーズな界面
を得ることができる。また、ＧａＰは臨界膜厚以内であ
るのでデバイス特性に影響を及ぼすこともなく、作製し
たレーザはＧａＡｓ基板上に形成したものと同じ動作特
性を示した。このようなバッファ層としては、同様の効
果を生じるものであれば他の材料を用いることも可能で
あり、例えば、ＧａＮＡｓなどが挙げられる。勿論、本
実施例においても、ｐ−ＧａＡｓ基板２ｂと、バッファ
層を有するｎ−Ｓｉ基板３との接着部分は、直径５μｍ
の円柱状の凸部という小さな面積であるため、広い面で
基板同志を接着する図８に示した従来方法と比べ、接着
界面で発生するミスフィット転位の密度を低減すること
ができたことは言うまでもない。
【００３８】本実施例では、円形開口部６ｂの直径を５
μｍとしたが、この値は作製するデバイスの種類及び設
計に依存するもので、値はこれに限らない。また、その
間隔についても２０μｍに限る必要はないが、ＳｉＯ2
膜５ｂの面積Ｓ1に対する開口部６ｂの面積Ｓ2の比Ｓ2
／Ｓ1が大きいと転位密度の低減効果が小さくなるの
で、この比を１以下とすることが好ましい。さらに、９
８０ｎｍ帯の面発光型レーザを作製する場合について示
したが、他の波長帯のレーザ等種々のデバイスを作製す
る場合についても適用可能である。また更に、本実施例
はＳｉ基板とＧａＡｓ基板を接着する例のみを示した
が、他の二種の基板を接着する場合についても適用が可
能であり、接着方法の温度および洗浄条件や結晶成長方
法も本実施例に限るものではない。
μｍとしたが、この値は作製するデバイスの種類及び設
計に依存するもので、値はこれに限らない。また、その
間隔についても２０μｍに限る必要はないが、ＳｉＯ2
膜５ｂの面積Ｓ1に対する開口部６ｂの面積Ｓ2の比Ｓ2
／Ｓ1が大きいと転位密度の低減効果が小さくなるの
で、この比を１以下とすることが好ましい。さらに、９
８０ｎｍ帯の面発光型レーザを作製する場合について示
したが、他の波長帯のレーザ等種々のデバイスを作製す
る場合についても適用可能である。また更に、本実施例
はＳｉ基板とＧａＡｓ基板を接着する例のみを示した
が、他の二種の基板を接着する場合についても適用が可
能であり、接着方法の温度および洗浄条件や結晶成長方
法も本実施例に限るものではない。
【００３９】＜実施例３＞図３および図４を用いて、本
発明に係る半導体装置及びその製造方法の第３の実施例
である光電子集積回路（ＯＥＩＣ）を形成する場合につ
いて説明する。図３の（ａ）〜図４の（ｂ）は、本発明
に係る半導体装置の製造方法を主要製造工程順に示した
要部断面構造図である。図３の（ａ）において、参照符
号３はｎ−Ｓｉ基板を示し、このｎ−Ｓｉ基板３上の一
部に周知のイオン打込み技術を用いて、Ｂ（ボロン）イ
オンを注入した高比抵抗のｐ型領域３１を５０μｍおき
に形成し、その一部にさらにＰ（燐）イオンを注入して
ｎ+型領域３２、３３を、図３の（ａ）に示したように
形成する。なお、この際、周知のホトリソグラフィ技術
によるパターン形成工程を行うことは言うまでもない。
ここで、ｐ型領域３１はアイソレーションのために形成
し、ｎ+型領域３２は電界効果トランジスタ（ＦＥＴ）
のソース及びドレインを構成する不純物領域である。ｎ
+型領域３３はレーザダイオードのコンタクト層であ
り、直径約１０μｍの円形である。この後、ｎ−Ｓｉ基
板３の表面にＳｉＯ2膜８を形成し、周知のホトリソグ
ラフィ技術によりｎ+型領域３３の中心から半径約４μ
ｍのＳｉＯ2膜８を除いたパターンを形成した。
発明に係る半導体装置及びその製造方法の第３の実施例
である光電子集積回路（ＯＥＩＣ）を形成する場合につ
いて説明する。図３の（ａ）〜図４の（ｂ）は、本発明
に係る半導体装置の製造方法を主要製造工程順に示した
要部断面構造図である。図３の（ａ）において、参照符
号３はｎ−Ｓｉ基板を示し、このｎ−Ｓｉ基板３上の一
部に周知のイオン打込み技術を用いて、Ｂ（ボロン）イ
オンを注入した高比抵抗のｐ型領域３１を５０μｍおき
に形成し、その一部にさらにＰ（燐）イオンを注入して
ｎ+型領域３２、３３を、図３の（ａ）に示したように
形成する。なお、この際、周知のホトリソグラフィ技術
によるパターン形成工程を行うことは言うまでもない。
ここで、ｐ型領域３１はアイソレーションのために形成
し、ｎ+型領域３２は電界効果トランジスタ（ＦＥＴ）
のソース及びドレインを構成する不純物領域である。ｎ
+型領域３３はレーザダイオードのコンタクト層であ
り、直径約１０μｍの円形である。この後、ｎ−Ｓｉ基
板３の表面にＳｉＯ2膜８を形成し、周知のホトリソグ
ラフィ技術によりｎ+型領域３３の中心から半径約４μ
ｍのＳｉＯ2膜８を除いたパターンを形成した。
【００４０】次に、別途ｐ−ＧａＡｓ基板２ｂを用意
し、図３の（ｂ）に示すようにｐ−ＧａＡｓ基板２ｂ上
にＳｉＯ2膜５ｃを例えばＣＶＤ技術を用いて堆積し、
このＳｉＯ2膜５ｃをホトリソグラフィ技術によりパタ
ーニングして開口部６ｃを形成する。その後、開口部６
ｃ上にＣＢＥ法によりｐ−ＩｎＧａＰエッチングストッ
プ層２１及び実施例２で述べた９８０ｎｍ帯の面発光型
レーザ構造層２９を順次選択成長する。ここで、開口部
６ｃは直径５μｍの円形で、各円の中心の間隔は５０μ
ｍである。この後、レーザ構造層２９上の多層反射膜２
８の表面を硫酸希釈液で洗浄して表面の汚染物質を除去
し、更にＨＦ希釈液で表面処理をする。一方、ｎ−Ｓｉ
基板３もＨＦ希釈液で表面を処理しておき、これら両基
板３、２ｂを共に水洗し、スピンナ乾燥する。
し、図３の（ｂ）に示すようにｐ−ＧａＡｓ基板２ｂ上
にＳｉＯ2膜５ｃを例えばＣＶＤ技術を用いて堆積し、
このＳｉＯ2膜５ｃをホトリソグラフィ技術によりパタ
ーニングして開口部６ｃを形成する。その後、開口部６
ｃ上にＣＢＥ法によりｐ−ＩｎＧａＰエッチングストッ
プ層２１及び実施例２で述べた９８０ｎｍ帯の面発光型
レーザ構造層２９を順次選択成長する。ここで、開口部
６ｃは直径５μｍの円形で、各円の中心の間隔は５０μ
ｍである。この後、レーザ構造層２９上の多層反射膜２
８の表面を硫酸希釈液で洗浄して表面の汚染物質を除去
し、更にＨＦ希釈液で表面処理をする。一方、ｎ−Ｓｉ
基板３もＨＦ希釈液で表面を処理しておき、これら両基
板３、２ｂを共に水洗し、スピンナ乾燥する。
【００４１】次に、レーザ構造層２９の表面とｎ−Ｓｉ
基板３上のｎ+型領域３３の表面をそれらの中心が大体
一致するよう向かい合わせて重ね、実施例１と同様に、
３０ｇ／ｃｍ2程度の重しを載せてアニール炉内にお
き、炉内にＨ2ガスを流しながら温度を６００℃に昇温
して３０分間保持することにより接着する。なお、この
とき、ｐ−ＧａＡｓ基板２ｂとｎ−Ｓｉ基板３のどちら
が上でも構わない。接着後、ｐ−ＧａＡｓ基板２ｂとｎ
−Ｓｉ基板３との隙間にホトレジスト液を流し込み、１
００℃でベーキングして凝固させ、レーザ構造層２９の
側面に保護膜９１を形成することにより、図４の（ａ）
に示した構造となる。
基板３上のｎ+型領域３３の表面をそれらの中心が大体
一致するよう向かい合わせて重ね、実施例１と同様に、
３０ｇ／ｃｍ2程度の重しを載せてアニール炉内にお
き、炉内にＨ2ガスを流しながら温度を６００℃に昇温
して３０分間保持することにより接着する。なお、この
とき、ｐ−ＧａＡｓ基板２ｂとｎ−Ｓｉ基板３のどちら
が上でも構わない。接着後、ｐ−ＧａＡｓ基板２ｂとｎ
−Ｓｉ基板３との隙間にホトレジスト液を流し込み、１
００℃でベーキングして凝固させ、レーザ構造層２９の
側面に保護膜９１を形成することにより、図４の（ａ）
に示した構造となる。
【００４２】その後、ｐ−ＧａＡｓ基板２ｂを硫酸と過
酸化水素の混合溶液でエッチング除去し、ＳｉＯ2膜５
ｃをＨＦ希釈液で除去する。更に、ｐ−ＩｎＧａＰエッ
チングストップ層２１を塩酸でエッチング除去し、側面
保護膜９１をレジスト剥離液で除去する。次いで、ｐ+
−ＧａＡｓ層２２の中心部をエッチング除去し、除去し
た部分にＳｉＯ2とＴｉＯ2薄膜を交互に５層積層した誘
電体反射膜３０を周知の選択成長技術により形成する。
最後に、このレーザ部とその周辺にＳｉＯ2膜８を追加
形成した後、ＳｉＯ2膜８を選択エッチングし、電極９
を形成することにより、図４の（ｂ）に示した構造のＯ
ＥＩＣを得ることができた。このＯＥＩＣにおいて、Ｓ
ｉ基板３上のＦＥＴにより接着した面発光型半導体レー
ザの駆動動作を確認できた。レーザの動作特性は、格子
定数の等しい基板上に作製したものと変わりなく、この
方法によって実用的なＳｉ基板上ＯＥＩＣの作製が可能
であることが示された。本実施例では、Ｓｉ基板３上に
実施例２で述べたようなＧａＰバッファ層を形成せずに
接着を行ったが、接着条件を最適化すればバッファ層が
無くとも問題はなく、勿論バッファ層を形成して接着し
ても良い。また、ＯＥＩＣは本実施例で示した構造に限
るものではないことは言うまでもない。
酸化水素の混合溶液でエッチング除去し、ＳｉＯ2膜５
ｃをＨＦ希釈液で除去する。更に、ｐ−ＩｎＧａＰエッ
チングストップ層２１を塩酸でエッチング除去し、側面
保護膜９１をレジスト剥離液で除去する。次いで、ｐ+
−ＧａＡｓ層２２の中心部をエッチング除去し、除去し
た部分にＳｉＯ2とＴｉＯ2薄膜を交互に５層積層した誘
電体反射膜３０を周知の選択成長技術により形成する。
最後に、このレーザ部とその周辺にＳｉＯ2膜８を追加
形成した後、ＳｉＯ2膜８を選択エッチングし、電極９
を形成することにより、図４の（ｂ）に示した構造のＯ
ＥＩＣを得ることができた。このＯＥＩＣにおいて、Ｓ
ｉ基板３上のＦＥＴにより接着した面発光型半導体レー
ザの駆動動作を確認できた。レーザの動作特性は、格子
定数の等しい基板上に作製したものと変わりなく、この
方法によって実用的なＳｉ基板上ＯＥＩＣの作製が可能
であることが示された。本実施例では、Ｓｉ基板３上に
実施例２で述べたようなＧａＰバッファ層を形成せずに
接着を行ったが、接着条件を最適化すればバッファ層が
無くとも問題はなく、勿論バッファ層を形成して接着し
ても良い。また、ＯＥＩＣは本実施例で示した構造に限
るものではないことは言うまでもない。
【００４３】＜実施例４＞図５及び図６を用いて、本発
明に係る半導体装置及びその製造方法の第４の実施例で
ある別のＯＥＩＣを形成する場合について説明する。図
５の（ａ）〜図６の（ｃ）は、本発明に係る半導体装置
の製造方法を主要製造工程順に示した要部断面構造図で
ある。図５の（ａ）において、参照符号２ｂは結晶面
（１００）のｐ−ＧａＡｓ基板を示し、このｐ−ＧａＡ
ｓ基板２ｂ上に、実施例１と同様に、ＳｉＯ2膜を例え
ば周知のＣＶＤ技術を用いて堆積し、このＳｉＯ2膜を
ホトリソグラフィ技術によりパターニングしてストライ
プ状のＳｉＯ2膜５ｄ１を形成する。このとき、ストラ
イプは［０ -１ １］方向に平行とする。ＳｉＯ2膜５ｄ
1のストライプパターンの幅、及びＳｉＯ2膜５ｄ1に被
覆されていない開口部６ｄ１の幅は、各々２２０μｍ、
３０μｍとする。このＳｉＯ2膜５ｄ1によって覆われて
いない開口部６ｄ１上に、ＭＯＣＶＤ法により、ｎ−Ｉ
ｎＧａＰエッチングストップ層４１（厚さ０．２μ
ｍ）、ｎ+−ＧａＡｓコンタクト層４２（厚さ０．１μ
ｍ）、ｎ−ＧａＡｓチャネル層４３（厚さ０．３μ
ｍ）、アンドープＧａＡｓ層４４（厚さ１．０μｍ）、
ｐ−ＡｌＧａＡｓ層４５（厚さ０．３μｍ）、アンドー
プＧａＡｓ層４６（厚さ１．０μｍ）を順次選択成長す
る。ここで、選択成長したこれらの層４２〜４６は、レ
ーザの駆動回路として機能する電界効果トランジスタ
（ＦＥＴ）構造層４９を構成する。
明に係る半導体装置及びその製造方法の第４の実施例で
ある別のＯＥＩＣを形成する場合について説明する。図
５の（ａ）〜図６の（ｃ）は、本発明に係る半導体装置
の製造方法を主要製造工程順に示した要部断面構造図で
ある。図５の（ａ）において、参照符号２ｂは結晶面
（１００）のｐ−ＧａＡｓ基板を示し、このｐ−ＧａＡ
ｓ基板２ｂ上に、実施例１と同様に、ＳｉＯ2膜を例え
ば周知のＣＶＤ技術を用いて堆積し、このＳｉＯ2膜を
ホトリソグラフィ技術によりパターニングしてストライ
プ状のＳｉＯ2膜５ｄ１を形成する。このとき、ストラ
イプは［０ -１ １］方向に平行とする。ＳｉＯ2膜５ｄ
1のストライプパターンの幅、及びＳｉＯ2膜５ｄ1に被
覆されていない開口部６ｄ１の幅は、各々２２０μｍ、
３０μｍとする。このＳｉＯ2膜５ｄ1によって覆われて
いない開口部６ｄ１上に、ＭＯＣＶＤ法により、ｎ−Ｉ
ｎＧａＰエッチングストップ層４１（厚さ０．２μ
ｍ）、ｎ+−ＧａＡｓコンタクト層４２（厚さ０．１μ
ｍ）、ｎ−ＧａＡｓチャネル層４３（厚さ０．３μ
ｍ）、アンドープＧａＡｓ層４４（厚さ１．０μｍ）、
ｐ−ＡｌＧａＡｓ層４５（厚さ０．３μｍ）、アンドー
プＧａＡｓ層４６（厚さ１．０μｍ）を順次選択成長す
る。ここで、選択成長したこれらの層４２〜４６は、レ
ーザの駆動回路として機能する電界効果トランジスタ
（ＦＥＴ）構造層４９を構成する。
【００４４】一方、ｎ−Ｓｉ基板３を用意し、このｎ−
Ｓｉ基板３上にＭＯＣＶＤ法を用いてｎ−ＧａＰバッフ
ァ層７を成長しておく。この後、ｎ−ＧａＰバッファ層
７の表面とＧａＡｓ層４６の表面を各々硫酸希釈液で洗
浄し、更にＨＦ希釈液で表面処理した後、水洗してスピ
ンナ乾燥する。これらの基板２ｂおよび基板３の洗浄し
た面を異物を介さずに向かい合わせて重ね、実施例１と
同様に３０ｇ／ｃｍ2程度の重しを載せてアニール炉内
におき、６００℃３０分間の加熱保持をすることによっ
て接着する。なお、このとき、ｐ−ＧａＡｓ基板２ｂと
ｎ−Ｓｉ基板３のどちらが上でも構わない。このように
して、ｐ−ＧａＡｓ基板２ｂとｎ−Ｓｉ基板３上のｎ−
ＧａＰ層７とは、図５の（ｂ）に示すように、ｐ−Ｇａ
Ａｓ基板２ｂ上に選択領域結晶成長法により形成した凸
部を構成するＦＥＴ構造層４９の表面を介して部分的に
接着される。接着後、ｎ−ＧａＰバッファ層７とｐ−Ｇ
ａＡｓ基板２ｂの隙間にホトレジスト液を流し込み、１
００℃でベーキングして凝固させ、ＦＥＴ構造層４９の
側面に保護膜９１を形成する。
Ｓｉ基板３上にＭＯＣＶＤ法を用いてｎ−ＧａＰバッフ
ァ層７を成長しておく。この後、ｎ−ＧａＰバッファ層
７の表面とＧａＡｓ層４６の表面を各々硫酸希釈液で洗
浄し、更にＨＦ希釈液で表面処理した後、水洗してスピ
ンナ乾燥する。これらの基板２ｂおよび基板３の洗浄し
た面を異物を介さずに向かい合わせて重ね、実施例１と
同様に３０ｇ／ｃｍ2程度の重しを載せてアニール炉内
におき、６００℃３０分間の加熱保持をすることによっ
て接着する。なお、このとき、ｐ−ＧａＡｓ基板２ｂと
ｎ−Ｓｉ基板３のどちらが上でも構わない。このように
して、ｐ−ＧａＡｓ基板２ｂとｎ−Ｓｉ基板３上のｎ−
ＧａＰ層７とは、図５の（ｂ）に示すように、ｐ−Ｇａ
Ａｓ基板２ｂ上に選択領域結晶成長法により形成した凸
部を構成するＦＥＴ構造層４９の表面を介して部分的に
接着される。接着後、ｎ−ＧａＰバッファ層７とｐ−Ｇ
ａＡｓ基板２ｂの隙間にホトレジスト液を流し込み、１
００℃でベーキングして凝固させ、ＦＥＴ構造層４９の
側面に保護膜９１を形成する。
【００４５】その後、ｐ−ＧａＡｓ基板２ｂを硫酸と過
酸化水素の混合溶液でエッチング除去し、ＳｉＯ2膜５
ｄ１をＨＦ希釈液で除去する。更に、ｐ−ＧａＡｓ基板
２ｂの除去の際にＦＥＴ構造層４９がエッチングされる
のを阻止するために設けたｎ−ＩｎＧａＰエッチングス
トップ層４１を塩酸でエッチング除去し、側面保護膜９
１をレジスト剥離液で除去する。その後、ＳｉＯ2膜を
例えばＣＶＤ法により堆積してホトエッチングすること
により、ＦＥＴ構造層４９および周辺部をＳｉＯ2膜８
でコーティングした図５の（ｃ）に示す構造が得られ
る。
酸化水素の混合溶液でエッチング除去し、ＳｉＯ2膜５
ｄ１をＨＦ希釈液で除去する。更に、ｐ−ＧａＡｓ基板
２ｂの除去の際にＦＥＴ構造層４９がエッチングされる
のを阻止するために設けたｎ−ＩｎＧａＰエッチングス
トップ層４１を塩酸でエッチング除去し、側面保護膜９
１をレジスト剥離液で除去する。その後、ＳｉＯ2膜を
例えばＣＶＤ法により堆積してホトエッチングすること
により、ＦＥＴ構造層４９および周辺部をＳｉＯ2膜８
でコーティングした図５の（ｃ）に示す構造が得られ
る。
【００４６】次に、別に（１００）面のｐ−ＩｎＰ基板
１を用意し、実施例１と同様にしてｐ−ＩｎＰ基板１上
にＳｉＯ2膜をＣＶＤ技術を用いて堆積した後、ホトリ
ソグラフィ技術によりパターニングしてストライプ状の
ＳｉＯ2膜５ｄ２を形成する。このときストライプの方
向は、［０ １ １］方向に平行に形成する。ここで、Ｓ
ｉＯ2膜５ｄ２の幅、及びＳｉＯ2膜５ｄ２に被覆されて
いない開口部６ｄ２の幅は、各々２００μｍ、５０μｍ
とする。このＳｉＯ2膜５ｄ２によって被覆されていな
い開口部６ｄ２上に、ＭＯＣＶＤ法を用いて、ｐ−Ｉｎ
ＧａＡｓエッチングストップ層１１、ｐ−ＩｎＰ層１
３、アンドープＩｎＧａＡｓＰ活性層１４、ｎ−ＩｎＰ
層１５を順次選択成長することにより図６の（ａ）に示
す構造となる。ここで、選択成長した層１３〜１５は、
長波長帯のレーザ構造層１９１を構成する。
１を用意し、実施例１と同様にしてｐ−ＩｎＰ基板１上
にＳｉＯ2膜をＣＶＤ技術を用いて堆積した後、ホトリ
ソグラフィ技術によりパターニングしてストライプ状の
ＳｉＯ2膜５ｄ２を形成する。このときストライプの方
向は、［０ １ １］方向に平行に形成する。ここで、Ｓ
ｉＯ2膜５ｄ２の幅、及びＳｉＯ2膜５ｄ２に被覆されて
いない開口部６ｄ２の幅は、各々２００μｍ、５０μｍ
とする。このＳｉＯ2膜５ｄ２によって被覆されていな
い開口部６ｄ２上に、ＭＯＣＶＤ法を用いて、ｐ−Ｉｎ
ＧａＡｓエッチングストップ層１１、ｐ−ＩｎＰ層１
３、アンドープＩｎＧａＡｓＰ活性層１４、ｎ−ＩｎＰ
層１５を順次選択成長することにより図６の（ａ）に示
す構造となる。ここで、選択成長した層１３〜１５は、
長波長帯のレーザ構造層１９１を構成する。
【００４７】この後、ｎ−Ｓｉ基板３上のｎ−ＧａＰバ
ッファ層７のＳｉＯ2膜８に被覆されていない表面と、
レーザ構造層１９１を構成するｎ−ＩｎＰ層１５の表面
とを各々硫酸と過酸化水素の混合溶液で洗浄し、更にＨ
Ｆ希釈液で表面処理をした後、水洗してスピンナ乾燥す
る。これらの基板１と基板３の洗浄した面を向かい合わ
せて重ね、実施例１と同様に、３０ｇ／ｃｍ2程度の重
しを載せてアニール炉内に置き、６００℃３０分間の加
熱保持をすることによって接着する。このとき、レーザ
構造層１９１のストライプは、先に接着したＦＥＴ構造
層４９のストライプとの間に約３０μｍの間隔が空くよ
うに重ねて接着する。なお、Ｐ−ＩｎＰ基板１とｎ−Ｓ
ｉ基板３のどちらが上でも構わない。接着後、ｎ−Ｇａ
Ｐバッファ層７とｐ−ＩｎＰ基板１の隙間にホトレジス
ト液を流し込み、１００℃でベーキングして凝固させ、
レーザ構造層１９１の側面に保護膜９１を形成すること
によって図６の（ｂ）に示す構造となる。図６の（ｂ）
から分かるように、Ｐ−ＩｎＰ基板１とｎ−Ｓｉ基板３
とは、選択成長で形成したレーザ構造層１９１となる凸
部を介して部分的に接着している。この２回目に接着す
るレーザ構造層１９１およびｐ−ＩｎＧａＡｓエッチン
グストップ層１１からなる凸部は、先にｎ−Ｓｉ基板３
上にバッファ層７を介して接着したＦＥＴ構造部４９の
厚さよりも厚くしておくことは勿論である。この場合、
凸部の厚さはｐ−ＩｎＧａＡｓエッチングストップ層１
１および／またはｎ−ＩｎＰ層１５の成長時の厚さを調
整して、ＦＥＴ構造部４９の厚さよりも厚くなるように
すればよい。
ッファ層７のＳｉＯ2膜８に被覆されていない表面と、
レーザ構造層１９１を構成するｎ−ＩｎＰ層１５の表面
とを各々硫酸と過酸化水素の混合溶液で洗浄し、更にＨ
Ｆ希釈液で表面処理をした後、水洗してスピンナ乾燥す
る。これらの基板１と基板３の洗浄した面を向かい合わ
せて重ね、実施例１と同様に、３０ｇ／ｃｍ2程度の重
しを載せてアニール炉内に置き、６００℃３０分間の加
熱保持をすることによって接着する。このとき、レーザ
構造層１９１のストライプは、先に接着したＦＥＴ構造
層４９のストライプとの間に約３０μｍの間隔が空くよ
うに重ねて接着する。なお、Ｐ−ＩｎＰ基板１とｎ−Ｓ
ｉ基板３のどちらが上でも構わない。接着後、ｎ−Ｇａ
Ｐバッファ層７とｐ−ＩｎＰ基板１の隙間にホトレジス
ト液を流し込み、１００℃でベーキングして凝固させ、
レーザ構造層１９１の側面に保護膜９１を形成すること
によって図６の（ｂ）に示す構造となる。図６の（ｂ）
から分かるように、Ｐ−ＩｎＰ基板１とｎ−Ｓｉ基板３
とは、選択成長で形成したレーザ構造層１９１となる凸
部を介して部分的に接着している。この２回目に接着す
るレーザ構造層１９１およびｐ−ＩｎＧａＡｓエッチン
グストップ層１１からなる凸部は、先にｎ−Ｓｉ基板３
上にバッファ層７を介して接着したＦＥＴ構造部４９の
厚さよりも厚くしておくことは勿論である。この場合、
凸部の厚さはｐ−ＩｎＧａＡｓエッチングストップ層１
１および／またはｎ−ＩｎＰ層１５の成長時の厚さを調
整して、ＦＥＴ構造部４９の厚さよりも厚くなるように
すればよい。
【００４８】次に、ｐ−ＩｎＰ基板１を塩酸でエッチン
グ除去し、ＳｉＯ2マスク５ｄ２をＨＦ希釈液で除去す
る。更に、ｐ−ＩｎＰ基板１を除去する際にレーザ構造
層１９１がエッチングされるのを阻止するために設けた
ｐ−ＩｎＧａＡｓエッチングストップ層１１を硫酸と過
酸化水素の混合溶液でエッチング除去した後、側面保護
膜９１をレジスト剥離液で除去する。その後、通常の半
導体レーザ作製プロセスを用いてエッチングによって図
６の（ｃ）のようなメサ形状を形成し、側面を半絶縁性
ＩｎＰ層１６とｎ−ＩｎＰ層１７で埋め込む。更にｐ−
ＩｎＰ層１３ａ、ｐ+−ＩｎＧａＡｓＰ層１２を成長す
る。これによりＢＨ構造(Buried Hetero-structure)の
レーザが形成される。その後、ＳｉＯ2膜８を追加形成
し、ＦＥＴ部にコーティングしたＳｉＯ2膜８をホトエ
ッチングし、このＳｉＯ2膜８をマスクにｎ+−ＧａＡｓ
コンタクト層４２およびｎ−ＧａＡｓチャネル層４３を
図６の（ｃ）に示すようにエッチングし、さらにレーザ
構造部１９１上のＳｉＯ2膜８をホトエッチングした
後、電極９および、配線９’を形成することによってＯ
ＥＩＣを作製した。
グ除去し、ＳｉＯ2マスク５ｄ２をＨＦ希釈液で除去す
る。更に、ｐ−ＩｎＰ基板１を除去する際にレーザ構造
層１９１がエッチングされるのを阻止するために設けた
ｐ−ＩｎＧａＡｓエッチングストップ層１１を硫酸と過
酸化水素の混合溶液でエッチング除去した後、側面保護
膜９１をレジスト剥離液で除去する。その後、通常の半
導体レーザ作製プロセスを用いてエッチングによって図
６の（ｃ）のようなメサ形状を形成し、側面を半絶縁性
ＩｎＰ層１６とｎ−ＩｎＰ層１７で埋め込む。更にｐ−
ＩｎＰ層１３ａ、ｐ+−ＩｎＧａＡｓＰ層１２を成長す
る。これによりＢＨ構造(Buried Hetero-structure)の
レーザが形成される。その後、ＳｉＯ2膜８を追加形成
し、ＦＥＴ部にコーティングしたＳｉＯ2膜８をホトエ
ッチングし、このＳｉＯ2膜８をマスクにｎ+−ＧａＡｓ
コンタクト層４２およびｎ−ＧａＡｓチャネル層４３を
図６の（ｃ）に示すようにエッチングし、さらにレーザ
構造部１９１上のＳｉＯ2膜８をホトエッチングした
後、電極９および、配線９’を形成することによってＯ
ＥＩＣを作製した。
【００４９】本実施例では、接着を２回行うことによっ
て、一つのｎ−Ｓｉ基板３上にＦＥＴおよび半導体レー
ザと言った複数種類のデバイスを集積した。作製したＯ
ＥＩＣにおいて、Ｓｉ基板３上に接着したＦＥＴによ
り、同じく接着したＢＨ構造の半導体レーザの駆動動作
を確認できた。レーザの動作特性は、それぞれの格子定
数と等しい基板上に作製したものと変わりなかった。こ
のように、接着を複数回行うことでデバイスの集積度が
高まり、集積の自由度も高められる。当然であるが、接
着するデバイスの種類、接着回数、及び作製する集積回
路の種類は本実施例に限るものではない。また、複数回
の接着を行う場合は、接着される側の基板の凸部より
も、エッチング除去される基板側に設けた凸部を厚く選
択成長しておくことは言うまでもない。
て、一つのｎ−Ｓｉ基板３上にＦＥＴおよび半導体レー
ザと言った複数種類のデバイスを集積した。作製したＯ
ＥＩＣにおいて、Ｓｉ基板３上に接着したＦＥＴによ
り、同じく接着したＢＨ構造の半導体レーザの駆動動作
を確認できた。レーザの動作特性は、それぞれの格子定
数と等しい基板上に作製したものと変わりなかった。こ
のように、接着を複数回行うことでデバイスの集積度が
高まり、集積の自由度も高められる。当然であるが、接
着するデバイスの種類、接着回数、及び作製する集積回
路の種類は本実施例に限るものではない。また、複数回
の接着を行う場合は、接着される側の基板の凸部より
も、エッチング除去される基板側に設けた凸部を厚く選
択成長しておくことは言うまでもない。
【００５０】＜実施例５＞図７を用いて、本発明に係る
半導体装置及びその製造方法の第５の実施例を説明す
る。図７の（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法を主要工程順に示した要部断面構造図であ
る。図７の（ａ）において、参照符号１ｂは（１００）
面のｎ−ＩｎＰ基板を示し、このｎ−ＩｎＰ基板１ｂ上
にＳｉＯ2膜を例えば周知のＣＶＤ技術を用いて堆積
後、ＳｉＯ2膜をホトリソグラフィ技術によりパターニ
ングして円形の開口部６ｅを有するＳｉＯ2膜５ｅを形
成する。本実施例では、一例としてＳｉＯ2膜５ｅに被
覆されない開口部６ｅは、直径４０μｍの円形で、各円
の中心の間隔は３００μｍとする。ＳｉＯ2膜５ｅをマ
スクにして、開口部６ｅを塩酸と燐酸の混合液により約
０．１μｍエッチングする。このエッチング処理を行う
ことにより、この後の工程で選択成長する半導体層の表
面に突起成長が起こるのを抑え平坦な表面を得ることが
できる。
半導体装置及びその製造方法の第５の実施例を説明す
る。図７の（ａ）乃至（ｃ）は、本発明に係る半導体装
置の製造方法を主要工程順に示した要部断面構造図であ
る。図７の（ａ）において、参照符号１ｂは（１００）
面のｎ−ＩｎＰ基板を示し、このｎ−ＩｎＰ基板１ｂ上
にＳｉＯ2膜を例えば周知のＣＶＤ技術を用いて堆積
後、ＳｉＯ2膜をホトリソグラフィ技術によりパターニ
ングして円形の開口部６ｅを有するＳｉＯ2膜５ｅを形
成する。本実施例では、一例としてＳｉＯ2膜５ｅに被
覆されない開口部６ｅは、直径４０μｍの円形で、各円
の中心の間隔は３００μｍとする。ＳｉＯ2膜５ｅをマ
スクにして、開口部６ｅを塩酸と燐酸の混合液により約
０．１μｍエッチングする。このエッチング処理を行う
ことにより、この後の工程で選択成長する半導体層の表
面に突起成長が起こるのを抑え平坦な表面を得ることが
できる。
【００５１】次に、ＳｉＯ2膜５ｅにより覆われていな
い開口部６ｅ上にＭＯＣＶＤ法を用いて、ｎ−ＩｎＧａ
ＡｓＰコンタクト層５１（厚さ１μｍ）、ｎ−ＩｎＰク
ラッド層５２（厚さ１μｍ）、ｎ−ＩｎＧａＡｓ吸収層
５３（厚さ２．２μｍ）、ｎ−ＩｎＰバッファ層５４
（厚さ２μｍ）を順次選択成長する。これらの成長層
は、開口部６ｅ上にのみ成長してＳｉＯ2膜５ｅ上には
成長しないので、直径４０μｍの円柱状に選択的に成長
してｎ−ＩｎＰ基板１ｂ上で凸部を構成する。この後、
周知の側壁絶縁膜形成技術を用いてこの凸部の側面にＳ
ｉＯ2保護膜９２を形成することにより、図７の（ａ）
に示した構造となる。
い開口部６ｅ上にＭＯＣＶＤ法を用いて、ｎ−ＩｎＧａ
ＡｓＰコンタクト層５１（厚さ１μｍ）、ｎ−ＩｎＰク
ラッド層５２（厚さ１μｍ）、ｎ−ＩｎＧａＡｓ吸収層
５３（厚さ２．２μｍ）、ｎ−ＩｎＰバッファ層５４
（厚さ２μｍ）を順次選択成長する。これらの成長層
は、開口部６ｅ上にのみ成長してＳｉＯ2膜５ｅ上には
成長しないので、直径４０μｍの円柱状に選択的に成長
してｎ−ＩｎＰ基板１ｂ上で凸部を構成する。この後、
周知の側壁絶縁膜形成技術を用いてこの凸部の側面にＳ
ｉＯ2保護膜９２を形成することにより、図７の（ａ）
に示した構造となる。
【００５２】一方、別に面方位（１００）のｎ−Ｓｉ基
板３を用意し、このｎ−Ｓｉ基板３上にＭＯＣＶＤ法に
よりｎ−ＧａＰバッファ層７を臨界膜厚以下（例えば、
３０ｎｍ）の厚さだけ形成する。この後、ｎ−Ｓｉ基板
３上のｎ−ＧａＰバッファ層７の表面とｎ−ＩｎＰ基板
１ｂ上の凸部表面のｎ−ＩｎＰバッファ層５４の表面と
を各々硫酸と過酸化水素の混合溶液を用いて洗浄し、表
面の汚染不純物を除去する。更に、ＨＦ希釈液で表面を
処理した後、水洗してスピンナ乾燥する。これらの基板
１ｂおよび基板３の洗浄した面を異物を介さずに向かい
合わせて重ね、実施例１と同様に、３０ｇ／ｃｍ2程度
の重しを載せてアニール炉内に置き、炉内にＨ2ガスを
流しながら温度を６００℃に昇温して３０分間保持する
ことにより、図７の（ｂ）に示すように基板同志が選択
領域結晶成長法で形成した凸部を介して部分的に接着さ
れる。なお、このとき、ｎ−ＩｎＰ基板１ｂおよびｎ−
Ｓｉ基板３のどちらが上でも構わない。
板３を用意し、このｎ−Ｓｉ基板３上にＭＯＣＶＤ法に
よりｎ−ＧａＰバッファ層７を臨界膜厚以下（例えば、
３０ｎｍ）の厚さだけ形成する。この後、ｎ−Ｓｉ基板
３上のｎ−ＧａＰバッファ層７の表面とｎ−ＩｎＰ基板
１ｂ上の凸部表面のｎ−ＩｎＰバッファ層５４の表面と
を各々硫酸と過酸化水素の混合溶液を用いて洗浄し、表
面の汚染不純物を除去する。更に、ＨＦ希釈液で表面を
処理した後、水洗してスピンナ乾燥する。これらの基板
１ｂおよび基板３の洗浄した面を異物を介さずに向かい
合わせて重ね、実施例１と同様に、３０ｇ／ｃｍ2程度
の重しを載せてアニール炉内に置き、炉内にＨ2ガスを
流しながら温度を６００℃に昇温して３０分間保持する
ことにより、図７の（ｂ）に示すように基板同志が選択
領域結晶成長法で形成した凸部を介して部分的に接着さ
れる。なお、このとき、ｎ−ＩｎＰ基板１ｂおよびｎ−
Ｓｉ基板３のどちらが上でも構わない。
【００５３】その後、ｎ−ＩｎＰ基板１ｂを塩酸でエッ
チング除去し、続いてＳｉＯ2膜５ｅおよび側壁保護膜
９２をＨＦ希釈液で除去する。なお、ｎ−ＩｎＧａＡｓ
Ｐコンタクト層５１は、ｎ−ＩｎＰ基板１ｂを塩酸でエ
ッチング除去する際のエッチングストップ層としても機
能する。次いで、ｎ−ＧａＰバッファ層７の表面、凸部
のｎ−ＩｎＧａＡｓＰコンタクト層５１の表面および側
面にＳｉＯ2膜５’を形成し、周知のホトリソグラフィ
技術によりｎ−ＩｎＧａＡｓＰ層５１の中心から半径１
５μｍのＳｉＯ2膜５’を除いたパターンを形成する。
このＳｉＯ2膜５’は拡散マスクとして作用する。露出
したｎ−ＩｎＧａＡｓＰ層５１の表面から不純物Ｚｎを
固体ソースを使った熱拡散によって拡散し、ｐ+拡散層
５５を形成する。この後、ＳｉＯ2膜５’をＨＦ希釈液
で除去する。これにより、化合物半導体で構成される受
光波長１．３μｍ帯の面型受光素子を、図７の（ｃ）に
示すように、Ｓｉ基板３上に作製することができる。
チング除去し、続いてＳｉＯ2膜５ｅおよび側壁保護膜
９２をＨＦ希釈液で除去する。なお、ｎ−ＩｎＧａＡｓ
Ｐコンタクト層５１は、ｎ−ＩｎＰ基板１ｂを塩酸でエ
ッチング除去する際のエッチングストップ層としても機
能する。次いで、ｎ−ＧａＰバッファ層７の表面、凸部
のｎ−ＩｎＧａＡｓＰコンタクト層５１の表面および側
面にＳｉＯ2膜５’を形成し、周知のホトリソグラフィ
技術によりｎ−ＩｎＧａＡｓＰ層５１の中心から半径１
５μｍのＳｉＯ2膜５’を除いたパターンを形成する。
このＳｉＯ2膜５’は拡散マスクとして作用する。露出
したｎ−ＩｎＧａＡｓＰ層５１の表面から不純物Ｚｎを
固体ソースを使った熱拡散によって拡散し、ｐ+拡散層
５５を形成する。この後、ＳｉＯ2膜５’をＨＦ希釈液
で除去する。これにより、化合物半導体で構成される受
光波長１．３μｍ帯の面型受光素子を、図７の（ｃ）に
示すように、Ｓｉ基板３上に作製することができる。
【００５４】このように、本実施例においても、直径４
０μｍの円柱状の凸部という小さな面積を介して異種半
導体基板同志を接着しているために、広い面積で基板同
志を接着する従来の方法に比べて、接着界面で発生する
ミスフィット転位が低減し、素子の信頼性及び歩留まり
の向上を図ることができた。
０μｍの円柱状の凸部という小さな面積を介して異種半
導体基板同志を接着しているために、広い面積で基板同
志を接着する従来の方法に比べて、接着界面で発生する
ミスフィット転位が低減し、素子の信頼性及び歩留まり
の向上を図ることができた。
【００５５】なお、円形開口部６ｅの直径を４０μｍと
したが、この値は作製するデバイスの種類及び設計に依
存し、この値に限るものではない。また、その間隔につ
いても３００μｍに限る必要は無いが、ＳｉＯ2膜５ｅ
の面積Ｓ1に対する開口部６ｅの面積Ｓ2の比Ｓ2／Ｓ1が
大きいと転位密度の低減効果が小さくなるので、この比
を１以下とすることが好ましい。
したが、この値は作製するデバイスの種類及び設計に依
存し、この値に限るものではない。また、その間隔につ
いても３００μｍに限る必要は無いが、ＳｉＯ2膜５ｅ
の面積Ｓ1に対する開口部６ｅの面積Ｓ2の比Ｓ2／Ｓ1が
大きいと転位密度の低減効果が小さくなるので、この比
を１以下とすることが好ましい。
【００５６】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
【００５７】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、異種半導体同志の接着を行なう際に、少
なくとも一方の基板に選択成長により形成した結晶性の
良好な凸部を介して接着するため、接着面積が減少して
熱歪の応力が低減すると共に結晶性もエッチングによっ
て損なわれない結果、接着界面でのミスフィット転位の
発生が低減されて結晶の劣化が抑えられる。このため、
この接着した構造を用いてデバイスを作製した場合、デ
バイス特性が転位によって劣化することがなく、信頼性
が著しく向上する。すなわち、本発明により接着された
半導体基体を用いてデバイスを作製した場合、接着界面
で発生する転位の量は低減され、且つ、これらの転位は
伝播し難い９０°転位であるため、デバイスの作製プロ
セス中の高温過程を経る際やデバイスを高温動作等の過
酷な条件下で動作する際に、デバイス中に転位が伝播す
ることがなくなり、高い信頼性を持ったデバイスを得る
ことができる。
発明によれば、異種半導体同志の接着を行なう際に、少
なくとも一方の基板に選択成長により形成した結晶性の
良好な凸部を介して接着するため、接着面積が減少して
熱歪の応力が低減すると共に結晶性もエッチングによっ
て損なわれない結果、接着界面でのミスフィット転位の
発生が低減されて結晶の劣化が抑えられる。このため、
この接着した構造を用いてデバイスを作製した場合、デ
バイス特性が転位によって劣化することがなく、信頼性
が著しく向上する。すなわち、本発明により接着された
半導体基体を用いてデバイスを作製した場合、接着界面
で発生する転位の量は低減され、且つ、これらの転位は
伝播し難い９０°転位であるため、デバイスの作製プロ
セス中の高温過程を経る際やデバイスを高温動作等の過
酷な条件下で動作する際に、デバイス中に転位が伝播す
ることがなくなり、高い信頼性を持ったデバイスを得る
ことができる。
【００５８】また、本発明に係る選択成長した凸部を介
して基板同志を接着する方法は、種々の組合せの異種基
板同志の接着にも適用が可能であり、更に接着を複数回
繰り返せば、３種類以上の異種半導体素子を素子特性を
損なうこと無く信頼性良く同一基板上に集積一体化する
ことができる。
して基板同志を接着する方法は、種々の組合せの異種基
板同志の接着にも適用が可能であり、更に接着を複数回
繰り返せば、３種類以上の異種半導体素子を素子特性を
損なうこと無く信頼性良く同一基板上に集積一体化する
ことができる。
【００５９】更に、格子定数の異なる半導体基板上に半
導体レーザ素子を形成する場合、本発明によれば、先ず
同種基板上に半導体レーザ素子を形成し、その際に領域
選択成長により予め半導体レーザ素子の垂直な側面を規
定してから異種基板同志を接着し、その後劈開により共
振器端面を形成しているため、同種基板上全面に成長形
成したレーザ構造層に対して高精度のエッチング制御を
行い垂直な共振器端面を形成してから異種基板を接着す
る従来の方法と比べて、半導体レーザ素子作製が簡便に
なる効果を奏する。
導体レーザ素子を形成する場合、本発明によれば、先ず
同種基板上に半導体レーザ素子を形成し、その際に領域
選択成長により予め半導体レーザ素子の垂直な側面を規
定してから異種基板同志を接着し、その後劈開により共
振器端面を形成しているため、同種基板上全面に成長形
成したレーザ構造層に対して高精度のエッチング制御を
行い垂直な共振器端面を形成してから異種基板を接着す
る従来の方法と比べて、半導体レーザ素子作製が簡便に
なる効果を奏する。
【図１】本発明に係る半導体装置の第１の実施例の製造
方法を主要工程順に示す断面図である。
方法を主要工程順に示す断面図である。
【図２】本発明に係る半導体装置の第２の実施例の製造
方法を主要工程順に示す断面図である。
方法を主要工程順に示す断面図である。
【図３】本発明に係る半導体装置の第３の実施例の製造
方法を主要工程順に示す断面図である。
方法を主要工程順に示す断面図である。
【図４】本発明に係る半導体装置の第３の実施例の製造
方法を主要工程順に示す断面図であり、図３の次の工程
を示す図である。
方法を主要工程順に示す断面図であり、図３の次の工程
を示す図である。
【図５】本発明に係る半導体装置の第４の実施例の製造
方法を主要工程順に示す断面図である。
方法を主要工程順に示す断面図である。
【図６】本発明に係る半導体装置の第４の実施例の製造
方法を主要工程順に示す断面図であり、図５の次の工程
を示す図である。
方法を主要工程順に示す断面図であり、図５の次の工程
を示す図である。
【図７】本発明に係る半導体装置の第５の実施例の製造
方法を主要工程順に示す断面図である。
方法を主要工程順に示す断面図である。
【図８】従来の半導体装置の製造方法を主要工程順に示
す断面図である。
す断面図である。
１ …ｐ−ＩｎＰ基板 ２ａ…ｎ−ＧａＡｓ基板 ２ｂ…ｐ−ＧａＡｓ基板 ３ …ｎ−Ｓｉ基板 ５’，５ａ，５ｂ，５ｃ，５ｄ１，５ｄ２，５ｅ…Ｓｉ
Ｏ2膜 ６ａ，６ｂ，６ｃ，６ｄ１，６ｄ２，６ｅ…開口部 ７ …ｎ−ＧａＰ層 ８ …ＳｉＯ2膜 ９ …電極 ９’…配線 １１…ｐ−ＩｎＧａＡｓエッチングストップ層 １２…ｐ+−ＩｎＧａＡｓＰ層 １３，１３ａ…ｐ−ＩｎＰ層 １４…アンドープＩｎＧａＡｓＰ活性層 １５，１７…ｎ−ＩｎＰ層 １６…半絶縁性ＩｎＰ層 １９，１９１…レーザ構造層 ２１…ｐ−ＩｎＧａＰエッチングストップ層 ２２…ｐ+−ＧａＡｓコンタクト層 ２３…ｐ−ＩｎＧａＰクラッド層 ２４，２６…アンドープＧａＡｓ層 ２５…アンドープＩｎＧａＡｓ活性層 ２７…ｎ−ＩｎＧａＰクラッド層 ２８…多層反射膜 ２９…面発光型レーザ構造層 ３０…誘電体反射膜 ３１…ｐ型領域 ３２，３３，３４…ｎ+型領域 ４１…ｎ−ＩｎＧａＰエッチングストップ層 ４２…ｎ+−ＧａＡｓコンタクト層 ４３…ｎ−ＧａＡｓチャネル層 ４４，４６…アンドープＧａＡｓ層 ４５…ｐ−ＡｌＧａＡｓ層 ４９…ＦＥＴ構造層 ５５…ｐ+拡散層 ９１…ホトレジスト側面保護膜 ９２…ＳｉＯ2側面保護膜
Ｏ2膜 ６ａ，６ｂ，６ｃ，６ｄ１，６ｄ２，６ｅ…開口部 ７ …ｎ−ＧａＰ層 ８ …ＳｉＯ2膜 ９ …電極 ９’…配線 １１…ｐ−ＩｎＧａＡｓエッチングストップ層 １２…ｐ+−ＩｎＧａＡｓＰ層 １３，１３ａ…ｐ−ＩｎＰ層 １４…アンドープＩｎＧａＡｓＰ活性層 １５，１７…ｎ−ＩｎＰ層 １６…半絶縁性ＩｎＰ層 １９，１９１…レーザ構造層 ２１…ｐ−ＩｎＧａＰエッチングストップ層 ２２…ｐ+−ＧａＡｓコンタクト層 ２３…ｐ−ＩｎＧａＰクラッド層 ２４，２６…アンドープＧａＡｓ層 ２５…アンドープＩｎＧａＡｓ活性層 ２７…ｎ−ＩｎＧａＰクラッド層 ２８…多層反射膜 ２９…面発光型レーザ構造層 ３０…誘電体反射膜 ３１…ｐ型領域 ３２，３３，３４…ｎ+型領域 ４１…ｎ−ＩｎＧａＰエッチングストップ層 ４２…ｎ+−ＧａＡｓコンタクト層 ４３…ｎ−ＧａＡｓチャネル層 ４４，４６…アンドープＧａＡｓ層 ４５…ｐ−ＡｌＧａＡｓ層 ４９…ＦＥＴ構造層 ５５…ｐ+拡散層 ９１…ホトレジスト側面保護膜 ９２…ＳｉＯ2側面保護膜
Claims (15)
- 【請求項１】第１の格子定数を有する第１の半導体基体
と、第２の格子定数を有する第２の半導体基体とを接着
してなる半導体装置において、第１の半導体基体は選択
領域結晶成長法によって形成された凸部を有し、この凸
部を介して第１の半導体基体と第２の半導体基体とが接
着されて構成されることを特徴とする半導体装置。 - 【請求項２】第１の格子定数を有する第１の半導体基体
と、第２の格子定数を有する第２の半導体基体とを接着
してなる半導体装置において、第１の半導体基体は選択
領域結晶成長法によって形成された凸部を有し、この凸
部を介して第１の半導体基体と第２の半導体基体とを接
着後に第１の半導体基体を除去することにより残された
前記凸部と、第２の半導体基体とが一体化されてなるこ
とを特徴とする半導体装置。 - 【請求項３】前記凸部の側面は、保護膜によって被覆さ
れてなる請求項１または請求項２に記載の半導体装置。 - 【請求項４】前記第１の半導体基体は、III−Ｖ族化合
物からなる半導体基体である請求項１乃至請求項３のい
ずれか一に記載の半導体装置。 - 【請求項５】前記第２の半導体基体は、シリコンからな
る半導体基体である請求項１乃至請求項４のいずれか一
に記載の半導体装置。 - 【請求項６】前記保護膜は、有機高分子化合物からなる
請求項３乃至請求項５のいずれか一に記載の半導体装
置。 - 【請求項７】前記保護膜は、シリコン化合物からなる請
求項３乃至請求項５のいずれか一に記載の半導体装置。 - 【請求項８】前記凸部に光素子を形成してなる請求項１
乃至請求項７のいずれか一に記載の半導体装置。 - 【請求項９】前記光素子は面型の発光又は受光素子であ
る請求項８に記載の半導体装置。 - 【請求項１０】第１の格子定数を有する第１の半導体基
体の表面上にマスク層を形成する工程と、第１の半導体
基体上のマスク層に被覆されていない部分に選択領域結
晶成長法を用いて第３の半導体層を選択的に形成する工
程と、第２の格子定数を有する第２の半導体基体の表面
と第３の半導体層の表面とを密着し加熱保持して接着す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１１】第１の格子定数を有する第１の半導体基
体の表面上にマスク層を形成する工程と、第１の半導体
基体上のマスク層に被覆されていない部分に選択領域結
晶成長法を用いて第３の半導体層を選択的に形成する工
程と、第２の格子定数を有する第２の半導体基体の表面
と第３の半導体層の表面とを密着し加熱保持して接着す
る工程と、第３の半導体層の側面に保護膜を形成する工
程と、第１の半導体基体を選択的に除去する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項１２】前記保護膜は、有機高分子化合物または
シリコン化合物からなる請求項１１に記載の半導体装置
の製造方法。 - 【請求項１３】前記第１の半導体基体は、III−Ｖ族化
合物からなる半導体基体である請求項１０乃至請求項１
２のいずれか一に記載の半導体装置の製造方法。 - 【請求項１４】前記第２の半導体基体は、シリコンから
なる半導体基体である請求項１０乃至請求項１３のいず
れか一に記載の半導体装置の製造方法。 - 【請求項１５】前記第３の半導体層は、所定の半導体層
を順次積層した量子井戸構造を含む半導層である請求項
１０乃至請求項１４のいずれか一に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07030594A JP3474917B2 (ja) | 1994-04-08 | 1994-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07030594A JP3474917B2 (ja) | 1994-04-08 | 1994-04-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283487A true JPH07283487A (ja) | 1995-10-27 |
| JP3474917B2 JP3474917B2 (ja) | 2003-12-08 |
Family
ID=13427624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07030594A Expired - Lifetime JP3474917B2 (ja) | 1994-04-08 | 1994-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474917B2 (ja) |
Cited By (10)
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