JP3406376B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体がＳｉ基
板上に配置された構造を有する化合物半導体装置、その
製造方法及びそのような構造を有する半導体装置に関す
る。
板上に配置された構造を有する化合物半導体装置、その
製造方法及びそのような構造を有する半導体装置に関す
る。
【０００２】
【従来の技術】Ｓｉ半導体技術は、トランジスタからＩ
Ｃ（集積回路）、ＶＬＳＩ（超大規模集積回路）へと発
展してきており、今後も集積規模の増大は続いて行くと
思われる。近年、集積規模の増大に伴い動作速度が電気
信号の配線遅延により制限されることが危惧され始め
た。その対策として、光による信号接続が注目されてい
る。これを実現するための重要な基盤技術は、Ｓｉと化
合物半導体の一体形成技術である。
Ｃ（集積回路）、ＶＬＳＩ（超大規模集積回路）へと発
展してきており、今後も集積規模の増大は続いて行くと
思われる。近年、集積規模の増大に伴い動作速度が電気
信号の配線遅延により制限されることが危惧され始め
た。その対策として、光による信号接続が注目されてい
る。これを実現するための重要な基盤技術は、Ｓｉと化
合物半導体の一体形成技術である。
【０００３】従来、Ｓｉ基板上に化合物半導体を一体形
成する手段としては、主に次の２つの手段が検討されて
きた。１つは、例えば、マテリアル リサーチ ソサイ
ティプロシーディング １１６巻（マテリアル リサー
チ ソサイティ ピッツバーグ １９８８年）（Ｍａｔ
ｅｒ． Ｒｅｓ． Ｓｏｃ． Ｐｒｏ． Ｖｏｌ．１１
６（Ｍａｔｅｒ． Ｒｅｓ． Ｓｏｃ．， Ｐｉｔｔｓ
ｂｕｒｇｈ， １９８８））に記載のＳｉ基板上にＧａ
ＡｓやＩｎＰ等の化合物半導体をエピタキシャル成長さ
せるいわゆるスーパヘテロエピタキシァル法である。も
う１つは、アプライド フィジックス レターズ ６２
巻、１０３８〜１０４０頁（１９９３）（Ａｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．６２，ｐｐ．１０３８〜１
０４０（１９９３））に記載のＧａＡｓやＩｎＰ等の化
合物半導体を熱処理により単結晶のＳｉ基板上に張り合
わせる直接接合法である。
成する手段としては、主に次の２つの手段が検討されて
きた。１つは、例えば、マテリアル リサーチ ソサイ
ティプロシーディング １１６巻（マテリアル リサー
チ ソサイティ ピッツバーグ １９８８年）（Ｍａｔ
ｅｒ． Ｒｅｓ． Ｓｏｃ． Ｐｒｏ． Ｖｏｌ．１１
６（Ｍａｔｅｒ． Ｒｅｓ． Ｓｏｃ．， Ｐｉｔｔｓ
ｂｕｒｇｈ， １９８８））に記載のＳｉ基板上にＧａ
ＡｓやＩｎＰ等の化合物半導体をエピタキシャル成長さ
せるいわゆるスーパヘテロエピタキシァル法である。も
う１つは、アプライド フィジックス レターズ ６２
巻、１０３８〜１０４０頁（１９９３）（Ａｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．６２，ｐｐ．１０３８〜１
０４０（１９９３））に記載のＧａＡｓやＩｎＰ等の化
合物半導体を熱処理により単結晶のＳｉ基板上に張り合
わせる直接接合法である。
【０００４】また、Ｓｉ基板に格子整合が可能な新材料
として、窒素をＶ族元素として少なくとも含むIII−Ｖ
族混晶半導体が報告され、この窒素系III−Ｖ族混晶半
導体をＳｉ基板上にエピタキシャル成長させる方法が提
案されいる（特開平１−２１１９１２）。
として、窒素をＶ族元素として少なくとも含むIII−Ｖ
族混晶半導体が報告され、この窒素系III−Ｖ族混晶半
導体をＳｉ基板上にエピタキシャル成長させる方法が提
案されいる（特開平１−２１１９１２）。
【０００５】一方、化合物半導体基板は、Ｓｉ等の半導
体基板に比べて高価であり、そのため、上記と同様な方
法で、Ｓｉ等の安価な基板上に化合物半導体素子を形成
することも検討されている。
体基板に比べて高価であり、そのため、上記と同様な方
法で、Ｓｉ等の安価な基板上に化合物半導体素子を形成
することも検討されている。
【０００６】
【発明が解決しようとする課題】上記従来のスーパヘテ
ロエピタキシァル法と直接接合法は、単結晶のＳｉ基板
上に格子定数の異なる化合物半導体をそれぞれエピタキ
シャル成長又は張り合わせにより一体形成する手法なの
で格子不整合が生じ、Ｓｉと化合物半導体の界面付近の
結晶にミスフィット転位が必然的に発生し、エピタキシ
ャル成長又は張り合わせの高温過程後の冷却過程で、シ
リコンと化合物半導体の熱膨張係数の違いから熱歪が生
じ、発生したミスフィット転位が移動、増殖するという
問題があった。さらに、Ｓｉ基板上に作製された化合物
半導体素子の動作時にも結晶欠陥が移動、増殖するので
素子の信頼性が低いという問題があった。このため、Ｓ
ｉ基板上に化合物半導体素子を設けた構造の化合物半導
体装置や、シリコン素子と化合物半導体素子のモノリシ
ックに集積した光電子集積回路（ＯＥＩＣ）は未だ実用
化されていない。
ロエピタキシァル法と直接接合法は、単結晶のＳｉ基板
上に格子定数の異なる化合物半導体をそれぞれエピタキ
シャル成長又は張り合わせにより一体形成する手法なの
で格子不整合が生じ、Ｓｉと化合物半導体の界面付近の
結晶にミスフィット転位が必然的に発生し、エピタキシ
ャル成長又は張り合わせの高温過程後の冷却過程で、シ
リコンと化合物半導体の熱膨張係数の違いから熱歪が生
じ、発生したミスフィット転位が移動、増殖するという
問題があった。さらに、Ｓｉ基板上に作製された化合物
半導体素子の動作時にも結晶欠陥が移動、増殖するので
素子の信頼性が低いという問題があった。このため、Ｓ
ｉ基板上に化合物半導体素子を設けた構造の化合物半導
体装置や、シリコン素子と化合物半導体素子のモノリシ
ックに集積した光電子集積回路（ＯＥＩＣ）は未だ実用
化されていない。
【０００７】また、上記従来の窒素系III−Ｖ族混晶半
導体は、混晶組成を選ぶことでＳｉ基板と格子整合が可
能となり、ミスフィット転位を発生させないようにでき
るので高品質な結晶が得られると期待されるが、非極性
結晶のＳｉの上に有極性結晶である窒素系III−Ｖ族混
晶半導体をエピタキシャル成長させると、アンチフェイ
ズバンダリーという別の結晶欠陥が発生してしまうとい
う問題があった。
導体は、混晶組成を選ぶことでＳｉ基板と格子整合が可
能となり、ミスフィット転位を発生させないようにでき
るので高品質な結晶が得られると期待されるが、非極性
結晶のＳｉの上に有極性結晶である窒素系III−Ｖ族混
晶半導体をエピタキシャル成長させると、アンチフェイ
ズバンダリーという別の結晶欠陥が発生してしまうとい
う問題があった。
【０００８】すなわち、Ｓｉ基板上にIII−Ｖ族半導体
をエピタキシャル成長させると、III族原子−Ｖ族原子
−III族原子−Ｖ族原子と並ぶ領域とＶ族原子−III族原
子−Ｖ族原子−III族原子と並ぶ領域（ドメイン）がで
きてしまい、これらのドメインがぶつかった境界（バン
ダリー）ではIII族原子−III族原子又はＶ族原子−Ｖ族
原子と並ぶ部分が生じてしまう。III−Ｖ族半導体はIII
族原子とＶ族原子が交互に並ぶことで初めて半導体とな
っているので、III族原子−III族原子又はＶ族原子−Ｖ
族原子と並ぶ部分、つまり原子の並び方（フェイズ）が
狂った部分は、結晶欠陥となりアンチフェイズバンダリ
ーと呼ばれる。
をエピタキシャル成長させると、III族原子−Ｖ族原子
−III族原子−Ｖ族原子と並ぶ領域とＶ族原子−III族原
子−Ｖ族原子−III族原子と並ぶ領域（ドメイン）がで
きてしまい、これらのドメインがぶつかった境界（バン
ダリー）ではIII族原子−III族原子又はＶ族原子−Ｖ族
原子と並ぶ部分が生じてしまう。III−Ｖ族半導体はIII
族原子とＶ族原子が交互に並ぶことで初めて半導体とな
っているので、III族原子−III族原子又はＶ族原子−Ｖ
族原子と並ぶ部分、つまり原子の並び方（フェイズ）が
狂った部分は、結晶欠陥となりアンチフェイズバンダリ
ーと呼ばれる。
【０００９】Ｓｉと窒素系III−Ｖ族混晶半導体の熱膨
張係数差は２×１０-6／℃以上もあり非常に大きいの
で、エピタキシャル成長後の冷却過程で熱歪が生じ、結
晶欠陥があるとそれが移動、増殖する。さらには、Ｓｉ
基板上に作製された化合物半導体素子の動作時にも結晶
欠陥が移動、増殖するので、このアンチフェイズバンダ
リーがＳｉ上に形成された窒素系III−Ｖ族混晶半導体
素子の寿命に問題を生じさせる。
張係数差は２×１０-6／℃以上もあり非常に大きいの
で、エピタキシャル成長後の冷却過程で熱歪が生じ、結
晶欠陥があるとそれが移動、増殖する。さらには、Ｓｉ
基板上に作製された化合物半導体素子の動作時にも結晶
欠陥が移動、増殖するので、このアンチフェイズバンダ
リーがＳｉ上に形成された窒素系III−Ｖ族混晶半導体
素子の寿命に問題を生じさせる。
【００１０】一般に、アンチフェイズバンダリーをなく
すためには、Ｓｉ基板の面方位を（１００）、（１１
０）、（１１１）等の正方位から数度以上ずらした傾角
基板を用いる。しかし、この方法ではアンチフェイズバ
ンダリーを完全になくすことはできなく、シングルドメ
イン化するには厚いバッファ層を必要とする。さらに
は、傾角基板の使用はＳｉ電子素子の設計に制限を強い
ることになる。
すためには、Ｓｉ基板の面方位を（１００）、（１１
０）、（１１１）等の正方位から数度以上ずらした傾角
基板を用いる。しかし、この方法ではアンチフェイズバ
ンダリーを完全になくすことはできなく、シングルドメ
イン化するには厚いバッファ層を必要とする。さらに
は、傾角基板の使用はＳｉ電子素子の設計に制限を強い
ることになる。
【００１１】本発明の第１の目的は、Ｓｉ基板上に、ア
ンチフェイズバンダリーのない窒素系III−Ｖ族混晶半
導体が設けられた構造の化合物半導体装置を提供するこ
とにある。本発明の第２の目的は、そのような化合物半
導体装置の製造方法を提供することにある。本発明の第
３の目的は、そのような化合物半導体装置に、Ｓｉ素子
が集積された半導体装置を提供することにある。
ンチフェイズバンダリーのない窒素系III−Ｖ族混晶半
導体が設けられた構造の化合物半導体装置を提供するこ
とにある。本発明の第２の目的は、そのような化合物半
導体装置の製造方法を提供することにある。本発明の第
３の目的は、そのような化合物半導体装置に、Ｓｉ素子
が集積された半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の化合物半導体装置は、Ｓｉ基板上
に、アンチフェーズバンダリーがない、Ｖ族元素として
窒素を含むIII−Ｖ族混晶半導体を配置し、このIII−Ｖ
族混晶半導体に化合物半導体素子を設けるようにしたも
のである。
るために、本発明の化合物半導体装置は、Ｓｉ基板上
に、アンチフェーズバンダリーがない、Ｖ族元素として
窒素を含むIII−Ｖ族混晶半導体を配置し、このIII−Ｖ
族混晶半導体に化合物半導体素子を設けるようにしたも
のである。
【００１３】上記のＶ族元素として窒素を含むIII−Ｖ
族混晶半導体とは、窒素を含むことにより、Ｓｉと格子
整合させたもので、Ｖ族元素は窒素と他の元素からな
る。一方、III族元素は１種の元素でも２種以上の元素
でもよい。例えば、ＧａＮＰ、ＧａＮＡｓ、ＩｎＮＰ等
の化合物半導体である。これらの混晶半導体は、すべて
の組成範囲でＳｉと格子整合するのではなく、ＧａＮx
Ｐ1-xではｘが０．０３、ＧａＮyＡｓ1-yではｙが０．
１９で格子整合する。ｘ、ｙは、この値より若干ずれて
も、つまり実質的にこの値であれば、実用上はＳｉと格
子整合する。本明細書ではこのようなＶ族元素として窒
素を含むIII−Ｖ族混晶半導体を窒素系III−Ｖ族混晶半
導体と記載する。
族混晶半導体とは、窒素を含むことにより、Ｓｉと格子
整合させたもので、Ｖ族元素は窒素と他の元素からな
る。一方、III族元素は１種の元素でも２種以上の元素
でもよい。例えば、ＧａＮＰ、ＧａＮＡｓ、ＩｎＮＰ等
の化合物半導体である。これらの混晶半導体は、すべて
の組成範囲でＳｉと格子整合するのではなく、ＧａＮx
Ｐ1-xではｘが０．０３、ＧａＮyＡｓ1-yではｙが０．
１９で格子整合する。ｘ、ｙは、この値より若干ずれて
も、つまり実質的にこの値であれば、実用上はＳｉと格
子整合する。本明細書ではこのようなＶ族元素として窒
素を含むIII−Ｖ族混晶半導体を窒素系III−Ｖ族混晶半
導体と記載する。
【００１４】Ｓｉ基板の結晶方位は、（１００）、（１
１０）又は（１１１）であることが好ましい。また、Ｓ
ｉ基板とIII−Ｖ族混晶半導体の間に、アモルファスＳ
ｉが配置された構造としてもよい。さらに、III−Ｖ族
混晶半導体の結晶欠陥密度は、１０万個／平方ｃｍ以下
であることが好ましい。結晶欠陥密度がゼロとなれば最
もよい。Ｓｉ基板は、単結晶基板に限定するものではな
く、用途によっては多結晶Ｓｉ基板やアモルファスＳｉ
基板であってもよい。
１０）又は（１１１）であることが好ましい。また、Ｓ
ｉ基板とIII−Ｖ族混晶半導体の間に、アモルファスＳ
ｉが配置された構造としてもよい。さらに、III−Ｖ族
混晶半導体の結晶欠陥密度は、１０万個／平方ｃｍ以下
であることが好ましい。結晶欠陥密度がゼロとなれば最
もよい。Ｓｉ基板は、単結晶基板に限定するものではな
く、用途によっては多結晶Ｓｉ基板やアモルファスＳｉ
基板であってもよい。
【００１５】また、上記第２の目的を達成するために、
本発明の化合物半導体装置の製造方法は、有極性結晶基
板上に、所望のエッチング液でエッチングされる材質の
エピタキシャル層を形成し、このエピタキシャル層上
に、Ｖ族元素として窒素を含むIII−Ｖ族混晶半導体層
をエピタキシャル成長させ、このIII−Ｖ族混晶半導体
層とＳｉ基板とを張り合わせ、さらに、上記のエピタキ
シャル層を所望のエッチング液でエッチングし、有極性
結晶基板をIII−Ｖ族混晶半導体層から分離するように
したものである。
本発明の化合物半導体装置の製造方法は、有極性結晶基
板上に、所望のエッチング液でエッチングされる材質の
エピタキシャル層を形成し、このエピタキシャル層上
に、Ｖ族元素として窒素を含むIII−Ｖ族混晶半導体層
をエピタキシャル成長させ、このIII−Ｖ族混晶半導体
層とＳｉ基板とを張り合わせ、さらに、上記のエピタキ
シャル層を所望のエッチング液でエッチングし、有極性
結晶基板をIII−Ｖ族混晶半導体層から分離するように
したものである。
【００１６】III−Ｖ族混晶半導体層とＳｉ基板との張
り合わせは、直接接合法により張り合わせることができ
る。張り合わせは、４００℃から７００℃の範囲に加熱
して行うことが好ましく、４００℃から６００℃の範囲
に加熱して行うことがより好ましい。また、III−Ｖ族
混晶半導体層とＳｉ基板との張り合わせは、少なくとも
いずれかの表面、つまり張り合わせる面にアモルファス
Ｓｉ設けておき、このアモルファスＳｉを介して張り合
わせることもできる。
り合わせは、直接接合法により張り合わせることができ
る。張り合わせは、４００℃から７００℃の範囲に加熱
して行うことが好ましく、４００℃から６００℃の範囲
に加熱して行うことがより好ましい。また、III−Ｖ族
混晶半導体層とＳｉ基板との張り合わせは、少なくとも
いずれかの表面、つまり張り合わせる面にアモルファス
Ｓｉ設けておき、このアモルファスＳｉを介して張り合
わせることもできる。
【００１７】さらにまた、上記第３の目的を達成するた
めに、本発明の半導体装置は、上記記載の化合物半導体
装置のＳｉ基板に、さらに半導体素子を設けるようにし
たものである。半導体素子としては、例えば、ＭＯＳ−
ＦＥＴ等のＳｉ電子素子がある。
めに、本発明の半導体装置は、上記記載の化合物半導体
装置のＳｉ基板に、さらに半導体素子を設けるようにし
たものである。半導体素子としては、例えば、ＭＯＳ−
ＦＥＴ等のＳｉ電子素子がある。
【００１８】
【作用】非極性結晶の上に有極性結晶をエピタキシャル
成長させるとアンチフェイズバンダリーがどうしても発
生してしまう。これを本質的に防ぐためには、有極性結
晶の上に有極性結晶をエピタキシャル成長させればよ
い。窒素系III−Ｖ族混晶半導体を、Ｓｉと格子定数が
極めて近い有極性結晶、例えば、ＧａＰの上にエピタキ
シァル成長させると、アンチフェイズバンダリーの発生
を防ぐことができる。得られた窒素系III−Ｖ族混晶半
導体をＳｉ基板と直接接合法により張り合わせることに
より、アンチフェイズバンダリーのない高品質の窒素系
III−Ｖ族混晶半導体をＳｉ基板上に一体形成できる。
成長させるとアンチフェイズバンダリーがどうしても発
生してしまう。これを本質的に防ぐためには、有極性結
晶の上に有極性結晶をエピタキシャル成長させればよ
い。窒素系III−Ｖ族混晶半導体を、Ｓｉと格子定数が
極めて近い有極性結晶、例えば、ＧａＰの上にエピタキ
シァル成長させると、アンチフェイズバンダリーの発生
を防ぐことができる。得られた窒素系III−Ｖ族混晶半
導体をＳｉ基板と直接接合法により張り合わせることに
より、アンチフェイズバンダリーのない高品質の窒素系
III−Ｖ族混晶半導体をＳｉ基板上に一体形成できる。
【００１９】ＧａＡｓやＩｎＰの材料を使った従来の直
接接合法では、Ｓｉ基板との格子定数差のためにミスフ
ィット転位が発生してしまい、素子特性に問題があった
が、本発明では、Ｓｉ基板と格子定数がほぼ等しい窒素
系III−Ｖ族混晶半導体を直接接合法によりＳｉ基板と
張り合わせるのでミスフィット転位は発生しない。従っ
て、ミスフィット転位もアンチフェイズバンダリーもな
い高品質の窒素系III−Ｖ族混晶半導体をＳｉ基板上に
一体形成することができる。具体的には、上記化合物半
導体の結晶欠陥密度を化合物半導体素子の特性が十分と
なる１０万個／平方ｃｍ以下にすることができる。な
お、直接接合法はエピタキシャル法に比べて熱処理の温
度が数百℃低いので、熱歪の大きさを小さくできる利点
をも有している。
接接合法では、Ｓｉ基板との格子定数差のためにミスフ
ィット転位が発生してしまい、素子特性に問題があった
が、本発明では、Ｓｉ基板と格子定数がほぼ等しい窒素
系III−Ｖ族混晶半導体を直接接合法によりＳｉ基板と
張り合わせるのでミスフィット転位は発生しない。従っ
て、ミスフィット転位もアンチフェイズバンダリーもな
い高品質の窒素系III−Ｖ族混晶半導体をＳｉ基板上に
一体形成することができる。具体的には、上記化合物半
導体の結晶欠陥密度を化合物半導体素子の特性が十分と
なる１０万個／平方ｃｍ以下にすることができる。な
お、直接接合法はエピタキシャル法に比べて熱処理の温
度が数百℃低いので、熱歪の大きさを小さくできる利点
をも有している。
【００２０】直接接合の方法は、従来の単結晶同士を直
接張り合わせる方法だけでなく、単結晶Ｓｉと単結晶化
合物半導体の間にアモルファス材料であるアモルファス
Ｓｉ層を挿入しても良い。アモルファスＳｉを介して張
り合わせる場合、アモルファスＳｉは無定形なので結晶
の方位を合わせる必要がなくなる。また、選択成長法又
はエッチング法により張り合わせる化合物半導体に予め
パターンを形成しておき、Ｓｉ基板との位置合わせを行
うことにより、Ｓｉ基板上の希望する場所に化合物半導
体層を選択的に形成することもできる。
接張り合わせる方法だけでなく、単結晶Ｓｉと単結晶化
合物半導体の間にアモルファス材料であるアモルファス
Ｓｉ層を挿入しても良い。アモルファスＳｉを介して張
り合わせる場合、アモルファスＳｉは無定形なので結晶
の方位を合わせる必要がなくなる。また、選択成長法又
はエッチング法により張り合わせる化合物半導体に予め
パターンを形成しておき、Ｓｉ基板との位置合わせを行
うことにより、Ｓｉ基板上の希望する場所に化合物半導
体層を選択的に形成することもできる。
【００２１】
〈実施例１〉本実施例では、Ｓｉ電子素子のＭＯＳ−Ｆ
ＥＴ（絶縁ゲート型電界効果トランジスタ）と窒素系II
I−Ｖ族混晶半導体の面発光レーザダイオードを同一Ｓ
ｉ基板上に集積したＯＥＩＣの例を述べる。このＯＥＩ
Ｃの構造断面図を図１に示し、その作成方法を説明す
る。（１００）面を持つｎ型Ｓｉ基板１０に、電子素子
を作製する準備として、Ｓｉ基板にイオン注入を行う。
図１に示す様に、アイソレーションのためにＢを注入し
て、高比抵抗のｐ型領域１１を作製し、Ｐをイオン注入
して、ｎ型のＭＯＳ−ＦＥＴのドレイン電極１２、ソー
ス電極１３及び面発光レーザダイオード用コンタクト層
１４を形成する。
ＥＴ（絶縁ゲート型電界効果トランジスタ）と窒素系II
I−Ｖ族混晶半導体の面発光レーザダイオードを同一Ｓ
ｉ基板上に集積したＯＥＩＣの例を述べる。このＯＥＩ
Ｃの構造断面図を図１に示し、その作成方法を説明す
る。（１００）面を持つｎ型Ｓｉ基板１０に、電子素子
を作製する準備として、Ｓｉ基板にイオン注入を行う。
図１に示す様に、アイソレーションのためにＢを注入し
て、高比抵抗のｐ型領域１１を作製し、Ｐをイオン注入
して、ｎ型のＭＯＳ−ＦＥＴのドレイン電極１２、ソー
ス電極１３及び面発光レーザダイオード用コンタクト層
１４を形成する。
【００２２】次に、面発光レーザダイオードの部分につ
いて説明する。図１において、１５はｎ型ＧａＮ0.03Ｐ
0.97バッファ層（ｎ＝１×１０-18ｃｍ-3、ｄ＝０．１
μｍ）、１６はｎ型半導体多層膜ミラー（ｎ＝１×１０
-18ｃｍ-3）、１７はｎ型ＧａＮ0.03Ｐ0.97クラッド層
（ｎ＝１×１０-18ｃｍ-3）、１８はノンドープ活性層
で、その構造は後に述べる。１９はｐ型ＧａＮ0.03Ｐ
0.97クラッド層（ｐ＝１×１０-18ｃｍ-3）、２０はｐ
型半導体多層膜ミラー（ｐ＝１×１０-19ｃｍ-3）、２
１はｐ型ＧａＮ0.03Ｐ0.97キャップ層（ｐ＝１×１０
-19ｃｍ-3、ｄ＝０．１μｍ）である。
いて説明する。図１において、１５はｎ型ＧａＮ0.03Ｐ
0.97バッファ層（ｎ＝１×１０-18ｃｍ-3、ｄ＝０．１
μｍ）、１６はｎ型半導体多層膜ミラー（ｎ＝１×１０
-18ｃｍ-3）、１７はｎ型ＧａＮ0.03Ｐ0.97クラッド層
（ｎ＝１×１０-18ｃｍ-3）、１８はノンドープ活性層
で、その構造は後に述べる。１９はｐ型ＧａＮ0.03Ｐ
0.97クラッド層（ｐ＝１×１０-18ｃｍ-3）、２０はｐ
型半導体多層膜ミラー（ｐ＝１×１０-19ｃｍ-3）、２
１はｐ型ＧａＮ0.03Ｐ0.97キャップ層（ｐ＝１×１０
-19ｃｍ-3、ｄ＝０．１μｍ）である。
【００２３】活性層には２ｎｍ厚の格子不整合度が−１
％のＧａＮ0.07Ｐ0.93層と１ｎｍ厚の格子不整合度が＋
２％のＧａＮ0.10Ａｓ0.90層を交互に積層した応力補償
型超格子層を用い、実効的に０．８ｅＶ（波長：１．５
５μｍ）のバンドギャップを持つ。活性層全体の厚さは
半導体中で凡そ１／４波長となるように３３周期積層し
１００ｎｍ厚とした。また、１波長共振器を実現するた
めミラー間が１波長となるように、クラッド層の厚さを
両側とも半導体中で３／８波長とした。半導体多層膜ミ
ラーは、半導体中で１／４波長厚の高屈折率ＧａＮ0.03
Ｐ0.97層と半導体中で１／４波長厚の低屈折率ＡｌＮ
0.04Ｐ0.96層を交互に積層することにより構成され、反
射率を９９％以上にするためにミラー層の積層回数は２
０回とした。なお、ｐ型ミラー層は抵抗率を下げるため
に、ｐ＝１×１０-19ｃｍ-3の高濃度ドーピングを行っ
た。
％のＧａＮ0.07Ｐ0.93層と１ｎｍ厚の格子不整合度が＋
２％のＧａＮ0.10Ａｓ0.90層を交互に積層した応力補償
型超格子層を用い、実効的に０．８ｅＶ（波長：１．５
５μｍ）のバンドギャップを持つ。活性層全体の厚さは
半導体中で凡そ１／４波長となるように３３周期積層し
１００ｎｍ厚とした。また、１波長共振器を実現するた
めミラー間が１波長となるように、クラッド層の厚さを
両側とも半導体中で３／８波長とした。半導体多層膜ミ
ラーは、半導体中で１／４波長厚の高屈折率ＧａＮ0.03
Ｐ0.97層と半導体中で１／４波長厚の低屈折率ＡｌＮ
0.04Ｐ0.96層を交互に積層することにより構成され、反
射率を９９％以上にするためにミラー層の積層回数は２
０回とした。なお、ｐ型ミラー層は抵抗率を下げるため
に、ｐ＝１×１０-19ｃｍ-3の高濃度ドーピングを行っ
た。
【００２４】この面発光レーザダイオードの部分は、別
個に（１００）ＧａＰ基板を用いガスソース分子線エピ
タキシー装置を用いて作製した。最初にＧａＰ基板（図
示せず）上にＧａＰバッファ層（ｄ＝１μｍ、図示せ
ず）、ＡｌＮ0.04Ｐ0.96エッチング層（ｄ＝１μｍ、図
示せず）を成長させた後、面発光レーザダイオードの部
分を、上記説明とは逆の順序に、ｐ型ＧａＮ0.03Ｐ0.97
キャップ層２１からｎ型ＧａＮ0.03Ｐ0.97バッファ層１
５まで連続成長させた。III族の原料には金属を、Ｐ及
びＡｓの原料にはフォスフィン及びアルシンを、そして
Ｎの原料には窒素分子をｒｆプラズマ（高周波プラズ
マ）により活性化した窒素ラジカルを用いた。ｎ型ドー
パント、ｐ型ドーパントの原料にはそれぞれＳｉとネオ
ペンタン（Ｃ）を用いた。成長を終えたウエハを、ハロ
ゲン系反応性イオンビームを用いて直径が５μｍの円柱
状の面発光レーザダイオード部分を残して、ＡｌＮ0.04
Ｐ0.96エッチング層の途中まで表面から垂直にエッチン
グした。
個に（１００）ＧａＰ基板を用いガスソース分子線エピ
タキシー装置を用いて作製した。最初にＧａＰ基板（図
示せず）上にＧａＰバッファ層（ｄ＝１μｍ、図示せ
ず）、ＡｌＮ0.04Ｐ0.96エッチング層（ｄ＝１μｍ、図
示せず）を成長させた後、面発光レーザダイオードの部
分を、上記説明とは逆の順序に、ｐ型ＧａＮ0.03Ｐ0.97
キャップ層２１からｎ型ＧａＮ0.03Ｐ0.97バッファ層１
５まで連続成長させた。III族の原料には金属を、Ｐ及
びＡｓの原料にはフォスフィン及びアルシンを、そして
Ｎの原料には窒素分子をｒｆプラズマ（高周波プラズ
マ）により活性化した窒素ラジカルを用いた。ｎ型ドー
パント、ｐ型ドーパントの原料にはそれぞれＳｉとネオ
ペンタン（Ｃ）を用いた。成長を終えたウエハを、ハロ
ゲン系反応性イオンビームを用いて直径が５μｍの円柱
状の面発光レーザダイオード部分を残して、ＡｌＮ0.04
Ｐ0.96エッチング層の途中まで表面から垂直にエッチン
グした。
【００２５】上記のように加工したｎ型Ｓｉ基板とＧａ
Ｐ基板を濃硫酸で表面の親水性処理を行い、面発光レー
ザダイオード用のコンタクト層１４とｎ型ＧａＮ0.03Ｐ
0.97バッファ層１５を合わせて、４５０℃の水素雰囲気
中で３０分間の熱処理を行い張り合わせた。張り合わせ
た２枚の基板の間にポジ型レジストを注入した後に張り
合わせた基板全体を露光し、円柱状の面発光レーザダイ
オードの周囲にはレジストが残るが、ＧａＰ基板周囲に
はレジストがない状態とした。この基板をフッ酸系溶液
でＡｌＮ0.04Ｐ0.96エッチング層を横方向から選択的に
エッチングし、ＧａＰ基板を剥離させた。次に、レジス
トを取り除き、図１に示した構造を作製した。
Ｐ基板を濃硫酸で表面の親水性処理を行い、面発光レー
ザダイオード用のコンタクト層１４とｎ型ＧａＮ0.03Ｐ
0.97バッファ層１５を合わせて、４５０℃の水素雰囲気
中で３０分間の熱処理を行い張り合わせた。張り合わせ
た２枚の基板の間にポジ型レジストを注入した後に張り
合わせた基板全体を露光し、円柱状の面発光レーザダイ
オードの周囲にはレジストが残るが、ＧａＰ基板周囲に
はレジストがない状態とした。この基板をフッ酸系溶液
でＡｌＮ0.04Ｐ0.96エッチング層を横方向から選択的に
エッチングし、ＧａＰ基板を剥離させた。次に、レジス
トを取り除き、図１に示した構造を作製した。
【００２６】その後、面発光レーザダイオードの表面の
所望の部分に保護用のＳｉＯ2酸化膜をＣＶＤ（化学気
相堆積）法で形成し、ｐ型ＧａＮ0.03Ｐ0.97キャップ層
２１の上に透明電極２２を形成した。次に、通常の方法
で、素子分離用のＳｉＯ2酸化膜、ゲート絶縁膜を形成
し、最後に、Ａｌを用いてゲート電極、電気配線を作製
してＭＯＳ−ＦＥＴ及びＯＥＩＣを完成させた。作製し
たＯＥＩＣは、レーザダイオード駆動用ＭＯＳ−ＦＥＴ
のゲート電極に電圧が印加されると面発光レーザダイオ
ードに電流が注入され、レーザ発振し、Ｓｉ基板から垂
直方向にレーザ光が放出された。
所望の部分に保護用のＳｉＯ2酸化膜をＣＶＤ（化学気
相堆積）法で形成し、ｐ型ＧａＮ0.03Ｐ0.97キャップ層
２１の上に透明電極２２を形成した。次に、通常の方法
で、素子分離用のＳｉＯ2酸化膜、ゲート絶縁膜を形成
し、最後に、Ａｌを用いてゲート電極、電気配線を作製
してＭＯＳ−ＦＥＴ及びＯＥＩＣを完成させた。作製し
たＯＥＩＣは、レーザダイオード駆動用ＭＯＳ−ＦＥＴ
のゲート電極に電圧が印加されると面発光レーザダイオ
ードに電流が注入され、レーザ発振し、Ｓｉ基板から垂
直方向にレーザ光が放出された。
【００２７】なお、同じ方法でエピタキシャル成長、基
板の張り合わせを行って作成した別の化合物半導体層の
部分の結晶欠陥密度を測定したところ、１０万個／平方
ｃｍ以下であり、また、アンチフェーズバンダリーは認
められなかった。そのため、本実施例のＯＥＩＣは長寿
命であった。また、ｎ型Ｓｉ基板として、結晶方位が
（１００）面の基板を用いたが、（１１０）面、（１１
１）面を持つＳｉ基板を用いても同様の結果が得られ
た。
板の張り合わせを行って作成した別の化合物半導体層の
部分の結晶欠陥密度を測定したところ、１０万個／平方
ｃｍ以下であり、また、アンチフェーズバンダリーは認
められなかった。そのため、本実施例のＯＥＩＣは長寿
命であった。また、ｎ型Ｓｉ基板として、結晶方位が
（１００）面の基板を用いたが、（１１０）面、（１１
１）面を持つＳｉ基板を用いても同様の結果が得られ
た。
【００２８】〈実施例２〉図２に第２の実施例のｐｉｎ
フォトダイオードの構造断面図を示す。図２において、
３０はｎ型ＧａＮ0.03Ｐ0.97バッファ層（ｎ＝２×１０
-18ｃｍ-3、ｄ＝１．０μｍ）、３１は２ｎｍ厚の格子
不整合度が−２％のＧａＮ0.14Ｐ0.86と２ｎｍ厚の格子
不整合度が＋２％のＧａＮ0.10Ａｓ0.90を交互に積層
し、実効的に０．５ｅＶのバンドギャップを持つノンド
ープ応力補償型超格子光吸収層（ｎ＝１×１０-15ｃｍ
-3、ｄ＝０．５μｍ）、３２はｐ型ＧａＮ0.03Ｐ0.97バ
ッファ層（ｐ＝２×１０-18ｃｍ-3、ｄ＝１．０μ
ｍ）、３３は半金属ＧａＮＡｓコンタクト層（ｄ＝０．
０１μｍ）である。
フォトダイオードの構造断面図を示す。図２において、
３０はｎ型ＧａＮ0.03Ｐ0.97バッファ層（ｎ＝２×１０
-18ｃｍ-3、ｄ＝１．０μｍ）、３１は２ｎｍ厚の格子
不整合度が−２％のＧａＮ0.14Ｐ0.86と２ｎｍ厚の格子
不整合度が＋２％のＧａＮ0.10Ａｓ0.90を交互に積層
し、実効的に０．５ｅＶのバンドギャップを持つノンド
ープ応力補償型超格子光吸収層（ｎ＝１×１０-15ｃｍ
-3、ｄ＝０．５μｍ）、３２はｐ型ＧａＮ0.03Ｐ0.97バ
ッファ層（ｐ＝２×１０-18ｃｍ-3、ｄ＝１．０μ
ｍ）、３３は半金属ＧａＮＡｓコンタクト層（ｄ＝０．
０１μｍ）である。
【００２９】この部分は化学線エピタキシー装置を用い
て、（１１１）ＧａＰ基板上に選択成長により作製し
た。最初に、熱化学堆積法により、ＧａＰ基板（図示せ
ず）上に、ＳｉＯ2を堆積させ、フォトリソグラフィに
より直径が５μｍの穴の開いたＳｉＯ2マスクを作製す
る。この基板のマスクの穴の上に、ＧａＰバッファ層
（ｄ＝１μｍ、図示せず）、ＡｌＮ0.04Ｐ0.96エッチン
グ層（ｄ＝１μｍ、図示せず）を成長させた後、上記受
光部分を上記説明とは逆の順序で、ｐ型ＧａＮ0.03Ｐ
0.97バッファ層３２からｎ型ＧａＮ0.03Ｐ0.97バッファ
層３０までを連続して成長させた。Ａｌの原料には金属
Ａｌを、Ｇａの原料にはトリエチルガリウムを、Ｐ及び
Ａｓの原料にはフォスフィン及びアルシンを、そしてＮ
の原料には窒素分子をｒｆプラズマにより活性化した窒
素ラジカルを用いた。ｎ型ドーパント、ｐ型ドーパント
の原料にはそれぞれＳｉとＢｅを用いた。
て、（１１１）ＧａＰ基板上に選択成長により作製し
た。最初に、熱化学堆積法により、ＧａＰ基板（図示せ
ず）上に、ＳｉＯ2を堆積させ、フォトリソグラフィに
より直径が５μｍの穴の開いたＳｉＯ2マスクを作製す
る。この基板のマスクの穴の上に、ＧａＰバッファ層
（ｄ＝１μｍ、図示せず）、ＡｌＮ0.04Ｐ0.96エッチン
グ層（ｄ＝１μｍ、図示せず）を成長させた後、上記受
光部分を上記説明とは逆の順序で、ｐ型ＧａＮ0.03Ｐ
0.97バッファ層３２からｎ型ＧａＮ0.03Ｐ0.97バッファ
層３０までを連続して成長させた。Ａｌの原料には金属
Ａｌを、Ｇａの原料にはトリエチルガリウムを、Ｐ及び
Ａｓの原料にはフォスフィン及びアルシンを、そしてＮ
の原料には窒素分子をｒｆプラズマにより活性化した窒
素ラジカルを用いた。ｎ型ドーパント、ｐ型ドーパント
の原料にはそれぞれＳｉとＢｅを用いた。
【００３０】他方、（１００）面を持つｎ型Ｓｉ基板
（ｎ＝２×１０-18ｃｍ-3）３５上にシランとフォスフ
ィンを原料にしてプラズマ化学堆積法により０．１μｍ
厚のｎ型アモルファスＳｉ層３４を堆積させた。なお、
ｎ型アモルファスＳｉ層３４は比抵抗を下げるために大
電力のプラズマ中で堆積させて微結晶を含ませた。次
に、フォトリソグラフィにより、上記受光部分が直接接
着される部分のみにｎ型アモルファスＳｉ層３４を選択
的に残し、他の部分は除去した。
（ｎ＝２×１０-18ｃｍ-3）３５上にシランとフォスフ
ィンを原料にしてプラズマ化学堆積法により０．１μｍ
厚のｎ型アモルファスＳｉ層３４を堆積させた。なお、
ｎ型アモルファスＳｉ層３４は比抵抗を下げるために大
電力のプラズマ中で堆積させて微結晶を含ませた。次
に、フォトリソグラフィにより、上記受光部分が直接接
着される部分のみにｎ型アモルファスＳｉ層３４を選択
的に残し、他の部分は除去した。
【００３１】上記のように加工したＧａＰ基板とＳｉ基
板３５を、濃硫酸で表面の親水性処理を行った後、４０
０℃の水素雰囲気中で３０分間の熱処理を行い張り合わ
せた。その後、フッ酸系溶液でＡｌＮ0.04Ｐ0.96エッチ
ング層をエッチングし、ＧａＰ基板を取り除き、図２に
示すｐｉｎフォトダイオードの構造を作製した。最後
に、表面保護用にポリイミド膜３６を所定の形状に形成
し、電極３７及び電極３８を形成してｐｉｎフォトダイ
オードとした。
板３５を、濃硫酸で表面の親水性処理を行った後、４０
０℃の水素雰囲気中で３０分間の熱処理を行い張り合わ
せた。その後、フッ酸系溶液でＡｌＮ0.04Ｐ0.96エッチ
ング層をエッチングし、ＧａＰ基板を取り除き、図２に
示すｐｉｎフォトダイオードの構造を作製した。最後
に、表面保護用にポリイミド膜３６を所定の形状に形成
し、電極３７及び電極３８を形成してｐｉｎフォトダイ
オードとした。
【００３２】バンドギャップが１．１ｅＶ以下の、つま
り波長が１．１μｍ以上の赤外光はＳｉに対して透明な
ので、本実施例のｐｉｎフォトダイオードではＳｉ基板
側から受光する。本実施例のｐｉｎフォトダイオード
は、光吸収層のバンドギャップが０．５ｅＶなので従来
のフォトダイオードでは難しかった２．４μｍまでの遠
赤外光を受光できる。
り波長が１．１μｍ以上の赤外光はＳｉに対して透明な
ので、本実施例のｐｉｎフォトダイオードではＳｉ基板
側から受光する。本実施例のｐｉｎフォトダイオード
は、光吸収層のバンドギャップが０．５ｅＶなので従来
のフォトダイオードでは難しかった２．４μｍまでの遠
赤外光を受光できる。
【００３３】なお、同じ方法でエピタキシャル成長、基
板の張り合わせを行って作成した別の化合物半導体部分
の結晶欠陥密度を測定したところ、１０万個／平方ｃｍ
以下であり、また、アンチフェーズバンダリーは認めら
れなかった。そのため、本実施例のｐｉｎフォトダイオ
ードは長寿命であった。また、ｎ型Ｓｉ基板として、結
晶方位が（１００）面の基板を用いたが、（１１０）
面、（１１１）面を持つＳｉ基板を用いても同様の結果
が得られた。
板の張り合わせを行って作成した別の化合物半導体部分
の結晶欠陥密度を測定したところ、１０万個／平方ｃｍ
以下であり、また、アンチフェーズバンダリーは認めら
れなかった。そのため、本実施例のｐｉｎフォトダイオ
ードは長寿命であった。また、ｎ型Ｓｉ基板として、結
晶方位が（１００）面の基板を用いたが、（１１０）
面、（１１１）面を持つＳｉ基板を用いても同様の結果
が得られた。
【００３４】
【発明の効果】本発明によれば、Ｓｉ基板上に窒素系II
I−Ｖ族混晶半導体をアンチフェイズバンダリーを発生
させることなく一体形成した化合物半導体装置を得るこ
とができた。この混晶半導体の結晶欠陥密度は１０万個
／平方ｃｍ以下であった。また、Ｓｉ電子素子とモノリ
シックに集積した半導体素子を得ることができた。さら
にこのような化合物半導体装置を容易に製造することが
できた。
I−Ｖ族混晶半導体をアンチフェイズバンダリーを発生
させることなく一体形成した化合物半導体装置を得るこ
とができた。この混晶半導体の結晶欠陥密度は１０万個
／平方ｃｍ以下であった。また、Ｓｉ電子素子とモノリ
シックに集積した半導体素子を得ることができた。さら
にこのような化合物半導体装置を容易に製造することが
できた。
【図１】本発明の実施例１のＯＥＩＣの構造断面図。
【図２】本発明の実施例２のｐｉｎフォトダイオードの
構造断面図。
構造断面図。
１０…ｎ型Ｓｉ基板
１１…高比抵抗のｐ型領域
１２…ドレイン電極
１３…ソース電極
１４…コンタクト層
１５、３０…ｎ型ＧａＮ0.03Ｐ0.97バッファ層
１６…ｎ型半導体多層膜ミラー
１７…ｎ型ＧａＮ0.03Ｐ0.97クラッド層
１８…ノンドープ活性層
１９…ｐ型ＧａＮ0.03Ｐ0.97クラッド層
２０…ｐ型半導体多層膜ミラー
２１…ｐ型ＧａＮ0.03Ｐ0.97キャップ層
２２…透明電極
３１…応力補償型超格子光吸収層
３２…ｐ型ＧａＮ0.03Ｐ0.97バッファ層
３３…半金属ＧａＮＡｓコンタクト層
３４…ｎ型アモルファスＳｉ層
３５…ｎ型Ｓｉ基板
３６…ポリイミド膜
３７、３８…電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−211912（ＪＰ，Ａ)
特開 平１−238113（ＪＰ，Ａ)
特開 平１−184815（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/205
H01L 21/02
H01L 21/20
H01L 33/00
H01S 5/30
Claims (3)
- 【請求項１】有極性結晶基板上に、所望のエッチング液
でエッチングされる材質のエピタキシャル層を形成する
工程、該エピタキシャル層上に、Ｖ族元素として窒素を
含むIII−Ｖ族混晶半導体層をエピタキシャル成長させ
る工程、該III−Ｖ族混晶半導体層とＳｉ基板とを張り
合わせる工程及び上記エピタキシャル層を所望のエッチ
ング液でエッチングし、上記有極性結晶基板をIII−Ｖ
族混晶半導体層から分離する工程を有することを特徴と
する化合物半導体装置の製造方法。 - 【請求項２】請求項１記載の化合物半導体装置の製造方
法において、上記有極性結晶基板は、ＧａＰであること
を特徴とする化合物半導体装置の製造方法。 - 【請求項３】請求項１又は２記載の化合物半導体装置の
製造方法において、上記III−Ｖ族混晶半導体層と上記
Ｓｉ基板とを張り合わせる工程は、少なくともいずれか
の表面に設けられたアモルファスＳｉを介して張り合わ
せることを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11481294A JP3406376B2 (ja) | 1994-05-27 | 1994-05-27 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11481294A JP3406376B2 (ja) | 1994-05-27 | 1994-05-27 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321051A JPH07321051A (ja) | 1995-12-08 |
| JP3406376B2 true JP3406376B2 (ja) | 2003-05-12 |
Family
ID=14647306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11481294A Expired - Fee Related JP3406376B2 (ja) | 1994-05-27 | 1994-05-27 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3406376B2 (ja) |
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|---|---|---|---|---|
| JP3680337B2 (ja) * | 1995-02-14 | 2005-08-10 | 昭和電工株式会社 | 発光ダイオード |
| JPH10173294A (ja) * | 1996-10-07 | 1998-06-26 | Canon Inc | 窒素を含む化合物半導体多層膜ミラー及びそれを用いた面型発光デバイス |
| US6319742B1 (en) | 1998-07-29 | 2001-11-20 | Sanyo Electric Co., Ltd. | Method of forming nitride based semiconductor layer |
| WO2006120908A1 (ja) | 2005-05-02 | 2006-11-16 | Nichia Corporation | 窒化物系半導体素子及びその製造方法 |
| JP5205729B2 (ja) * | 2006-09-28 | 2013-06-05 | 富士通株式会社 | 半導体レーザ装置及びその製造方法 |
| KR100856941B1 (ko) * | 2008-01-07 | 2008-09-04 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| WO2009157921A1 (en) * | 2008-06-24 | 2009-12-30 | Pan Shaoher X | Silicon based solid state lighting |
| KR102332839B1 (ko) * | 2015-01-29 | 2021-11-30 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 발광 소자 및 발광 소자 패키지 |
-
1994
- 1994-05-27 JP JP11481294A patent/JP3406376B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07321051A (ja) | 1995-12-08 |
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