JP3425185B2 - 半導体素子 - Google Patents
半導体素子Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子に係わり、特
にSi電子素子と集積しうる光半導体素子に関する。
にSi電子素子と集積しうる光半導体素子に関する。
【０００２】
【従来の技術】半導体技術は、Siを中心に今日まで発展
してきている。トランジスタからIC(Integrated Circui
t)、VLSI(Very Large Scale Integrated-circuit)へと
集積規模は増大してきており、今後も集積規模の増大は
続いて行くと思われる。しかし、集積規模の増大に伴
い、電気信号の配線遅延により動作速度が制限される事
が危惧され始めた。その対策として、光による信号接続
が注目されており、これを実現するための重要な基盤技
術としてSi電子素子とIII-V族化合物半導体光素子のモ
ノリシック集積が位置づけられている。
してきている。トランジスタからIC(Integrated Circui
t)、VLSI(Very Large Scale Integrated-circuit)へと
集積規模は増大してきており、今後も集積規模の増大は
続いて行くと思われる。しかし、集積規模の増大に伴
い、電気信号の配線遅延により動作速度が制限される事
が危惧され始めた。その対策として、光による信号接続
が注目されており、これを実現するための重要な基盤技
術としてSi電子素子とIII-V族化合物半導体光素子のモ
ノリシック集積が位置づけられている。
【０００３】Si基板上にIII-V族化合物半導体光素子を
作成する手段として主に次の２つの手段が検討されてい
る。１つは、Si基板上に格子定数の異なるGaAsやInPな
どのIII-V族化合物半導体をエピタキシャル成長させて
その上にAlGaAs系やInGaAsP系の光半導体素子を作成す
る所謂スーパヘテロエピタキシァル法である。（例え
ば、Ed.H.C.Choi, R.Hull, H.Ishikawa and R.J.Nemani
ch, "Heteroepitaxy on Silicon: Fundamentals, Struc
ture and Devices", Mater. Res. Soc. Pro. Vol.116(M
ater. Res. Soc., Pittsburgh, 1988)) もう１つは、G
aAsやInP基板上に予め作成された光半導体素子をSi基板
上に張り合わせる直接接合法である。（Y.H.Lo, R.Bha
t, D.M.Hwang, C.Chua and C.-H. Lin, Appl. Phys. Le
tt. Vol. 62 pp.1038-1040, 1993) 今日までIII-V族化合物半導体光素子の材料としては、
例えば H.C.Cssey, Jr. and M.B. Panish, "Heterostr
ucture Lasers PartB" (Academic Press,New York,197
8) pp.8-9に書かれているようにIII族原子がAl, Ga, I
n, V族原子がP, As, Sbから成る２元化合物半導体及び
それらより成る混晶半導体が長らく用いられてきたが、
結晶成長方法の進歩にともなって近年になってGaNP(J.
N.Baillargeon, K.Y.Cheng, G.E.Hofler, P.J. Pearch,
and K.C.Hsieh, Appl. Phys. Lett.Vol. 60 pp.2540-
2542, 1992) や GaNAs (M.Weyers, M. Sao and H.Ando,
Jpn.J. Appl. Phys. Vol. 31 pp. L853-L855, 1992)の
N系混晶半導体が作成できる様になり材料選択の幅が広
がった。また、Si基板上にN系混晶半導体をエピタキシ
ャル成長させる例が特開平1-211912号公報に示されてい
る。実際にN系混晶半導体をレーザダイオード等の半導
体素子に応用する場合にはバンドギャップの大きさや格
子歪の量を計算して多層構造を設計及び作成しなければ
ならいが、後述する様にN系混晶半導体はNの極めて大き
な電気陰性度為にバンドギャップに非常に大きなボーイ
ングが生じ多層構造のバンドギャップを設計する場合に
は従来の混晶半導体には無い特別な配慮が必要となる。
しかしながら、上記N系混晶半導体の成長例では基板結
晶上に単層のエピタキシャル層が形成されているだけで
あり、多層構造を作成し半導体素子に応用された例は未
だない。
作成する手段として主に次の２つの手段が検討されてい
る。１つは、Si基板上に格子定数の異なるGaAsやInPな
どのIII-V族化合物半導体をエピタキシャル成長させて
その上にAlGaAs系やInGaAsP系の光半導体素子を作成す
る所謂スーパヘテロエピタキシァル法である。（例え
ば、Ed.H.C.Choi, R.Hull, H.Ishikawa and R.J.Nemani
ch, "Heteroepitaxy on Silicon: Fundamentals, Struc
ture and Devices", Mater. Res. Soc. Pro. Vol.116(M
ater. Res. Soc., Pittsburgh, 1988)) もう１つは、G
aAsやInP基板上に予め作成された光半導体素子をSi基板
上に張り合わせる直接接合法である。（Y.H.Lo, R.Bha
t, D.M.Hwang, C.Chua and C.-H. Lin, Appl. Phys. Le
tt. Vol. 62 pp.1038-1040, 1993) 今日までIII-V族化合物半導体光素子の材料としては、
例えば H.C.Cssey, Jr. and M.B. Panish, "Heterostr
ucture Lasers PartB" (Academic Press,New York,197
8) pp.8-9に書かれているようにIII族原子がAl, Ga, I
n, V族原子がP, As, Sbから成る２元化合物半導体及び
それらより成る混晶半導体が長らく用いられてきたが、
結晶成長方法の進歩にともなって近年になってGaNP(J.
N.Baillargeon, K.Y.Cheng, G.E.Hofler, P.J. Pearch,
and K.C.Hsieh, Appl. Phys. Lett.Vol. 60 pp.2540-
2542, 1992) や GaNAs (M.Weyers, M. Sao and H.Ando,
Jpn.J. Appl. Phys. Vol. 31 pp. L853-L855, 1992)の
N系混晶半導体が作成できる様になり材料選択の幅が広
がった。また、Si基板上にN系混晶半導体をエピタキシ
ャル成長させる例が特開平1-211912号公報に示されてい
る。実際にN系混晶半導体をレーザダイオード等の半導
体素子に応用する場合にはバンドギャップの大きさや格
子歪の量を計算して多層構造を設計及び作成しなければ
ならいが、後述する様にN系混晶半導体はNの極めて大き
な電気陰性度為にバンドギャップに非常に大きなボーイ
ングが生じ多層構造のバンドギャップを設計する場合に
は従来の混晶半導体には無い特別な配慮が必要となる。
しかしながら、上記N系混晶半導体の成長例では基板結
晶上に単層のエピタキシャル層が形成されているだけで
あり、多層構造を作成し半導体素子に応用された例は未
だない。
【０００４】
【発明が解決しようとする課題】上記スーパヘテロエピ
タキシァル法と直接接合法では、両方とも光半導体素子
を構成する材料の格子定数がSiの格子定数と大きく（４
％以上）異なる為に、SiとIII-V族化合物半導体の界面
付近の結晶にミスフィット転位が発生すると言う問題が
有る。また、SiとIII-V族化合物半導体の熱膨張係数の
違いから、エピタキシャル成長あるいは張り合わせの高
温過程後の冷却過程において発生した転位が移動、増殖
すると言う問題も有る。この為、作成された光半導体素
子の特性並びに素子寿命に問題が有り、Si電子素子とII
I-V族化合物半導体光素子のモノリシック集積は未だ実
用化されていない。
タキシァル法と直接接合法では、両方とも光半導体素子
を構成する材料の格子定数がSiの格子定数と大きく（４
％以上）異なる為に、SiとIII-V族化合物半導体の界面
付近の結晶にミスフィット転位が発生すると言う問題が
有る。また、SiとIII-V族化合物半導体の熱膨張係数の
違いから、エピタキシャル成長あるいは張り合わせの高
温過程後の冷却過程において発生した転位が移動、増殖
すると言う問題も有る。この為、作成された光半導体素
子の特性並びに素子寿命に問題が有り、Si電子素子とII
I-V族化合物半導体光素子のモノリシック集積は未だ実
用化されていない。
【０００５】本発明の目的は、Si基板上にIII-V族混晶
半導体をエピタキシャル成長させてSi電子素子とモノリ
シックに集積しうる光半導体素子を提供する事である。
半導体をエピタキシャル成長させてSi電子素子とモノリ
シックに集積しうる光半導体素子を提供する事である。
【０００６】
【課題を解決するための手段】上記目的は、光半導体素
子を構成する各半導体層の格子歪を作成プロセスの全温
度領域においてミスフィット転位が発生する臨界歪量以
内に収める事により達成される。歪層のトータル膜厚が
臨界膜厚を超える場合には応力補償を行い、引っ張り歪
を有する層の材料としてはN系混晶半導体AlGaInNPAsSb
を用いれば良い。AlGaInNPAsSb歪層の膜厚は作成上の難
しさから2nm以上が望ましく、格子不整合度は臨界膜厚
の関係より±4%以内が望ましい。例えばGaN(x)As(1-x)
の場合は混晶組成xの範囲は、0.02 < x < 0.36となる。
子を構成する各半導体層の格子歪を作成プロセスの全温
度領域においてミスフィット転位が発生する臨界歪量以
内に収める事により達成される。歪層のトータル膜厚が
臨界膜厚を超える場合には応力補償を行い、引っ張り歪
を有する層の材料としてはN系混晶半導体AlGaInNPAsSb
を用いれば良い。AlGaInNPAsSb歪層の膜厚は作成上の難
しさから2nm以上が望ましく、格子不整合度は臨界膜厚
の関係より±4%以内が望ましい。例えばGaN(x)As(1-x)
の場合は混晶組成xの範囲は、0.02 < x < 0.36となる。
【０００７】以下に、光電子集積回路(Optoelectronic
Integrated Circuit: OEIC)を構成する部品の作成手段
を示す。
Integrated Circuit: OEIC)を構成する部品の作成手段
を示す。
【０００８】発光素子がレーザダイオード(Laser Diod
e: LD)の場合、活性層には直接遷移型のN系混晶半導体A
lGaInNPAsSbの歪層を用いる。歪層のトータル膜厚を臨
界膜厚を超えて成長させる場合には、圧縮歪を有する層
の上に引っ張り歪を有する層を積層して、あるいは引っ
張り歪を有する層の上に圧縮歪を有する層を積層して応
力を補償する。キャリアの注入効率を高める為には活性
層にAl(a)Ga(1-a)N(x)P(1-x) (0≦a≦1, 0≦x≦1)やSi
等で成るガイド層を隣接させれば良い。発振波長がSiの
バンドギャップよりも長波長である場合にはクラッド層
やガイド層の材料にSiを用いる事ができる。また、レー
ザダイオードが面発光型である場合には高品質の多層膜
ミラーの材料として図２に示す様にGaP、AlP、GaNP、Al
NP、Si、又はZnS等のII-VI族半導体を用いる。
e: LD)の場合、活性層には直接遷移型のN系混晶半導体A
lGaInNPAsSbの歪層を用いる。歪層のトータル膜厚を臨
界膜厚を超えて成長させる場合には、圧縮歪を有する層
の上に引っ張り歪を有する層を積層して、あるいは引っ
張り歪を有する層の上に圧縮歪を有する層を積層して応
力を補償する。キャリアの注入効率を高める為には活性
層にAl(a)Ga(1-a)N(x)P(1-x) (0≦a≦1, 0≦x≦1)やSi
等で成るガイド層を隣接させれば良い。発振波長がSiの
バンドギャップよりも長波長である場合にはクラッド層
やガイド層の材料にSiを用いる事ができる。また、レー
ザダイオードが面発光型である場合には高品質の多層膜
ミラーの材料として図２に示す様にGaP、AlP、GaNP、Al
NP、Si、又はZnS等のII-VI族半導体を用いる。
【０００９】受光素子がフォトダイオード(Photo-Diod
e: PD)の場合、バンドギャップを下げ受光波長領域を拡
げる為に光吸収層の材料にN系混晶半導体AlGaInNPAsSb
を用いると良い。また、フォトダイオードがアバランシ
ェフォトダイオードである場合には電子と正孔の電離係
数の差が大きいSiを増倍層の材料に用いると良い。
e: PD)の場合、バンドギャップを下げ受光波長領域を拡
げる為に光吸収層の材料にN系混晶半導体AlGaInNPAsSb
を用いると良い。また、フォトダイオードがアバランシ
ェフォトダイオードである場合には電子と正孔の電離係
数の差が大きいSiを増倍層の材料に用いると良い。
【００１０】電極コンタクト層には、0.5eV以下の狭バ
ンドギャップ又は半金属のN系混晶半導体AlGaInNPAsSb
を用いると良質のオーミック性電極を作成できる。尚、
N系混晶半導体電極コンタクト層は光素子のみならず電
子素子にも広く応用される。電極コンタクト層には単結
晶、多結晶の形を問わずSiも用いられる。光半導体素子
において用いる光の波長がSiに対して透明な場合はSiは
透明電極となる。
ンドギャップ又は半金属のN系混晶半導体AlGaInNPAsSb
を用いると良質のオーミック性電極を作成できる。尚、
N系混晶半導体電極コンタクト層は光素子のみならず電
子素子にも広く応用される。電極コンタクト層には単結
晶、多結晶の形を問わずSiも用いられる。光半導体素子
において用いる光の波長がSiに対して透明な場合はSiは
透明電極となる。
【００１１】これらのN系混晶半導体AlGaInNPAsSbは、1
0∧-2Torr以下の高真空中でNの原料として活性化窒素を
用いて、ミスフィット転位を発生させないでエピタキシ
ャル成長する事により良質な結晶として得られる。AlGa
InNPAsSbのp型不純物としてはC.Be、n型不純物としては
Si,Snが用いらる。
0∧-2Torr以下の高真空中でNの原料として活性化窒素を
用いて、ミスフィット転位を発生させないでエピタキシ
ャル成長する事により良質な結晶として得られる。AlGa
InNPAsSbのp型不純物としてはC.Be、n型不純物としては
Si,Snが用いらる。
【００１２】光電子集積回路に用いられる光半導体素子
において用いる光の波長ががSiに対して透明な場合、Si
を用いて光回路を作成でき、Si基板中にも作成できる。
光回路は層構造で作成でき、クロック信号の様に多点に
信号を送る場合は層構造の面内に導波路を形成しなけれ
ば良い。
において用いる光の波長ががSiに対して透明な場合、Si
を用いて光回路を作成でき、Si基板中にも作成できる。
光回路は層構造で作成でき、クロック信号の様に多点に
信号を送る場合は層構造の面内に導波路を形成しなけれ
ば良い。
【００１３】
【作用】光半導体素子の材料の格子定数がSiの格子定数
と大きく異なる為に転位が発生すると言う問題には、光
半導体素子を構成する半導体層の膜厚をミスフィット転
位が発生しない臨界膜厚以内に抑さえる事で解決され
る。図３にMatthewsの理論により計算された格子不整合
度と臨界膜厚の関係を示す。同図より、1%の格子不整合
度を有する層で10nm、4%の格子不整合度を有する層で2n
mの臨界膜厚となる事が分かる。例えば、GaAsはSiと約4
%の格子不整合度が有るので臨界膜厚は2nmとなり2nm以
上の厚い層を転位を発生させずに成長する事は出来な
い。また、従来のIII族原子がAl, Ga, In, V族原子がP,
As, Sbから成る混晶半導体で直接遷移型のもので格子
定数がSiに最も近いものはGaAs(0.5)P(0.5)であるが、
格子不整合度が2%あり4nmの臨界膜厚となる事が分か
る。 歪層のトータル膜厚を臨界膜厚を超えて成長させ
る場合には、圧縮歪を有する層の上に引っ張り歪を有す
る層を積層して応力を補償しトータル歪を臨界歪以内に
収めれば良い事が知られている。しかし、従来のIII族
原子がAl, Ga, In, V族原子がP, As, Sbから成る混晶半
導体はすべてSiより格子定数が大きいので引っ張り歪を
有する層を作成する事が出来ない。近年作成可能になっ
たN系混晶半導体AlGaInNPAsSbは混晶組成を選ぶ事によ
りSiよりも小さな格子定数を有するので、引っ張り歪の
層としてこれを用いれば応力補償が可能となる。応力を
補償しトータル歪を０とした超格子層はSi基板と実質的
に格子整合するのでミスフィット転位が発生しない。
と大きく異なる為に転位が発生すると言う問題には、光
半導体素子を構成する半導体層の膜厚をミスフィット転
位が発生しない臨界膜厚以内に抑さえる事で解決され
る。図３にMatthewsの理論により計算された格子不整合
度と臨界膜厚の関係を示す。同図より、1%の格子不整合
度を有する層で10nm、4%の格子不整合度を有する層で2n
mの臨界膜厚となる事が分かる。例えば、GaAsはSiと約4
%の格子不整合度が有るので臨界膜厚は2nmとなり2nm以
上の厚い層を転位を発生させずに成長する事は出来な
い。また、従来のIII族原子がAl, Ga, In, V族原子がP,
As, Sbから成る混晶半導体で直接遷移型のもので格子
定数がSiに最も近いものはGaAs(0.5)P(0.5)であるが、
格子不整合度が2%あり4nmの臨界膜厚となる事が分か
る。 歪層のトータル膜厚を臨界膜厚を超えて成長させ
る場合には、圧縮歪を有する層の上に引っ張り歪を有す
る層を積層して応力を補償しトータル歪を臨界歪以内に
収めれば良い事が知られている。しかし、従来のIII族
原子がAl, Ga, In, V族原子がP, As, Sbから成る混晶半
導体はすべてSiより格子定数が大きいので引っ張り歪を
有する層を作成する事が出来ない。近年作成可能になっ
たN系混晶半導体AlGaInNPAsSbは混晶組成を選ぶ事によ
りSiよりも小さな格子定数を有するので、引っ張り歪の
層としてこれを用いれば応力補償が可能となる。応力を
補償しトータル歪を０とした超格子層はSi基板と実質的
に格子整合するのでミスフィット転位が発生しない。
【００１４】N系混晶半導体はNの極めて大きな電気陰性
度為にバンドギャップに大きなボーイングが生じる。例
えば、GaAs及びGaPのにNを加えて行くとそれらのバンド
ギャップは従来の混晶半導体の様にGaNの3.4 eVへ向か
って大きくなるのではなくて逆に小さくなっていく。Si
と格子整合するGaN(0.19)As(0.81)はバンドギャップが0
となり半金属となる。図４にGaNAs,GaNP,AlNAs,AlNP及
びGaPASのSi基板との格子不整合度とバンドギャップの
関係を示す。例えば、1nmの格子不整合度が+3%のGaP(0.
25)As(0.75)と5nmの格子不整合度が-0.6%のAlN(0.05)P
(0.95)を交互に積層して超格子層を作成すると、トータ
ル歪が０となりバンドギャップは実効的に2.0eVとな
る。また、3nmの格子不整合度が+2%のGaN(0.1)As(0.9)
と3nmの格子不整合度が-2%のGaN(0.14)P(0.86)を交互に
積層してトータル歪を０とした超格子層は実効的に0.5e
Vのバンドギャップを持つ。この様に、超格子を構成す
る半導体の種類を選ぶ事によりトータル歪を０としたま
まバンドギャップを２から０eVの範囲で自由に設計でき
る。尚、上記説明では基板結晶にSiを用いたが、Siとほ
ぼ格子定数が等しいGaP或いはAlP基板結晶を用いても同
様に応力を補償しトータル歪を０とした超格子層を作成
できる。
度為にバンドギャップに大きなボーイングが生じる。例
えば、GaAs及びGaPのにNを加えて行くとそれらのバンド
ギャップは従来の混晶半導体の様にGaNの3.4 eVへ向か
って大きくなるのではなくて逆に小さくなっていく。Si
と格子整合するGaN(0.19)As(0.81)はバンドギャップが0
となり半金属となる。図４にGaNAs,GaNP,AlNAs,AlNP及
びGaPASのSi基板との格子不整合度とバンドギャップの
関係を示す。例えば、1nmの格子不整合度が+3%のGaP(0.
25)As(0.75)と5nmの格子不整合度が-0.6%のAlN(0.05)P
(0.95)を交互に積層して超格子層を作成すると、トータ
ル歪が０となりバンドギャップは実効的に2.0eVとな
る。また、3nmの格子不整合度が+2%のGaN(0.1)As(0.9)
と3nmの格子不整合度が-2%のGaN(0.14)P(0.86)を交互に
積層してトータル歪を０とした超格子層は実効的に0.5e
Vのバンドギャップを持つ。この様に、超格子を構成す
る半導体の種類を選ぶ事によりトータル歪を０としたま
まバンドギャップを２から０eVの範囲で自由に設計でき
る。尚、上記説明では基板結晶にSiを用いたが、Siとほ
ぼ格子定数が等しいGaP或いはAlP基板結晶を用いても同
様に応力を補償しトータル歪を０とした超格子層を作成
できる。
【００１５】次に、SiとIII-V族化合物半導体の熱膨張
係数の違いについて考える。Siの熱膨張係数は2.6×10
∧-6/℃、GaAsの熱膨張係数は6.0×10∧-6/℃なので630
℃の高温過程から30℃の室温まで冷却すると0.2%の熱歪
が生じる。図３より臨界膜厚は80nmと見積られる。Matt
hewsの理論では格子不整合度が小さい場合に臨界膜厚を
小さく見積る傾向があるが、それでもこの熱歪は数μｍ
厚の素子を作成するには問題となる。0.1μｍ以上の膜
厚を有する層を成長する場合には格子不整合度を±0.1%
以内に収めれば転位がほとんど発生しない。その為には
図５に示す様に層の組成をSiと格子整合出来るように選
び、格子整合する温度を室温と高温プロセスの間に設定
すればよい。尚、ここで言う0.1μｍ以上の膜厚を有す
る層とは、単一の組成でなっている層でも、先に述べた
応力を補償しトータル歪を０とした超格子層のどちらで
も良い。
係数の違いについて考える。Siの熱膨張係数は2.6×10
∧-6/℃、GaAsの熱膨張係数は6.0×10∧-6/℃なので630
℃の高温過程から30℃の室温まで冷却すると0.2%の熱歪
が生じる。図３より臨界膜厚は80nmと見積られる。Matt
hewsの理論では格子不整合度が小さい場合に臨界膜厚を
小さく見積る傾向があるが、それでもこの熱歪は数μｍ
厚の素子を作成するには問題となる。0.1μｍ以上の膜
厚を有する層を成長する場合には格子不整合度を±0.1%
以内に収めれば転位がほとんど発生しない。その為には
図５に示す様に層の組成をSiと格子整合出来るように選
び、格子整合する温度を室温と高温プロセスの間に設定
すればよい。尚、ここで言う0.1μｍ以上の膜厚を有す
る層とは、単一の組成でなっている層でも、先に述べた
応力を補償しトータル歪を０とした超格子層のどちらで
も良い。
【００１６】
【実施例】（実施例１）本実施例では、MOS-FET(Metal-
Oxide-Semiconductor Field-Effect-Transistor)等のSi
電子素子を１万素子、III-V族混晶半導体の面発光レー
ザダイオードを１００素子、III-V族混晶半導体のpinフ
ォトダイオードを１００素子を同一Si基板上に集積し光
電子集積回路OEICを作成した。図1にOEICの構造断面図
を示す。図1(a)はMOS-FETと集積した面発光レーザダイ
オードの部分、図1(b)はMOS-FET及びRESISTORと集積し
たpinフォトダイオードの部分である。本OEICでは、電
気回路がSi基板上表面に光回路がSi基板中に作成されて
おり、電気回路と光回路が空間的に分離されている。電
気回路と光回路が空間的に分離される事により電気配線
と光配線を独立に行えるので配線の自由度が大きい。
Oxide-Semiconductor Field-Effect-Transistor)等のSi
電子素子を１万素子、III-V族混晶半導体の面発光レー
ザダイオードを１００素子、III-V族混晶半導体のpinフ
ォトダイオードを１００素子を同一Si基板上に集積し光
電子集積回路OEICを作成した。図1にOEICの構造断面図
を示す。図1(a)はMOS-FETと集積した面発光レーザダイ
オードの部分、図1(b)はMOS-FET及びRESISTORと集積し
たpinフォトダイオードの部分である。本OEICでは、電
気回路がSi基板上表面に光回路がSi基板中に作成されて
おり、電気回路と光回路が空間的に分離されている。電
気回路と光回路が空間的に分離される事により電気配線
と光配線を独立に行えるので配線の自由度が大きい。
【００１７】ここで、本OEICの作成方法を説明する。ま
ず、光回路の作成方法について述べる。図1において、1
1はn型(111)Si基板であり、その上に導波路のクラッド
層となるn型Si層12（n=1×10∧18cm∧-3,d=1μｍ)、コ
ア層となるn型Si層13（n=1×10∧15cm∧-3,d=1μｍ)を
エピタキシャル成長させる。コア層の面内での導波路を
作成する為にコア部となる領域の両側にn=1×10∧18cm
∧-3となる様にPをイオン注入しクラッド部を作成す
る。面内での導波路を形成した後にn型Si層13（n=1×10
∧18cm∧-3,d=3μｍ)を再成長させ３次元の導波路が出
来上がる。尚、クロック信号の様に多点に信号を送る場
合はコア層面内に導波路を形成しなければ良い。また、
本実施例ではコア層が１段で有るが多段にする事もでき
光回路を自由に作成できる。
ず、光回路の作成方法について述べる。図1において、1
1はn型(111)Si基板であり、その上に導波路のクラッド
層となるn型Si層12（n=1×10∧18cm∧-3,d=1μｍ)、コ
ア層となるn型Si層13（n=1×10∧15cm∧-3,d=1μｍ)を
エピタキシャル成長させる。コア層の面内での導波路を
作成する為にコア部となる領域の両側にn=1×10∧18cm
∧-3となる様にPをイオン注入しクラッド部を作成す
る。面内での導波路を形成した後にn型Si層13（n=1×10
∧18cm∧-3,d=3μｍ)を再成長させ３次元の導波路が出
来上がる。尚、クロック信号の様に多点に信号を送る場
合はコア層面内に導波路を形成しなければ良い。また、
本実施例ではコア層が１段で有るが多段にする事もでき
光回路を自由に作成できる。
【００１８】次に電子素子を作成する準備として、導波
路を作成したSi基板にイオン注入を行う。図１で示す様
にアイソレーションの為にBを注入して高比抵抗のp型領
域を作成し、Pをイオン注入してn型のIII-V族光半導体
素子のコンタクト層、MOS-FETのソース及びドレイン電
極、抵抗等を形成する。
路を作成したSi基板にイオン注入を行う。図１で示す様
にアイソレーションの為にBを注入して高比抵抗のp型領
域を作成し、Pをイオン注入してn型のIII-V族光半導体
素子のコンタクト層、MOS-FETのソース及びドレイン電
極、抵抗等を形成する。
【００１９】次に、III-V族光半導体素子部を選択成長
により形成する。まず、面発光レーザダイオードについ
て述べる。面発光レーザダイオードの直径は5μｍであ
る。図１(a)において、15はn型GaN(0.03)P(0.97)バッフ
ァ層（n=1×10∧18cm∧-3,d=0.1μｍ)、16はn型半導体
多層膜ミラー（n=1×10∧18cm∧-3）、17はn型GaN(0.0
3)P(0.97)クラッド層（n=1×10∧18cm∧-3）、18はノン
ドープ活性層、19はp型GaN(0.03)P(0.97)クラッド層（p
=1×10∧18cm∧-3）、20はp型半導体多層膜ミラー（p=1
×10∧19cm∧-3）、21は半金属GaN(0.19)As(0.81)コン
タクト層（d=0.1μｍ)である。活性層にはバンドギャッ
プを2から0eVの範囲で自由に設定できる応力補償型歪超
格子層を用いるられるが、光回路の材料であるSi(Eg=1.
1eV)が透明でなければならないので本実施例では実効的
に0.8eV(波長:1.55μｍ)のバンドギャップを持つ2nmの
格子不整合度が-1%のGaN(0.07)P(0.93)と1nmの格子不整
合度が+2%のGaN(0.10)As(0.90)を交互に積層した応力補
償型超格子層用いた。その厚さは半導体中で凡そ1/4波
長となる様に33周期積層しd=100nmとした。また、1波長
共振器を実現するためミラー間が1波長となる様のクラ
ッド層の厚さを両側とも半導体中で3/8波長とした。半
導体多層膜ミラーは、半導体中で1/4波長厚さの高屈折
率GaN(0.03)P(0.97)層と半導体中で1/4波長厚さの低屈
折率AlN(0.04)P(0.96)層を交互に積層して構成される。
反射率を99%以上にする為にミラー層の積層回数は20回
とした。ミラー層は高屈折率層と低屈折率層が交互に積
層されていれば良いので例えば図２に示される材料を用
いても良い。尚、p型ミラー層は抵抗率を下げるためにp
=1×10∧19cm∧-3と高濃度ドーピングを行っている。次
に、pinフォトダイオードについて述べる。pinフォトダ
イオードの直径は5μｍである。図１(b)において、22は
n型GaN(0.03)P(0.97)層（n=2×10∧18cm∧-3,d=1.0μ
ｍ)、23は実効的に0.5eVのバンドギャップを持つ2nmの
格子不整合度が-2%のGaN(0.14)P(0.86)と2nmの格子不整
合度が+2%のGaN(0.10)As(0.90)を交互に積層したノンド
ープ応力補償型超格子層（n=1×10∧15cm∧-3,d=0.5μ
ｍ)、24はp型GaN(0.03)P(0.97)層（p=2×10∧18cm∧-3,
d=1.0μｍ）、25は半金属Al(0.50)Ga(0.50)N(0.19)As
(0.81)コンタクト層（d=0.1μｍ)である。発光レーザダ
イオード及びpinフォトダイオードを構成する層は、ガ
スソース分子線エピタキシー装置を用いて連続して1×1
0∧-6Torrの高真空中で結晶成長させた。Siの成長では
原料には多結晶Siを、n型ドーパントの原料にSb用い
た。III-V族半導体層の成長では、III族の原料には金属
を、P及びAsの原料にはフォスフィン及びアルシンを、
そしてNの原料には窒素分子をrfプラズマにより活性化
したNを用いた。n型ドーパント、p型ドーパントの原料
にはそれぞれSiとC(ネオペンタン)を用いた。成長温度
は500℃で行われ、応力補償型超格子層及び単一組成で
成る層はすべて300℃でSiと格子整合するように設計さ
れている。その結果、作成プロセスの全温度領域におい
てSiとの格子整合を0.1%以内に保てる。
により形成する。まず、面発光レーザダイオードについ
て述べる。面発光レーザダイオードの直径は5μｍであ
る。図１(a)において、15はn型GaN(0.03)P(0.97)バッフ
ァ層（n=1×10∧18cm∧-3,d=0.1μｍ)、16はn型半導体
多層膜ミラー（n=1×10∧18cm∧-3）、17はn型GaN(0.0
3)P(0.97)クラッド層（n=1×10∧18cm∧-3）、18はノン
ドープ活性層、19はp型GaN(0.03)P(0.97)クラッド層（p
=1×10∧18cm∧-3）、20はp型半導体多層膜ミラー（p=1
×10∧19cm∧-3）、21は半金属GaN(0.19)As(0.81)コン
タクト層（d=0.1μｍ)である。活性層にはバンドギャッ
プを2から0eVの範囲で自由に設定できる応力補償型歪超
格子層を用いるられるが、光回路の材料であるSi(Eg=1.
1eV)が透明でなければならないので本実施例では実効的
に0.8eV(波長:1.55μｍ)のバンドギャップを持つ2nmの
格子不整合度が-1%のGaN(0.07)P(0.93)と1nmの格子不整
合度が+2%のGaN(0.10)As(0.90)を交互に積層した応力補
償型超格子層用いた。その厚さは半導体中で凡そ1/4波
長となる様に33周期積層しd=100nmとした。また、1波長
共振器を実現するためミラー間が1波長となる様のクラ
ッド層の厚さを両側とも半導体中で3/8波長とした。半
導体多層膜ミラーは、半導体中で1/4波長厚さの高屈折
率GaN(0.03)P(0.97)層と半導体中で1/4波長厚さの低屈
折率AlN(0.04)P(0.96)層を交互に積層して構成される。
反射率を99%以上にする為にミラー層の積層回数は20回
とした。ミラー層は高屈折率層と低屈折率層が交互に積
層されていれば良いので例えば図２に示される材料を用
いても良い。尚、p型ミラー層は抵抗率を下げるためにp
=1×10∧19cm∧-3と高濃度ドーピングを行っている。次
に、pinフォトダイオードについて述べる。pinフォトダ
イオードの直径は5μｍである。図１(b)において、22は
n型GaN(0.03)P(0.97)層（n=2×10∧18cm∧-3,d=1.0μ
ｍ)、23は実効的に0.5eVのバンドギャップを持つ2nmの
格子不整合度が-2%のGaN(0.14)P(0.86)と2nmの格子不整
合度が+2%のGaN(0.10)As(0.90)を交互に積層したノンド
ープ応力補償型超格子層（n=1×10∧15cm∧-3,d=0.5μ
ｍ)、24はp型GaN(0.03)P(0.97)層（p=2×10∧18cm∧-3,
d=1.0μｍ）、25は半金属Al(0.50)Ga(0.50)N(0.19)As
(0.81)コンタクト層（d=0.1μｍ)である。発光レーザダ
イオード及びpinフォトダイオードを構成する層は、ガ
スソース分子線エピタキシー装置を用いて連続して1×1
0∧-6Torrの高真空中で結晶成長させた。Siの成長では
原料には多結晶Siを、n型ドーパントの原料にSb用い
た。III-V族半導体層の成長では、III族の原料には金属
を、P及びAsの原料にはフォスフィン及びアルシンを、
そしてNの原料には窒素分子をrfプラズマにより活性化
したNを用いた。n型ドーパント、p型ドーパントの原料
にはそれぞれSiとC(ネオペンタン)を用いた。成長温度
は500℃で行われ、応力補償型超格子層及び単一組成で
成る層はすべて300℃でSiと格子整合するように設計さ
れている。その結果、作成プロセスの全温度領域におい
てSiとの格子整合を0.1%以内に保てる。
【００２０】こうしてIII-V族光半導体素子を形成したS
iウエハに、III-V族光半導体素子の表面保護及びMOS-FE
Tのゲート用のSiO2酸化膜を形成する。次に、作成され
た光半導体素子と電子素子にAl及びSiO2を用いて多層配
線を行い電気回路を作成する。
iウエハに、III-V族光半導体素子の表面保護及びMOS-FE
Tのゲート用のSiO2酸化膜を形成する。次に、作成され
た光半導体素子と電子素子にAl及びSiO2を用いて多層配
線を行い電気回路を作成する。
【００２１】最後に、光回路にミラーを作成するために
ハロゲン系反応性イオンビームで45°方向から溝を作成
してOEICが完成する。この溝は基板表面からでも裏面か
らでも作成しやすい方向から作成すれば良い。
ハロゲン系反応性イオンビームで45°方向から溝を作成
してOEICが完成する。この溝は基板表面からでも裏面か
らでも作成しやすい方向から作成すれば良い。
【００２２】次に、このOEICの動作原理を説明する。レ
ーザダイオード駆動用MOS-FETのゲート電極に電圧が印
加されると面発光レーザダイオードに電流が注入され、
レーザ発振する。レーザ光はSi基板内に放射され、45°
ミラーで全反射されて導波路に導かれる。導波されたレ
ーザ光は45°ミラーで再び全反射されてフォトダイオー
ドに導かれる。検出されたレーザ光はフォトダイオード
で電流の変換され、この電流がRESISTORで電圧に変換さ
れさらにこの電圧がMOS-FETで増幅され、最終的にソー
ス電極に出力される。
ーザダイオード駆動用MOS-FETのゲート電極に電圧が印
加されると面発光レーザダイオードに電流が注入され、
レーザ発振する。レーザ光はSi基板内に放射され、45°
ミラーで全反射されて導波路に導かれる。導波されたレ
ーザ光は45°ミラーで再び全反射されてフォトダイオー
ドに導かれる。検出されたレーザ光はフォトダイオード
で電流の変換され、この電流がRESISTORで電圧に変換さ
れさらにこの電圧がMOS-FETで増幅され、最終的にソー
ス電極に出力される。
【００２３】（実施例２）図６に本発明を適用したOEIC
の構造断面図を示す。Si-MOS FETと端面発光レーザダイ
オードが集積された発光部図６(a)とSi-MOS FET及びRES
ISTORとアバランシェフォトダイオードが集積された受
光部図６(b)が異なる基板結晶の上に作成されている。
光ファイバにより接続され、ICチップ間での信号伝送等
に利用される。まず、作成方法について説明する。電子
素子を作成する準備として、p型(511)Si基板にイオン注
入を行う。図６に示す様にアイソレーションの為にPを
注入して高比抵抗のn型領域を作成し、Bをイオン注入し
てP型のIII-V族光半導体素子のコンタクト層、MOS-FET
のソース及びドレイン電極、抵抗等を形成する。次に、
III-V族光半導体素子部を選択成長により形成する。初
めに、端面発光レーザダイオードの構造について述べ
る。図６(a)において、41はp型GaN(0.03)P(0.97)バッフ
ァ層（p=1×10∧18cm∧-3,d=0.1μｍ)、42及び46はそれ
ぞれp型及びn型のAlN(0.04)P(0.96)クラッド層（p,n=1
×10∧18cm∧-3,d=1.0μｍ）、43及び45はそれぞれp型
及びn型のAlGaNPガイド層（p,n=5×10∧17cm∧-3,d=0.0
3μｍ）でAl組成を変化させる事によりバンドギャップ
をパラボリックに変化さた所謂GRIN (Graded-Refractiv
e-Index)構造となっている、44は10nmの格子不整合度が
0%のGaN(0.03)P(0.97)バリア層と1.5nmの格子不整合度
が+2%のGaN(0.10)As(0.90)ウエル層を2.5周期交互に積
層した応力補償していないノンドープ歪量子井戸活性層
(波長:1.24μｍ)、47はSiコンタクト層（n=1×10∧19cm
∧-3,d=0.1μｍ)である。共振器を作成するためにハロ
ゲン系反応性イオンビームで垂直方向からエッチングを
行いミラーを作成してレーザダイオードが完成する。共
振器長は300μｍとした。次に、アバッランシェフォト
ダイオードの構造について述べる。アバッランシェフォ
トダイオードの直径は10μｍである。図６(b)におい
て、48はp型GaPバッファ層（p=2×10∧18,d=0.01μ
ｍ)、49はp型GaN(0.03)P(0.97)バッファ層（p=2×10∧1
8cm∧-3,d=1.0μｍ)、50は実効的に0.8eVのバンドギャ
ップを持つ2nmの格子不整合度が-1%のGaN(0.07)P(0.93)
と1nmの格子不整合度が+2%のGaN(0.10)As(0.90)を交互
に積層したn型応力補償型超格子光吸収層（p=1×10∧15
cm∧-3,d=0.3μｍ)、51はn型Si電解緩和層（n=2×10∧1
7cm∧-3,d=0.05μｍ)、52はn型Si増倍層（n=2×10∧15c
m∧-3,d=0.1μｍ)、53はn型Siキャップ層（n=2×10∧18
cm∧-3,d=1.0μｍ)、54はn型Siコンタクト層（n=2×10
∧19cm∧-3,d=0.1μｍ)である。
の構造断面図を示す。Si-MOS FETと端面発光レーザダイ
オードが集積された発光部図６(a)とSi-MOS FET及びRES
ISTORとアバランシェフォトダイオードが集積された受
光部図６(b)が異なる基板結晶の上に作成されている。
光ファイバにより接続され、ICチップ間での信号伝送等
に利用される。まず、作成方法について説明する。電子
素子を作成する準備として、p型(511)Si基板にイオン注
入を行う。図６に示す様にアイソレーションの為にPを
注入して高比抵抗のn型領域を作成し、Bをイオン注入し
てP型のIII-V族光半導体素子のコンタクト層、MOS-FET
のソース及びドレイン電極、抵抗等を形成する。次に、
III-V族光半導体素子部を選択成長により形成する。初
めに、端面発光レーザダイオードの構造について述べ
る。図６(a)において、41はp型GaN(0.03)P(0.97)バッフ
ァ層（p=1×10∧18cm∧-3,d=0.1μｍ)、42及び46はそれ
ぞれp型及びn型のAlN(0.04)P(0.96)クラッド層（p,n=1
×10∧18cm∧-3,d=1.0μｍ）、43及び45はそれぞれp型
及びn型のAlGaNPガイド層（p,n=5×10∧17cm∧-3,d=0.0
3μｍ）でAl組成を変化させる事によりバンドギャップ
をパラボリックに変化さた所謂GRIN (Graded-Refractiv
e-Index)構造となっている、44は10nmの格子不整合度が
0%のGaN(0.03)P(0.97)バリア層と1.5nmの格子不整合度
が+2%のGaN(0.10)As(0.90)ウエル層を2.5周期交互に積
層した応力補償していないノンドープ歪量子井戸活性層
(波長:1.24μｍ)、47はSiコンタクト層（n=1×10∧19cm
∧-3,d=0.1μｍ)である。共振器を作成するためにハロ
ゲン系反応性イオンビームで垂直方向からエッチングを
行いミラーを作成してレーザダイオードが完成する。共
振器長は300μｍとした。次に、アバッランシェフォト
ダイオードの構造について述べる。アバッランシェフォ
トダイオードの直径は10μｍである。図６(b)におい
て、48はp型GaPバッファ層（p=2×10∧18,d=0.01μ
ｍ)、49はp型GaN(0.03)P(0.97)バッファ層（p=2×10∧1
8cm∧-3,d=1.0μｍ)、50は実効的に0.8eVのバンドギャ
ップを持つ2nmの格子不整合度が-1%のGaN(0.07)P(0.93)
と1nmの格子不整合度が+2%のGaN(0.10)As(0.90)を交互
に積層したn型応力補償型超格子光吸収層（p=1×10∧15
cm∧-3,d=0.3μｍ)、51はn型Si電解緩和層（n=2×10∧1
7cm∧-3,d=0.05μｍ)、52はn型Si増倍層（n=2×10∧15c
m∧-3,d=0.1μｍ)、53はn型Siキャップ層（n=2×10∧18
cm∧-3,d=1.0μｍ)、54はn型Siコンタクト層（n=2×10
∧19cm∧-3,d=0.1μｍ)である。
【００２４】レーザダイオード及びpフォトダイオード
を構成する層は、化学線エピタキシー装置を用いて1×1
0∧-5 Torrの高真空中で結晶成長させた。Siの成長では
原料には多結晶Siを、n型ドーパント、p型ドーパントの
原料にはそれぞれSbとBを用いた。III-V族半導体層の成
長では、III族の原料にはエチル系有機金属を、P及びAs
の原料にはフォスフィン及びアルシンを、そしてNの原
料にはアンモニア分子をECRプラズマにより活性化したN
を用いた。n型ドーパント、p型ドーパントの原料にはそ
れぞれSnとBeを用いた。成長温度は400℃で行われ、応
力補償型超格子層及び単一組成で成る層はすべて300℃
でSiと格子整合するように設計した。こうしてIII-V族
光半導体素子を形成したSiウエハに、III-V族光半導体
素子の表面保護及びMOS-FETのゲート用のSiO2酸化膜を
形成する。次に、作成された光半導体素子と電子素子に
Al及びSiO2を用いて多層配線を行い電気回路を作成す
る。
を構成する層は、化学線エピタキシー装置を用いて1×1
0∧-5 Torrの高真空中で結晶成長させた。Siの成長では
原料には多結晶Siを、n型ドーパント、p型ドーパントの
原料にはそれぞれSbとBを用いた。III-V族半導体層の成
長では、III族の原料にはエチル系有機金属を、P及びAs
の原料にはフォスフィン及びアルシンを、そしてNの原
料にはアンモニア分子をECRプラズマにより活性化したN
を用いた。n型ドーパント、p型ドーパントの原料にはそ
れぞれSnとBeを用いた。成長温度は400℃で行われ、応
力補償型超格子層及び単一組成で成る層はすべて300℃
でSiと格子整合するように設計した。こうしてIII-V族
光半導体素子を形成したSiウエハに、III-V族光半導体
素子の表面保護及びMOS-FETのゲート用のSiO2酸化膜を
形成する。次に、作成された光半導体素子と電子素子に
Al及びSiO2を用いて多層配線を行い電気回路を作成す
る。
【００２５】次に、このOEICの動作原理を説明する。レ
ーザダイオード駆動用MOS-FETのゲート電極に電圧が印
加されると面発光レーザダイオードに電流が注入され、
レーザ発振する。レーザ光は光ファイバに導入され、導
波されたレーザ光はフォトダイオードに導かれる。検出
されたレーザ光はフォトダイオードで電流の変換され、
この電流がRESISTORで電圧に変換されさらにこの電圧が
MOS-FETで増幅され、最終的にソース電極に出力され
る。
ーザダイオード駆動用MOS-FETのゲート電極に電圧が印
加されると面発光レーザダイオードに電流が注入され、
レーザ発振する。レーザ光は光ファイバに導入され、導
波されたレーザ光はフォトダイオードに導かれる。検出
されたレーザ光はフォトダイオードで電流の変換され、
この電流がRESISTORで電圧に変換されさらにこの電圧が
MOS-FETで増幅され、最終的にソース電極に出力され
る。
【００２６】本実施例では発光部と受光部を異なる基板
結晶の上に作成しICチップ間での信号伝送に利用した
が、本実施例１と同様に光導波路又は光ファイバを用い
てICチップ内での信号伝送に利用しても良い。
結晶の上に作成しICチップ間での信号伝送に利用した
が、本実施例１と同様に光導波路又は光ファイバを用い
てICチップ内での信号伝送に利用しても良い。
【００２７】（実施例３）本実施例では、Si基板上に単
体の面発光レーザダイオードを作成した。図7に構造断
面図を示す。面発光レーザダイオードの直径は10μｍで
ある。図７において、61はn型(100)Si基板（n=1×10∧1
8cm∧-3,d=200μｍ)、62はn型GaPバッファ層（n=1×10
∧18cm∧-3, d=0.01μｍ)、63はn型GaN(0.03)P(0.97)バ
ッファ層（n=1×10∧18cm∧-3,d=0.5μｍ)、64はn型半
導体多層膜ミラー（n=1×10∧18cm∧-3）、65はn型Siク
ラッド層（n=1×10∧18cm∧-3）、66はノンドープ活性
層、67はp型Siクラッド層（p=1×10∧18cm∧-3）、68は
誘電体多層膜ミラー、69はp型電極、70はn型電極であ
る。活性層には実効的に0.8eV(波長:1.55μｍ)のバンド
ギャップを持つ2nmの格子不整合度が-1%のGaN(0.07)P
(0.93)と1nmの格子不整合度が+2%のGaN(0.10)As(0.90)
を交互に積層した応力補償型超格子層用いた。その厚さ
は半導体中で凡そ1/4波長となる様に33周期積層しd=100
nmとした。n型クラッド層の厚さを半導体中で3/8波長、
p型クラッド層の厚さを半導体中で2+3/8波長とし3波長
共振器を作成した。p型クラッド層は抵抗率を下げるた
めにp=2×10∧18cm∧-3と高濃度ドーピングを行ってい
る。半導体多層膜ミラーは、半導体中で1/4波長厚の高
屈折率GaN(0.03)P(0.97)層と半導体中で1/4波長厚の低
屈折率AlN(0.04)P(0.96)層を交互に積層して作成した。
反射率を99%以上にする為にミラー層の積層回数は20回
とした。誘電体多層膜ミラーは、誘電体中で1/4波長厚
さの高屈折率アモルファスSi層と誘電体中で1/4波長厚
さの低屈折率SiO2層を交互に積層して構成される。反射
率を99%以上にする為にミラー層の積層回数は5回とし
た。誘電体多層膜ミラーは高屈折率層と低屈折率層が交
互に積層されていれば良いので、SiNとSiO2、アモルフ
ァスSiとSiN、或いはTiO2とSiO2を用いても良い。半導
体層62-67は、ガスソース分子線エピタキシー装置を用
いて連続して1×10∧-7Torrの高真空中で結晶成長させ
た。Siの成長では原料には多結晶Siを、n型ドーパン
ト、p型ドーパントの原料にはそれぞれSbとBを用いた。
III-V族半導体層の成長では、III族の原料には金属を、
P及びAsの原料にはフォスフィン及びアルシンを、そし
てNの原料には窒素分子をrfプラズマにより活性化したN
を用いた。n型ドーパント、p型ドーパントの原料にはそ
れぞれSiとC(ネオペンタン)を用いた。成長温度は600℃
で行われ、応力補償型超格子層及び単一組成で成る層は
すべて300℃でSiと格子整合するように設計されてい
る。その結果、作成プロセスの全温度領域においてSiと
の格子整合を0.1%以内に保てる。結晶成長を終えたウエ
ハに誘電体多層膜を堆積する。次に、ハロゲン系反応性
イオンビームで垂直方向からエッチングを行い図７に示
す様に素子を分離する。素子の直径は10μｍとした。最
後に、p、n型の電極を形成して面発光型レーザーダイオ
ードが完成する。本レーザダイオードは、ミスフィット
転位が発生しないので素子寿命が長いと言う特徴を有す
る。
体の面発光レーザダイオードを作成した。図7に構造断
面図を示す。面発光レーザダイオードの直径は10μｍで
ある。図７において、61はn型(100)Si基板（n=1×10∧1
8cm∧-3,d=200μｍ)、62はn型GaPバッファ層（n=1×10
∧18cm∧-3, d=0.01μｍ)、63はn型GaN(0.03)P(0.97)バ
ッファ層（n=1×10∧18cm∧-3,d=0.5μｍ)、64はn型半
導体多層膜ミラー（n=1×10∧18cm∧-3）、65はn型Siク
ラッド層（n=1×10∧18cm∧-3）、66はノンドープ活性
層、67はp型Siクラッド層（p=1×10∧18cm∧-3）、68は
誘電体多層膜ミラー、69はp型電極、70はn型電極であ
る。活性層には実効的に0.8eV(波長:1.55μｍ)のバンド
ギャップを持つ2nmの格子不整合度が-1%のGaN(0.07)P
(0.93)と1nmの格子不整合度が+2%のGaN(0.10)As(0.90)
を交互に積層した応力補償型超格子層用いた。その厚さ
は半導体中で凡そ1/4波長となる様に33周期積層しd=100
nmとした。n型クラッド層の厚さを半導体中で3/8波長、
p型クラッド層の厚さを半導体中で2+3/8波長とし3波長
共振器を作成した。p型クラッド層は抵抗率を下げるた
めにp=2×10∧18cm∧-3と高濃度ドーピングを行ってい
る。半導体多層膜ミラーは、半導体中で1/4波長厚の高
屈折率GaN(0.03)P(0.97)層と半導体中で1/4波長厚の低
屈折率AlN(0.04)P(0.96)層を交互に積層して作成した。
反射率を99%以上にする為にミラー層の積層回数は20回
とした。誘電体多層膜ミラーは、誘電体中で1/4波長厚
さの高屈折率アモルファスSi層と誘電体中で1/4波長厚
さの低屈折率SiO2層を交互に積層して構成される。反射
率を99%以上にする為にミラー層の積層回数は5回とし
た。誘電体多層膜ミラーは高屈折率層と低屈折率層が交
互に積層されていれば良いので、SiNとSiO2、アモルフ
ァスSiとSiN、或いはTiO2とSiO2を用いても良い。半導
体層62-67は、ガスソース分子線エピタキシー装置を用
いて連続して1×10∧-7Torrの高真空中で結晶成長させ
た。Siの成長では原料には多結晶Siを、n型ドーパン
ト、p型ドーパントの原料にはそれぞれSbとBを用いた。
III-V族半導体層の成長では、III族の原料には金属を、
P及びAsの原料にはフォスフィン及びアルシンを、そし
てNの原料には窒素分子をrfプラズマにより活性化したN
を用いた。n型ドーパント、p型ドーパントの原料にはそ
れぞれSiとC(ネオペンタン)を用いた。成長温度は600℃
で行われ、応力補償型超格子層及び単一組成で成る層は
すべて300℃でSiと格子整合するように設計されてい
る。その結果、作成プロセスの全温度領域においてSiと
の格子整合を0.1%以内に保てる。結晶成長を終えたウエ
ハに誘電体多層膜を堆積する。次に、ハロゲン系反応性
イオンビームで垂直方向からエッチングを行い図７に示
す様に素子を分離する。素子の直径は10μｍとした。最
後に、p、n型の電極を形成して面発光型レーザーダイオ
ードが完成する。本レーザダイオードは、ミスフィット
転位が発生しないので素子寿命が長いと言う特徴を有す
る。
【００２８】（実施例４）本実施例では、(100)から[11
0]方向に５度傾角したSi基板上に単体のアバッランシェ
フォトダイオードを作成した。本素子は検出光が基板結
晶の裏面から入射する。図８に構造断面図を示す。図８
において、71はn型Si基板（n=1×10∧18cm∧-3,d=200μ
ｍ)、72はn型Siバッファ層（n=1×10∧18cm∧-3, d=0.5
μｍ)、73はp型Si増倍層（p=2×10∧15cm∧-3,d=0.2μ
ｍ)、74はp型Si電解緩和層（p=2×10∧17cm∧-3,d=0.1
μｍ)、75は実効的に0.5eVのバンドギャップを持つ3nm
の格子不整合度が+2%のGaN(0.1)As(0.9)と3nmの格子不
整合度が-2%のGaN(0.14)P(0.86)を交互に積層したノン
ドープ応力補償型超格子光吸収層（p=2×10∧15cm∧-3,
d=0.3μｍ)、76はp型GaN(0.03)P(0.97)キャップ層（p=2
×10∧18cm∧-3,d=1.0μｍ)、77はp型Siコンタクト層
（p=2×10∧19cm∧-3,d=0.1μｍ)、78はポリイミド絶縁
保護膜、79はp型電極、80はn型電極、81は無反射膜であ
る。半導体層72-77は、ガスソース分子線エピタキシー
装置を用いて連続して1×10∧-7Torrの高真空中で結晶
成長させた。Siの成長では原料には多結晶Siを、n型ド
ーパント、p型ドーパントの原料にはそれぞれSbとBを用
いた。III-V族半導体層の成長では、III族の原料には金
属を、P及びAsの原料にはフォスフィン及びアルシン
を、そしてNの原料には窒素分子をrfプラズマにより活
性化したNを用いた。n型ドーパント、p型ドーパントの
原料にはそれぞれSiとC(ネオペンタン)を用いた。成長
温度は600℃で行われ、応力補償型超格子層及び単一組
成で成る層はすべて300℃でSiと格子整合するように設
計されている。その結果、作成プロセスの全温度領域に
おいてSiとの格子整合を0.1%以内に保てる。結晶成長を
終えたウエハは直径が50μｍの受光部とn型電極形成部
を作成するためにウエットエッチングを行い図８の様に
素子を分離する。次に、ポリイミドにより絶縁保護膜を
形成し、n型電極、p型電極を蒸着する。最後に、SiNを
用いて基板結晶裏面に無反射膜81をコートする。本アバ
ッランシェフォトダイオードは、光吸収層のバンドギャ
ップが0.5eVであるので波長が約2.5μｍの長波長光まで
検出でき、電子と正孔の電離係数の差が大きいSiを増倍
層の材料に用いているので高増倍ができる。また、ミス
フィット転位が発生しないので素子寿命も長い。
0]方向に５度傾角したSi基板上に単体のアバッランシェ
フォトダイオードを作成した。本素子は検出光が基板結
晶の裏面から入射する。図８に構造断面図を示す。図８
において、71はn型Si基板（n=1×10∧18cm∧-3,d=200μ
ｍ)、72はn型Siバッファ層（n=1×10∧18cm∧-3, d=0.5
μｍ)、73はp型Si増倍層（p=2×10∧15cm∧-3,d=0.2μ
ｍ)、74はp型Si電解緩和層（p=2×10∧17cm∧-3,d=0.1
μｍ)、75は実効的に0.5eVのバンドギャップを持つ3nm
の格子不整合度が+2%のGaN(0.1)As(0.9)と3nmの格子不
整合度が-2%のGaN(0.14)P(0.86)を交互に積層したノン
ドープ応力補償型超格子光吸収層（p=2×10∧15cm∧-3,
d=0.3μｍ)、76はp型GaN(0.03)P(0.97)キャップ層（p=2
×10∧18cm∧-3,d=1.0μｍ)、77はp型Siコンタクト層
（p=2×10∧19cm∧-3,d=0.1μｍ)、78はポリイミド絶縁
保護膜、79はp型電極、80はn型電極、81は無反射膜であ
る。半導体層72-77は、ガスソース分子線エピタキシー
装置を用いて連続して1×10∧-7Torrの高真空中で結晶
成長させた。Siの成長では原料には多結晶Siを、n型ド
ーパント、p型ドーパントの原料にはそれぞれSbとBを用
いた。III-V族半導体層の成長では、III族の原料には金
属を、P及びAsの原料にはフォスフィン及びアルシン
を、そしてNの原料には窒素分子をrfプラズマにより活
性化したNを用いた。n型ドーパント、p型ドーパントの
原料にはそれぞれSiとC(ネオペンタン)を用いた。成長
温度は600℃で行われ、応力補償型超格子層及び単一組
成で成る層はすべて300℃でSiと格子整合するように設
計されている。その結果、作成プロセスの全温度領域に
おいてSiとの格子整合を0.1%以内に保てる。結晶成長を
終えたウエハは直径が50μｍの受光部とn型電極形成部
を作成するためにウエットエッチングを行い図８の様に
素子を分離する。次に、ポリイミドにより絶縁保護膜を
形成し、n型電極、p型電極を蒸着する。最後に、SiNを
用いて基板結晶裏面に無反射膜81をコートする。本アバ
ッランシェフォトダイオードは、光吸収層のバンドギャ
ップが0.5eVであるので波長が約2.5μｍの長波長光まで
検出でき、電子と正孔の電離係数の差が大きいSiを増倍
層の材料に用いているので高増倍ができる。また、ミス
フィット転位が発生しないので素子寿命も長い。
【００２９】（実施例５）図９に本発明を適用した半導
体レーザの構造断面図を示す。図９において、91はn型
(110)Si基板、92はn型GaPクラッド層（1μｍ）、93はノ
ンドープGaN(0.1)As(0.9)活性層(50nm)、94はp型GaPク
ラッド層（1μｍ）である。92から94の層は、化学線エ
ピタキシー装置を用いて1×10∧-2Torrの高真空中で連
続してSi基板91上に結晶成長させた。III族の原料には
金属を、P及びAsの原料にはフォスフィン及びアルシン
を、そしてNの原料には活性化窒素を用いた。成長を終
えたウエハは、シリコン窒化膜による電流狭窄層95、p
型電極96、n型電極97を施し、３００μｍ角に劈開しチ
ップ化した。この様にして作成した半導体レーザに電流
を注入すると室温において近赤外のレーザ光を発振し
た。本実施例では、クラッド層としてGaPを用いたが活
性層とのバンドギャップ差を大きくするためにAlを加え
て、Al(a)Ga(1-a)P :(0≦a≦1)としても良い。また、こ
のAl(a)Ga(1-a)PにNを加えてAl(a)Ga(1-a)N(x)P(1-x) :
(0≦a≦1,0＜x＜1)とし、完全に基板結晶と格子整合さ
せれば更に良い。
体レーザの構造断面図を示す。図９において、91はn型
(110)Si基板、92はn型GaPクラッド層（1μｍ）、93はノ
ンドープGaN(0.1)As(0.9)活性層(50nm)、94はp型GaPク
ラッド層（1μｍ）である。92から94の層は、化学線エ
ピタキシー装置を用いて1×10∧-2Torrの高真空中で連
続してSi基板91上に結晶成長させた。III族の原料には
金属を、P及びAsの原料にはフォスフィン及びアルシン
を、そしてNの原料には活性化窒素を用いた。成長を終
えたウエハは、シリコン窒化膜による電流狭窄層95、p
型電極96、n型電極97を施し、３００μｍ角に劈開しチ
ップ化した。この様にして作成した半導体レーザに電流
を注入すると室温において近赤外のレーザ光を発振し
た。本実施例では、クラッド層としてGaPを用いたが活
性層とのバンドギャップ差を大きくするためにAlを加え
て、Al(a)Ga(1-a)P :(0≦a≦1)としても良い。また、こ
のAl(a)Ga(1-a)PにNを加えてAl(a)Ga(1-a)N(x)P(1-x) :
(0≦a≦1,0＜x＜1)とし、完全に基板結晶と格子整合さ
せれば更に良い。
【００３０】（実施例６）図10に本発明を適用した発光
ダイオードの構造断面図を示す。図10において、101はn
型(100)GaP基板、102はn型InN(0.4)P(0.6)層（1μ
ｍ）、103はp型InN(0.4)P(0.6)層（1μｍ）である。102
及び103の層は、化学線エピタキシー装置を用いて1×10
∧-3Torrの高真空中で連続してGaP基板101上に結晶成長
させた。III族の原料には有機金属を、P及びAsの原料に
はフォスフィン及びアルシンを、そしてNの原料には活
性化窒素を用いた。成長を終えたウエハは、p型透明電
極104、n型電極105を施した。この様にして作成したダ
イオードに電流を注入すると室温において赤色の発光が
観測できた。
ダイオードの構造断面図を示す。図10において、101はn
型(100)GaP基板、102はn型InN(0.4)P(0.6)層（1μ
ｍ）、103はp型InN(0.4)P(0.6)層（1μｍ）である。102
及び103の層は、化学線エピタキシー装置を用いて1×10
∧-3Torrの高真空中で連続してGaP基板101上に結晶成長
させた。III族の原料には有機金属を、P及びAsの原料に
はフォスフィン及びアルシンを、そしてNの原料には活
性化窒素を用いた。成長を終えたウエハは、p型透明電
極104、n型電極105を施した。この様にして作成したダ
イオードに電流を注入すると室温において赤色の発光が
観測できた。
【００３１】本実施例の光素子ではレーザダイオード、
フォトダイオード及び発光ダイオードの作成について示
したが、本発明が光変調素子などの他の光半導体素子に
適用できる事は言うまでもない。電子素子についてもMO
S-FET以外の電子素子に適用できる事も言うまでもな
く、電気回路についてもSi-ICで実用化されているもの
が適応出来る。また、本実施例１及び２で示した光素子
は電子素子と集積化する事なく単独の素子としても動作
する事は言うまでもない。実施例１から５では基板結晶
としてSiを用いたが、格子定数のほぼ等しいGaPやAlPも
用いる事ができる。また、応力補償型歪超格子において
引っ張り歪を有する層の材料としてはGaNP,AlNP以外に
も広くN系混晶半導体AlGaInNPAsSbを用いる事が出来
る。
フォトダイオード及び発光ダイオードの作成について示
したが、本発明が光変調素子などの他の光半導体素子に
適用できる事は言うまでもない。電子素子についてもMO
S-FET以外の電子素子に適用できる事も言うまでもな
く、電気回路についてもSi-ICで実用化されているもの
が適応出来る。また、本実施例１及び２で示した光素子
は電子素子と集積化する事なく単独の素子としても動作
する事は言うまでもない。実施例１から５では基板結晶
としてSiを用いたが、格子定数のほぼ等しいGaPやAlPも
用いる事ができる。また、応力補償型歪超格子において
引っ張り歪を有する層の材料としてはGaNP,AlNP以外に
も広くN系混晶半導体AlGaInNPAsSbを用いる事が出来
る。
【００３２】
【発明の効果】本発明によれば、Si基板上にIII-V族混
晶半導体をミスフィット転位を発生させる事なくエピタ
キシャル成長させる事が可能となり、Si電子素子とモノ
リシックに集積しうる半導体素子を提供する事ができ、
OEICへ応用できる。
晶半導体をミスフィット転位を発生させる事なくエピタ
キシャル成長させる事が可能となり、Si電子素子とモノ
リシックに集積しうる半導体素子を提供する事ができ、
OEICへ応用できる。
【図面の簡単な説明】
【図１】本発明の実施例１におけるOEICの断面図。
【図２】多層膜ミラーの材料。
【図３】格子不整合度と臨界膜厚の関係。
【図４】GaNAs,GaNP,AlNAs,AlNP及びGaPASのSi基板との
格子不整合度とバンドギャップの関係。
格子不整合度とバンドギャップの関係。
【図５】Si及びGaNPにおける格子定数と温度の関係。
【図６】本発明の実施例２におけるOEICの断面図。
【図７】本発明の実施例３における面発光レーザダイオ
ードの断面図。
ードの断面図。
【図８】本発明の実施例４におけるアバッランシェフォ
トダイオードの断面図。
トダイオードの断面図。
【図９】本発明の実施例５における面発光レーザダイオ
ードの断面図。
ードの断面図。
【図１０】本発明の実施例６における発光ダイオードの
断面図。
断面図。
11…n型Si基板、12…Siクラッド層、13…Siコア層、14
…Siクラッド層、15…n型GaN(0.03)P(0.97)バッファ
層、16…n型半導体多層膜ミラー、17…n型GaN(0.03)P
(0.97)クラッド層、18…2nmのGaN(0.07)P(0.93)と1nmの
GaN(0.10)As(0.90)を交互に積層した応力補償型超格子
活性層、19…p型GaN(0.03)P(0.97)クラッド層、20…p型
半導体多層膜ミラー、21…半金属GaN(0.19)As(0.81)コ
ンタクト層、22…n型GaN(0.03)P(0.97)層、23…2nmのGa
N(0.14)P(0.86)と2nmのGaN(0.10)As(0.90)を交互に積層
したノンドープ応力補償型超格子層、24…p型GaN(0.03)
P(0.97)層、25…半金属GaN(0.19)As(0.81)コンタクト
層、41…p型GaN(0.03)P(0.97)バッファ層、42…p型AlN
(0.04)P(0.96)クラッド層、43…p型AlGaNPガイド層、44
…10nmのGaN(0.03)P(0.97)バリア層と1.5nmのGaN(0.10)
As(0.90)ウエル層を2.5周期交互に積層した応力補償し
ていないノンドープ歪量子井戸活性層、45…n型AlGaNP
ガイド層、46…n型AlN(0.04)P(0.96)クラッド層、47…S
iコンタクト層、48…p型GaPバッファ層、49…p型GaN(0.
03)P(0.97)バッファ層、50…2nmのGaN(0.07)P(0.93)と1
nmのGaN(0.10)As(0.90)を交互に積層したn型応力補償型
超格子光吸収層、51…n型Si電解緩和層、52…n型Si増倍
層、53…n型Siキャップ層、54…n型Siコンタクト層。
…Siクラッド層、15…n型GaN(0.03)P(0.97)バッファ
層、16…n型半導体多層膜ミラー、17…n型GaN(0.03)P
(0.97)クラッド層、18…2nmのGaN(0.07)P(0.93)と1nmの
GaN(0.10)As(0.90)を交互に積層した応力補償型超格子
活性層、19…p型GaN(0.03)P(0.97)クラッド層、20…p型
半導体多層膜ミラー、21…半金属GaN(0.19)As(0.81)コ
ンタクト層、22…n型GaN(0.03)P(0.97)層、23…2nmのGa
N(0.14)P(0.86)と2nmのGaN(0.10)As(0.90)を交互に積層
したノンドープ応力補償型超格子層、24…p型GaN(0.03)
P(0.97)層、25…半金属GaN(0.19)As(0.81)コンタクト
層、41…p型GaN(0.03)P(0.97)バッファ層、42…p型AlN
(0.04)P(0.96)クラッド層、43…p型AlGaNPガイド層、44
…10nmのGaN(0.03)P(0.97)バリア層と1.5nmのGaN(0.10)
As(0.90)ウエル層を2.5周期交互に積層した応力補償し
ていないノンドープ歪量子井戸活性層、45…n型AlGaNP
ガイド層、46…n型AlN(0.04)P(0.96)クラッド層、47…S
iコンタクト層、48…p型GaPバッファ層、49…p型GaN(0.
03)P(0.97)バッファ層、50…2nmのGaN(0.07)P(0.93)と1
nmのGaN(0.10)As(0.90)を交互に積層したn型応力補償型
超格子光吸収層、51…n型Si電解緩和層、52…n型Si増倍
層、53…n型Siキャップ層、54…n型Siコンタクト層。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｓ 5/026 ６１２ Ｈ０１Ｓ 5/026 ６５０
６５０ 5/32
5/32 5/34
5/34 Ｈ０１Ｌ 31/10 Ｂ
(56)参考文献 特開 平４−236477（ＪＰ，Ａ)
特開 平２−288388（ＪＰ，Ａ)
特開 平４−242985（ＪＰ，Ａ)
特開 平４−223330（ＪＰ，Ａ)
特開 昭62−154789（ＪＰ，Ａ)
特開 昭61−289678（ＪＰ，Ａ)
特開 昭62−14465（ＪＰ，Ａ)
特開 昭53−84586（ＪＰ，Ａ)
特開 平４−68579（ＪＰ，Ａ)
特開 平２−288371（ＪＰ，Ａ)
特開 平２−275682（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/15
H01L 31/10 - 31/109
H01L 33/00
H01S 5/026
H01S 5/10 - 5/343
Claims (14)
- 【請求項１】圧縮歪を有する層と引っ張り歪を有する層
を積層して応力を補償した層を用いた半導体素子におい
て引っ張り歪を有する層の材料としてN系混晶半導体Al
(a)Ga(b)In(1-a-b)N(x)P(y)As(z)Sb(1-x-y-z) (0≦a≦
1,0≦b≦1, 0＜x＜1,0≦y＜1,0≦z＜1)を用いる事を特
徴とする半導体素子。 - 【請求項２】上記半導体素子がSi結晶上にエピタキシャ
ル成長している事を特徴とする請求項１に記載の半導体
素子。 - 【請求項３】上記半導体素子がレーザダイオードである
事を特徴とする請求項１に記載の半導体素子。 - 【請求項４】圧縮歪を有する層と引っ張り歪を有する層
を積層して応力を補償した層を上記レーザダイオードの
活性層に用いている事を特徴とする請求項３記載の半導
体素子。 - 【請求項５】上記レーザダイオードのクラッド層又はガ
イド層の材料にAl(a)Ga(1-a)N(x)P(1-x) (0≦a≦1, 0≦
x≦1)が用いられている事を特徴とする請求項３記載の
半導体素子。 - 【請求項６】上記レーザダイオードのクラッド層又はガ
イド層の材料にSiが用いられている事を特徴とする請求
項３記載の半導体素子。 - 【請求項７】上記半導体素子がフォトダイオードである
事を特徴とする請求項１に記載の半導体素子。 - 【請求項８】上記フォトダイオードの光吸収層の材料に
N系混晶半導体Al(a)Ga(b)In(1-a-b)N(x)P(y)As(z)Sb(1-
x-y-z) (0≦a≦1,0≦b≦1, 0＜x＜1,0≦y＜1,0≦z＜1)
が用いられている事を特徴とする請求項７記載の半導体
素子。 - 【請求項９】圧縮歪を有する層と引っ張り歪を有する層
を積層して応力を補償した層を上記フォトダイオードの
光吸収層に用いている事を特徴とする請求項７記載の半
導体素子。 - 【請求項１０】上記フォトダイオードが雪崩増倍型であ
り増倍層の材料にSiが用いられている事を特徴とする請
求項７記載の半導体素子。 - 【請求項１１】N系混晶半導体Al(a)Ga(b)In(1-a-b)N(x)
P(y)As(z)Sb(1-x-y-z) (0≦a≦1,0≦b≦1, 0＜x＜1,0≦
y＜1,0≦z＜1)を用いた半導体素子において、半導体素
子を構成する複数の半導体層の格子歪がミスフィット転
位が発生する臨界歪量以内であり、 上記半導体素子がフォトダイオードであり、 上記フォトダイオードの光吸収層の材料にN系混晶半導
体Al(a)Ga(b)In(1-a-b)N(x)P(y)As(z)Sb(1-x-y-z) (0≦
a≦1,0≦b≦1, 0＜x＜1,0≦y＜1,0≦z＜1)が用いられて
いる事を特徴とする半導体素子。 - 【請求項１２】上記半導体層の格子歪が±4%以内である
事を特徴とする請求項１１記載の半導体素子。 - 【請求項１３】N系混晶半導体Al(a)Ga(b)In(1-a-b)N(x)
P(y)As(z)Sb(1-x-y-z) (0≦a≦1,0≦b≦1, 0＜x＜1,0≦
y＜1,0≦z＜1)を用いた半導体素子において、半導体素
子を構成する複数の半導体層の格子歪がミスフィット転
位が発生する臨界歪量以内であり、 上記半導体素子がフォトダイオードであり、 圧縮歪を有する層と引っ張り歪を有する層を積層して応
力を補償した層を上記フォトダイオードの光吸収層に用
いている事を特徴とする半導体素子。 - 【請求項１４】上記半導体層の格子歪が±4%以内である
事を特徴とする請求項１３記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14175093A JP3425185B2 (ja) | 1993-03-26 | 1993-06-14 | 半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-67885 | 1993-03-26 | ||
| JP6788593 | 1993-03-26 | ||
| JP14175093A JP3425185B2 (ja) | 1993-03-26 | 1993-06-14 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334168A JPH06334168A (ja) | 1994-12-02 |
| JP3425185B2 true JP3425185B2 (ja) | 2003-07-07 |
Family
ID=26409094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14175093A Expired - Lifetime JP3425185B2 (ja) | 1993-03-26 | 1993-06-14 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3425185B2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945963A (ja) * | 1995-07-31 | 1997-02-14 | Eiko Eng:Kk | ＧａＮ系半導体装置 |
| US6233264B1 (en) | 1996-08-27 | 2001-05-15 | Ricoh Company, Ltd. | Optical semiconductor device having an active layer containing N |
| JP4088318B2 (ja) * | 1996-08-27 | 2008-05-21 | 株式会社リコー | 半導体発光素子及び半導体発光素子の製造方法及び光ファイバー通信システム |
| JP4088319B2 (ja) * | 1996-08-27 | 2008-05-21 | 株式会社リコー | 半導体発光素子の製造方法 |
| JP4071308B2 (ja) * | 1996-08-27 | 2008-04-02 | 株式会社リコー | 半導体発光素子及び半導体発光素子の製造方法及び光ファイバー通信システム |
| JP4097232B2 (ja) | 1996-09-05 | 2008-06-11 | 株式会社リコー | 半導体レーザ素子 |
| US6072196A (en) * | 1996-09-05 | 2000-06-06 | Ricoh Company, Ltd. | semiconductor light emitting devices |
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| FI20041213A0 (fi) * | 2004-09-17 | 2004-09-17 | Optogan Oy | Puolijohdeheterorakenne |
| KR101320836B1 (ko) * | 2005-01-26 | 2013-10-22 | 필립스-유니버시태트 마르부르크 | Ⅲ/ⅴ 반도체 |
| JP5010108B2 (ja) * | 2005-03-25 | 2012-08-29 | 株式会社沖データ | 半導体複合装置、プリントヘッド、及びそれを用いた画像形成装置 |
| TWI436494B (zh) | 2005-05-02 | 2014-05-01 | Nichia Corp | Nitride semiconductor components |
| WO2010140373A1 (ja) * | 2009-06-05 | 2010-12-09 | 住友化学株式会社 | センサ、半導体基板、および半導体基板の製造方法 |
| JP5806994B2 (ja) | 2012-09-21 | 2015-11-10 | 株式会社東芝 | 光結合装置 |
| JP2015156440A (ja) * | 2014-02-20 | 2015-08-27 | 日本電信電話株式会社 | 異種半導体基板およびその製造方法 |
| KR102332839B1 (ko) * | 2015-01-29 | 2021-11-30 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 발광 소자 및 발광 소자 패키지 |
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| US10254389B2 (en) | 2015-11-06 | 2019-04-09 | Artilux Corporation | High-speed light sensing apparatus |
| US10418407B2 (en) | 2015-11-06 | 2019-09-17 | Artilux, Inc. | High-speed light sensing apparatus III |
| DE102015119226A1 (de) * | 2015-11-09 | 2017-05-11 | Osram Opto Semiconductors Gmbh | Halbleiterlaserdiode |
| JP6923900B2 (ja) * | 2017-02-24 | 2021-08-25 | 国立大学法人豊橋技術科学大学 | 希薄窒化物犠牲層を用いた化合物半導体薄膜の製造方法 |
| US11105928B2 (en) | 2018-02-23 | 2021-08-31 | Artilux, Inc. | Light-sensing apparatus and light-sensing method thereof |
| TWI758599B (zh) * | 2018-04-08 | 2022-03-21 | 美商光程研創股份有限公司 | 光偵測裝置 |
| CN111613610A (zh) * | 2019-02-25 | 2020-09-01 | 昆山工研院新型平板显示技术中心有限公司 | 微发光二极管像素单元器件结构、制备方法及显示面板 |
| CN112152084A (zh) * | 2020-09-27 | 2020-12-29 | 深圳市飞研智能科技有限公司 | 一种晶格匹配的硅基GaInNP垂直腔面发射激光器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384586A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Optical integrated circuit |
| JPS61289678A (ja) * | 1985-06-18 | 1986-12-19 | Fujitsu Ltd | アバランシユ・ホトダイオ−ド |
| JPS6214465A (ja) * | 1985-07-12 | 1987-01-23 | Oki Electric Ind Co Ltd | モノリシツク光電子集積回路 |
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-
1993
- 1993-06-14 JP JP14175093A patent/JP3425185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334168A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080502 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100502 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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