KR102332839B1 - 발광 소자 및 발광 소자 패키지 - Google Patents

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Abstract

실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
실시 예의 발광 소자는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광 구조체와, 제1 도전형 반도체층 상에 위치한 제1 전극 패드와, 제2 도전형 반도체층 상에 위치한 제2 전극 패드, 및 제1 전극 패드 및 제2 전극 패드 중 적어도 하나의 가장자리와 중첩되는 전류 차단 패턴을 포함할 수 있다.

Description

발광 소자 및 발광 소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}
실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
발광 소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
GaN 계열의 발광 소자(LED)는 천연색 LED 표시소자, LED 교통 신호기, 백색 LED 등 다양한 응용에 사용되고 있다. 최근, 고효율 백색 LED의 발광 효율(luminous efficiency)은 통상의 형광램프의 효율보다 우수하여 일반 조명 분야에서도 형광 램프를 대체할 것으로 기대되고 있다.
종래의 발광 소자는 외부의 정전기와 같은 고전압에 전극들 가장자리에 집중되는 전류 밀집 현상에 의해 전극이 파손되는 문제가 있었다. 특히, 종래의 발광 소자는 높은 구동전압을 이용하는 자외선 발광 소자에서 전류 밀집 현상에 의해 전극의 가장자리가 파손되는 문제가 있었다.
실시 예는 신뢰성을 향상시킬 수 있는 발광 소자 및 발광 소자 패키지를 제공한다.
실시 예는 안정적인 발광 소자 및 발광 소자 패키지를 제공한다.
실시 예에 의한 발광 소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 상에 위치한 활성층, 및 활성층 상에 위치한 제2 도전형 반도체층을 포함하는 발광 구조체; 상기 제1 도전형 반도체층 상에 위치한 제1 전극 패드; 상기 제2 도전형 반도체층 상에 위치한 제2 전극 패드; 및 상기 제1 전극 패드 및 상기 제2 전극 패드 중 적어도 하나의 가장자리와 중첩되는 전류 차단 패턴을 포함할 수 있다.
실시 예에 따른 발광 소자 패키지는 상기 발광 소자를 포함할 수 있다.
실시 예에 따른 발광 소자는 상기 제1 및 제2 전극 패드의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지하여 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
다른 실시 예에 따른 발광 소자는 상기 제1 및 제2 전류 차단 패턴 각각이 상기 제1 및 제2 도전형 반도체층 각각에 형성되어 상기 제1 및 제2 전극 패드의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지할 수 있다. 따라서, 다른 실시 예에 따른 발광 소자는 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
또한, 또 다른 실시 예에 따른 발광 소자는 이온 임플란트 등을 이용하여 상기 제1 전류 차단 패턴이 상기 제1 도전형 반도체층 내에 형성되고, 상기 제2 전류 차단 패턴이 상기 제2 도전형 반도체층 내에 형성되어 상기 제1 및 제2 전극 패드의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지할 수 있다. 따라서, 또 다른 실시 예에 따른 발광 소자는 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
도 1은 실시 예에 따른 발광 소자를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 소자를 도시한 단면도이다.
도 3 내지 도 6은 실시 예에 따른 발광 소자의 제조방법을 도시한 도면이다.
도 7은 다른 실시 예에 따른 발광 소자를 도시한 단면도이다.
도 8은 또 다른 실시 예에 따른 발광 소자들 도시한 단면도이다.
도 9는 실시 예에 따른 발광 소자 발광 소자가 포함된 발광 소자 패키지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 실시 예에 따른 발광 소자 및 발광 소자 패키지에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시 예에 따른 발광 소자를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 소자를 도시한 단면도이다.
도 1 및 도 2를 참조하면, 실시 예에 발광 소자(100)는 기판(105), 발광 구조체(110), 제1 전극 패드(151), 제2 전극 패드(152), 제1 및 제2 전류 차단 패턴(161, 162)을 포함한다.
상기 발광 소자(100)는 UV-C 파장 즉, 100nm-280nm 범위의 자외선 파장을 발광할 수 있다. 상기 발광 소자(100)의 파장은 이에 한정하지 않으며, 가시광선, 적외선 파장 중 적어도 하나의 파장을 발광할 수도 있다.
상기 기판(105)은 질화갈륨계 반도체층을 성장시킬 수 있는 성장 기판으로서, 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3, 석영(quartz) 중 어느 하나를 이용할 수 있다. 상기 기판(105)의 상면에는 복수의 돌출부가 형성될 수 있으며, 상기의 복수의 돌출부는 상기 기판(105)의 식각을 통해 형성하거나, 별도의 러프니스(Roughness)와 같은 광 추출 구조로 형성될 수 있다. 상기 돌출부는 스트라이프 형상, 반구형상, 또는 돔(dome) 형상을 포함할 수 있다.
도면에는 도시되지 않았지만, 상기 기판(105)상에는 버퍼층(미도시)을 더 포함할 수 있다. 상기 버퍼층은 상기 기판(105) 상에 위치하고, 상기 기판(105)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층 기능을 할 수 있다.
상기 버퍼층은 상기 기판(105)과 질화물 계열의 반도체층 사이의 격자 상수 사이의 값을 가질 수 있다. 상기 버퍼층은 ZnO 층과 같은 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조체(110)는 기판(105) 상에 위치한다. 발광 구조체(110)는 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함한다.
상기 제1 도전형 반도체층(112)은 단일층 또는 다중층으로 형성될 수 있다. 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, 제1 도전형 도펀트가 도핑된 3족-5족 화합물 반도체일 수 있다. 상기 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나, 이에 한정되지 않는다. 상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 어느 하나일 수 있다. 상기 활성층(114)은 질화갈륨계 반도체층으로 형성된 우물층 및 장벽층을 포함할 수 있다.
예를 들어, 상기 활성층(114)은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(114)의 장벽층 및 우물층은 활성층의 결정 품질을 향상시키기 위해 불순물이 도핑되지 않은 언도프트층으로 형성될 수 있으나, 순방향 전압을 낮추기 위해 일부 또는 전체 활성 영역 내에 불순물이 도핑될 수도 있다.
상기 제2 도전형 반도체층(116)은 상기 활성층(114) 상에 위치하고, 단일층 또는 다중층으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체일 수 있다. 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나, 이에 한정하지 않는다. 상기 제2 도전형 반도체층(116)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, GaP와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 제1 전극 패드(151)는 상기 제1 도전형 반도체층(112) 상에 위치할 수 있다.
상기 제2 전극 패드(152)는 상기 제2 도전형 반도체층(116) 상에 위치할 수 있다.
상기 제1 및 제2 전극 패드(151, 152)는 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제1 전류 차단 패턴(161)은 상기 제1 도전형 반도체층(112) 상에 위치할 수 있다. 상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 하부에 위치할 수 있다. 상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 가장자리와 중첩될 수 있다. 즉, 상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 가장자리를 따라 끊어짐 없이 연속될 수 있다. 상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 가장자리와 상기 제1 도전형 반도체층(112) 사이에 위치할 수 있다. 상기 제1 전류 차단 패턴(161)의 일부는 상기 제1 전극 패드(151)와 중첩된 영역(OA)을 갖고, 다른 일부는 상기 제1 전극 패드(151)로부터 외부에 노출될 수 있다. 즉, 상기 제1 전류 차단 패턴(161)의 다른 일부는 상기 제1 전극 패드(151)의 가장자리보다 외측으로 돌출될 수 있다. 상기 제1 전류 차단 패턴(161)은 상기 제1 도전형 반도체층(112)의 상부면과 직접 접촉될 수 있다. 상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 하면과 직접 접촉될 수 있다.
상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 가장자리에 집중되는 전류를 차단하는 기능을 포함한다. 즉, 상기 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 가장자리에서 전류 밀집(current crowding) 현상을 방지할 수 있다. 예컨대 실시 예의 발광 소자(100)는 일반적인 가시광선 발광 소자보다 높은 구동전압을 갖는 자외선 파장 발광 소자일 수 있고, 상기 제1 및 제2 전극 패드(151, 152)의 인접한 영역에서 전류 밀집 현상이 발생할 수 있다.
실시 예의 제1 전류 차단 패턴(161)은 상기 제1 전극 패드(151)의 가장자리에 집중되는 전류를 차단할 수 있다. 따라서, 실시 예의 발광 소자(100)는 전류 밀집 현상에 의한 상기 제1 전극 패드(151)의 가장자리 손상을 방지하여 발광 소자(100)의 안정성을 향상시킬 수 있다.
상기 제2 전류 차단 패턴(162)은 상기 제2 도전형 반도체층(116) 상에 위치할 수 있다. 상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 하부에 위치할 수 있다. 상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 가장자리와 중첩될 수 있다. 즉, 상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 가장자리를 따라 끊어짐 없이 연속될 수 있다. 상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 가장자리와 상기 제2 도전형 반도체층(116) 사이에 위치할 수 있다. 상기 제2 전류 차단 패턴(162)의 일부는 상기 제2 전극 패드(152)와 중첩된 영역(OA)을 갖고, 다른 일부는 상기 제2 전극 패드(152)로부터 외부에 노출될 수 있다. 즉, 상기 제2 전류 차단 패턴(162)의 다른 일부는 상기 제2 전극 패드(152)의 가장자리보다 외측으로 돌출될 수 있다. 상기 제2 전류 차단 패턴(162)은 상기 제2 도전형 반도체층(116)의 상부면과 직접 접촉될 수 있다. 상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 하면과 직접 접촉될 수 있다.
상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 가장자리에 집중되는 전류를 차단하는 기능을 포함한다. 즉, 상기 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 가장자리에서 전류 밀집 현상을 방지할 수 있다. 예컨대 실시 예의 발광 소자(100)는 일반적인 가시광선 발광 소자보다 높은 구동전압을 갖는 자외선 파장 발광 소자일 수 있고, 상기 제2 및 제2 전극 패드(152)의 인접한 영역에서 전류 밀집 현상이 발생할 수 있다.
실시 예의 제2 전류 차단 패턴(162)은 상기 제2 전극 패드(152)의 가장자리에 집중되는 전류를 차단할 수 있다. 따라서, 실시 예의 발광 소자(100)는 전류 밀집 현상에 의한 상기 제2 전극 패드(152)의 가장자리 손상을 방지하여 발광 소자(100)의 안정성을 향상시킬 수 있다.
상기 제1 및 제2 전류 차단 패턴(161, 162)은 동시에 형성될 수 있고, 100㎚ 내지 300㎚의 두께(D)를 가질 수 있다.
실시 예의 발광 소자(100)는 상기 제1 및 제2 전류 차단 패턴(161, 162)을 모두 포함하는 구성을 한정하여 설명하고 있지만, 이에 한정하지 않고, 제1 및 제2 전류 차단 패턴(161, 162) 중 어느 하나만 포함할 수도 있다.
실시 예의 발광 소자(100)는 상기 제1 전류 차단 패턴(161)의 일부가 상기 제1 전극 패드(151)의 가장자리보다 외측으로 돌출되고, 상기 제2 전류 차단 패턴(162)의 일부가 상기 제2 전극 패드(152)의 가장자리보다 외측으로 돌출되는 구성을 한정하여 설명하고 있지만, 이에 한정하지 않고, 상기 제1 및 제2 전류 차단 패턴(161, 162) 각각의 가장자리는 상기 제1 및 제2 전극 패드(151, 152) 각각의 가장자리와 나란하게 위치할 수 있다. 즉, 상기 제1 전류 차단 패턴(161)의 전체는 상기 제1 전극 패드(151)와 중첩될 수 있고, 상기 제2 전류 차단 패턴(162)의 전체는 상기 제2 전극 패드(152)와 중첩될 수 있다.
실시 예에 따른 발광 소자(100)는 상기 제1 및 제2 전극 패드(151, 152)의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지하여 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
도 3 내지 도 6은 실시 예에 따른 발광 소자의 제조방법을 도시한 도면이다.
도 3을 참조하면, 실시 예의 발광 소자는 기판(105) 상에 반도체 구조체(110)이 형성된다.
상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(105)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 위에는 요철 구조(P)가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
상기 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 발광구조물(110)의 재료와 기판(105)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 위에는 언도프드(undoped) 반도체층(미도시)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(105) 또는 상기 버퍼층 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광 구조체(110)가 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예를 들어 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
상기 제1 도전형 반도체층(112)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(114)은 상기 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 상기 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(114)은 우물층/장벽층 구조를 포함할 수 있다. 예컨대 상기 활성층(114)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 설명하고 있으나 이에 한정되지 않는다. 또한, 발광 구조체(110)는 상기 제2 도전형 반도체층(116) 상에 상기 제2 도전형과 상이한 극성을 갖는 반도체, 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조체(110)는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현될 수 있다.
도 4를 참조하면, 제1 도전형 반도체층(112)이 일부 노출되도록 활성층(114), 제2 도전형 반도체층(116) 및 상기 제1 도전형 반도체층(112)의 일부가 제거할 수 있다. 이러한 공정은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
도 5를 참조하면, 노출된 제1 도전형 반도체층(112) 상에 제1 전류 차단 패턴(161)이 형성될 수 있고, 제2 도전형 반도체층(116) 상에 제2 전류 차단 패턴(162)이 형성될 수 있다.
상기 제1 및 제2 전류 차단 패턴(161, 162)은 포토 레지스트를 이용한 식각 공정으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 및 제2 전류 차단 패턴(161, 162)은 산화물 또는 질화물등의 절연물질로 구현될 수 있다. 예컨대 상기 전류 차단층(160)은 SiO2, SiNX, SixOy, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 및 제2 전류 차단 패턴(161, 162)은 끊어짐 없는 링타입으로 형성될 수 있다.
도 6을 참조하면, 노출된 제1 도전형 반도체층(112) 상에 제1 전극 패드(151)가 형성될 수 있고, 제2 도전형 반도체층(116) 상에 제2 전극 패드(152)가 형성될 수 있다.
상기 제1 전극 패드(151)는 제1 전류 차단 패턴(161)에 의해 형성된 구획내에 형성될 수 있다. 상기 제1 전극 패드(151)의 가장자리는 상기 제1 전류 차단 패턴(161)과 중첩된 영역(OA)를 갖고, 상기 제1 전류 차단 패턴(161)의 가장자리와 나란한게 위치할 수 있다.
상기 제2 전극 패드(152)는 제2 전류 차단 패턴(162)에 의해 형성된 구획내에 형성될 수 있다. 상기 제2 전극 패드(152)의 가장자리는 상기 제2 전류 차단 패턴(162)과 중첩된 영역(OA)를 갖고, 상기 제2 전류 차단 패턴(162)의 가장자리와 나란한게 위치할 수 있다.
상기 제1 및 제2 전극 패드(151, 152)는 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나로 형성될 수도 있으나 이에 한정되는 것은 아니다.
실시 예에 따른 발광 소자(100)는 상기 제1 및 제2 전극 패드(151, 152)의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지하여 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
도 7은 다른 실시 예에 따른 발광 소자를 도시한 단면도이다.
다른 실시 예는 도 1 내지 도 6의 실시 예의 기술적 특징을 채용할 수 있다.
도 7을 참조하면, 다른 실시 예의 발광 소자(200)는 제1 전류 차단 패턴(261), 제2 전류 차단 패턴(262), 제1 전극 패드(251) 및 제2 전극 패드(252)를 제외한 구성은 도 1의 실시 예에 따른 발광 소자(100)와 동일하므로 동일한 부호를 병기하고 상세한 설명은 생략하기로 하며, 다른 실시 예의 주된 특징 위주로 기술하기로 한다.
상기 발광 구조체(110)는 기판(105) 상에 위치한다. 발광 구조체(110)는 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함한다.
상기 제1 도전형 반도체층(112)은 제1 수용홈(112a)을 포함한다. 상기 제1 수용홈(112a)은 끊어짐 없는 링타입으로 형성될 수 있다.
상기 제2 도전형 반도체층(112)은 제2 수용홈(116a)을 포함한다. 상기 제2 수용홈(116a)은 끊어짐 없는 링타입으로 형성될 수 있다.
상기 제1 전류 차단 패턴(261)은 상기 제1 수용홈(112a)에 형성될 수 있다. 상기 제1 전류 차단 패턴(261)의 상부면은 상기 제1 도전형 반도체층(112)의 상부면과 동일 평면상에 위치할 수 있다.
상기 제2 전류 차단 패턴(262)은 상기 제2 수용홈(116a)에 형성될 수 있다. 상기 제2 전류 차단 패턴(262)의 상부면은 상기 제2 도전형 반도체층(116)의 상부면과 동일 평면상에 위치할 수 있다.
상기 제1 및 제2 전류 차단 패턴(261, 262)은 동시에 형성될 수 있고, 100㎚ 내지 300㎚의 두께(D)를 가질 수 있다. 상기 제1 및 제2 전류 차단 패턴(261, 262)은 산화물 또는 질화물등의 절연물질로 구현될 수 있다. 예컨대 상기 제1 및 제2 전류 차단 패턴(261, 262)은 SiO2, SiNX, SixOy, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나 이에 한정되는 것은 아니다.
다른 실시 예에 따른 발광 소자(200)는 상기 제1 및 제2 전류 차단 패턴(261, 262) 각각이 상기 제1 및 제2 도전형 반도체층(112, 116) 각각에 형성되어 상기 제1 및 제2 전극 패드(251, 252)의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지할 수 있다. 따라서, 다른 실시 예에 따른 발광 소자(200)는 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
도 8은 또 다른 실시 예에 따른 발광 소자들 도시한 단면도이다.
또 다른 실시 예는 도 1 내지 도 6의 실시 예의 기술적 특징을 채용할 수 있다.
도 8을 참조하면, 다른 실시 예의 발광 소자(300)는 제1 전류 차단 패턴(361), 제2 전류 차단 패턴(362), 제1 전극 패드(351) 및 제2 전극 패드(352)를 제외한 구성은 도 1의 실시 예에 따른 발광 소자(100)와 동일하므로 동일한 부호를 병기하고 상세한 설명은 생략하기로 하며, 다른 실시 예의 주된 특징 위주로 기술하기로 한다.
상기 발광 구조체(110)는 기판(105) 상에 위치한다. 발광 구조체(110)는 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함한다.
상기 제1 전류 차단 패턴(361)은 상기 제1 도전형 반도체층(112) 내에 형성될 수 있다. 상기 제1 전류 차단 패턴(361)은 상기 제1 도전형 반도체층(112)과 상이한 도펀트를 포함할 수 있다. 예컨대 상기 제1 전류 차단 패턴(361)은 상기 제1 도전형 반도체층(112)이 n형 반도체인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나, 이에 한정되지 않는다. 상기 제1 전류 차단 패턴(361)의 상부면은 상기 제1 도전형 반도체층(112)의 상부면과 동일 평면상에 위치할 수 있다.
상기 제2 전류 차단 패턴(362)은 상기 제2 도전형 반도체층(116) 내에 형성될 수 있다. 상기 제2 전류 차단 패턴(362)은 상기 제2 도전형 반도체층(116)과 상이한 도펀트를 포함할 수 있다. 예컨대 상기 제2 전류 차단 패턴(362)은 상기 제2 도전형 반도체층(116)이 p형 반도체인 경우, n형 도펀트로서, n형 도펀트로서, Si, Ge, Sn, Se, Te등을 포함할 수 있으나, 이에 한정되지 않는다. 상기 제2 전류 차단 패턴(362)의 상부면은 상기 제2 도전형 반도체층(116)의 상부면과 동일 평면상에 위치할 수 있다.
상기 제1 및 제2 전류 차단 패턴(361, 362)은 동시에 형성될 수 있고, 100㎚ 내지 300㎚의 두께(D)를 가질 수 있다.
또 다른 실시 예에 따른 발광 소자(300)는 이온 임플란트 등을 이용하여 상기 제1 전류 차단 패턴(361)이 상기 제1 도전형 반도체층(112) 내에 형성되고, 상기 제2 전류 차단 패턴(362)이 상기 제2 도전형 반도체층(116) 내에 형성되어 상기 제1 및 제2 전극 패드(351, 352)의 가장자리 주변의 전류 밀집 현상에 의한 손상을 방지할 수 있다. 따라서, 또 다른 실시 예에 따른 발광 소자(300)는 높은 구동전압을 갖는 자외선 파장을 발광하는 자외선 발광 소자의 안정성을 향상시킬 수 있다.
도 9는 실시 예에 따른 발광 소자 발광 소자가 포함된 발광 소자 패키지를 도시한 단면도이다.
도 9를 참조하면, 발광 소자 패키지(700)는 몸체(750)와, 상기 몸체(750)에 적어도 일부가 배치된 제1 리드전극(721) 및 제2 리드전극(723)과, 상기 몸체(750) 상에 상기 제1 리드전극(721) 및 제2 리드전극(723)과 전기적으로 연결되는 상기 발광 소자(800)와, 상기 몸체(750) 상에 상기 발광 소자(800)를 포위하는 몰딩부재(730)를 포함한다.
상기 발광 소자(800)는 도 1 내지 도 8의 기술적 특징적 특징을 채용할 수 있다.
상기 몸체(750)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다.
상기 제1 리드전극(721) 및 상기 제2 리드전극(723)은 서로 전기적으로 분리되며, 상기 몸체(750) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(721) 및 상기 제2 리드전극(723)은 일부는 상기 캐비티 내부에 배치되고, 다른 부분은 상기 몸체(750)의 외부에 배치될 수 있다.
상기 제1 리드전극(721) 및 제2 리드전극(723)은 상기 발광 소자(800)에 전원을 공급하고, 상기 발광 소자(800)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(800)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다.
상기 발광 소자 패키지(700)는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 151, 251, 351: 제1 전극 패드
152, 252, 352: 제2 전극 패드 161, 261, 361: 제1 전류 차단 패턴
162, 262, 362: 제2 전류 차단 패턴

Claims (18)

  1. 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 상에 위치한 활성층, 및 상기 활성층 상에 위치한 제2 도전형 반도체층을 포함하는 발광 구조체;
    상기 제1 도전형 반도체층 상에 위치한 제1 전극 패드;
    상기 제2 도전형 반도체층 상에 위치한 제2 전극 패드; 및
    상기 제1 전극 패드 및 상기 제2 전극 패드 중 적어도 하나의 가장자리와 중첩되는 전류 차단 패턴을 포함하고,
    상기 전류 차단 패턴은,
    상기 제1 전극 패드 하부에 위치하고, 상기 제1 전극 패드의 가장자리와 중첩되는 제1 전류 차단 패턴; 및
    상기 제2 전극 패드 하부에 위치하고, 상기 제2 전극 패드의 가장자리와 중첩되는 제2 전류 차단 패턴을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 전류 차단 패턴이 수용되는 제1 수용홈을 포함하는 발광 소자.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 전류 차단 패턴의 일부는 상기 제1 전극 패드와 수직 방향으로 중첩된 영역을 갖고, 상기 제1 전류 차단 패턴의 다른 일부는 상기 제1 전극 패드로부터 외부에 노출되고,
    상기 제2 전류 차단 패턴의 일부는 상기 제2 전극 패드와 수직 방향으로 중첩된 영역을 갖고, 상기 제2 전류 차단 패턴의 다른 일부는 상기 제2 전극 패드로부터 외부에 노출되는 발광 소자.
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 전류 차단 패턴은 상기 제1 도전형 반도체층 상에 위치하고, 상기 제1 도전형 반도체층과 직접 접촉하고,
    상기 제1 전극 패드는 상기 제1 도전형 반도체층 및 상기 제1 전류 차단 패턴과 직접 접촉하는 발광 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서,
    상기 제2 전류 차단 패턴은 상기 제2 도전형 반도체층 상에 위치하고, 상기 제2 도전형 반도체층과 직접 접촉하고,
    상기 제2 전극 패드는 상기 제2 도전형 반도체층 및 상기 제2 전류 차단 패턴과 직접 접촉하는 발광 소자.
  12. 삭제
  13. 삭제
  14. 제1 항에 있어서,
    상기 제2 도전형 반도체층은 상기 제2 전류 차단 패턴이 수용되는 제2 수용홈을 포함하는 발광 소자.
  15. 제1 도전형 반도체층, 상기 제1 도전형 반도체층의 상에 위치한 활성층, 및 상기 활성층 상에 위치한 제2 도전형 반도체층을 포함하는 발광 구조체;
    상기 제1 도전형 반도체층 상에 위치한 제1 전극 패드;
    상기 제2 도전형 반도체층 상에 위치한 제2 전극 패드; 및
    상기 제1 전극 패드 및 상기 제2 전극 패드 중 적어도 하나의 가장자리와 중첩되는 전류 차단 패턴을 포함하고,
    상기 전류 차단 패턴은,
    상기 제1 전극 패드 하부에 위치하고, 상기 제1 전극 패드의 가장자리와 중첩되는 제1 전류 차단 패턴; 및
    상기 제2 전극 패드 하부에 위치하고, 상기 제2 전극 패드의 가장자리와 중첩되는 제2 전류 차단 패턴을 포함하고,
    상기 제1 전류 차단 패턴은 상기 제1 도전형 반도체층과 상이한 도펀트를 포함하고, 상기 제2 전류 차단 패턴은 상기 제2 도전형 반도체층과 상이한 도펀트를 포함하는 발광 소자.
  16. 삭제
  17. 삭제
  18. 제1 항, 제4 항, 제6 항, 제11 항, 제14 항, 제15 항 중 어느 하나에 기재된 발광 소자를 포함하는 발광 소자 패키지.
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