JP2003077840A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2003077840A JP2003077840A JP2001263610A JP2001263610A JP2003077840A JP 2003077840 A JP2003077840 A JP 2003077840A JP 2001263610 A JP2001263610 A JP 2001263610A JP 2001263610 A JP2001263610 A JP 2001263610A JP 2003077840 A JP2003077840 A JP 2003077840A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- iii
- gap
- semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体装置に関し、シリコン単結
晶基板上に完全に転位をなくした（無欠陥の）III −Ｖ
族化合物半導体層、更にはシリコン層を形成することを
目的とする。 【解決手段】 シリコン単結晶基板１と、シリコン単結
晶基板１上にその臨界膜厚以下の厚さに形成されたＧａ
Ｐバッファ層２と、ＧａＰバッファ層２上に形成されシ
リコン単結晶に実質的に格子整合するように窒素を添加
したIII −Ｖ族化合物半導体からなる複数の半導体層３
とを有する。更には、複数の半導体層３の上にシリコン
表面層を有する。
晶基板上に完全に転位をなくした（無欠陥の）III −Ｖ
族化合物半導体層、更にはシリコン層を形成することを
目的とする。 【解決手段】 シリコン単結晶基板１と、シリコン単結
晶基板１上にその臨界膜厚以下の厚さに形成されたＧａ
Ｐバッファ層２と、ＧａＰバッファ層２上に形成されシ
リコン単結晶に実質的に格子整合するように窒素を添加
したIII −Ｖ族化合物半導体からなる複数の半導体層３
とを有する。更には、複数の半導体層３の上にシリコン
表面層を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、シリコン単結晶基板上に完全に
転位をなくした（無欠陥の）III −Ｖ族化合物半導体層
を形成した半導体装置とその製造方法に関する。
製造方法に関し、特に、シリコン単結晶基板上に完全に
転位をなくした（無欠陥の）III −Ｖ族化合物半導体層
を形成した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来から、シリコン（Ｓｉ）単結晶基板
上に、ＧａＡｓ、ＩｎＰ等のIII −Ｖ族化合物半導体層
を形成することが行われている。これは、大型で安価な
シリコン単結晶を基板とすることにより、Ｓｉでは形成
不可能な発光素子、高速素子、ＭＭＩＣ（Monolithic M
icrowave Integrated Circuit ）等を安価に形成しよう
とするものである。また、Ｓｉ上に形成した集積回路
（ＬＳＩ）と、III −Ｖ族化合物半導体により形成した
発光素子、高速素子、マイクロ波素子等とを組み合わせ
て、相互の特徴を活かしたＯＥＩＣ（光電子集積回路）
等を得ようとするものである。
上に、ＧａＡｓ、ＩｎＰ等のIII −Ｖ族化合物半導体層
を形成することが行われている。これは、大型で安価な
シリコン単結晶を基板とすることにより、Ｓｉでは形成
不可能な発光素子、高速素子、ＭＭＩＣ（Monolithic M
icrowave Integrated Circuit ）等を安価に形成しよう
とするものである。また、Ｓｉ上に形成した集積回路
（ＬＳＩ）と、III −Ｖ族化合物半導体により形成した
発光素子、高速素子、マイクロ波素子等とを組み合わせ
て、相互の特徴を活かしたＯＥＩＣ（光電子集積回路）
等を得ようとするものである。
【０００３】
【発明が解決しようとする課題】Ｓｉの格子定数（５．
４３１オングストローム）とIII −Ｖ族化合物半導体の
格子定数とは、周知のように、本来その違いが大きい
（格子が不整合である）。また、ＳｉとIII −Ｖ族化合
物半導体とでは、熱膨張係数が異なる。更に、IV族に属
するＳｉとIII −Ｖ族化合物半導体とでは、相互の界面
における電子数が異なる。特に、最初の格子不整合の問
題は致命的である。
４３１オングストローム）とIII −Ｖ族化合物半導体の
格子定数とは、周知のように、本来その違いが大きい
（格子が不整合である）。また、ＳｉとIII −Ｖ族化合
物半導体とでは、熱膨張係数が異なる。更に、IV族に属
するＳｉとIII −Ｖ族化合物半導体とでは、相互の界面
における電子数が異なる。特に、最初の格子不整合の問
題は致命的である。
【０００４】このため、シリコン単結晶基板上に形成し
たIII −Ｖ族化合物半導体層には、高密度の結晶欠陥
（正確にはミスフィットによる転位）が生じてしまう。
例えば、当該III −Ｖ族化合物半導体層を用いて発光素
子を形成した場合、この欠陥領域は発光しないか、又
は、多くの場合動作中に欠陥が増殖して発光強度が低下
してしまう。即ち、経時劣化を生じてしまう。
たIII −Ｖ族化合物半導体層には、高密度の結晶欠陥
（正確にはミスフィットによる転位）が生じてしまう。
例えば、当該III −Ｖ族化合物半導体層を用いて発光素
子を形成した場合、この欠陥領域は発光しないか、又
は、多くの場合動作中に欠陥が増殖して発光強度が低下
してしまう。即ち、経時劣化を生じてしまう。
【０００５】このような本来的な問題から、現在では
（正確には１９９０年代後半以降）、シリコン単結晶基
板上に無欠陥の（又は、半導体素子の形成において実用
に耐えうる程度の）III −Ｖ族化合物半導体層を形成す
ることは、事実上できないと認識されるに到っている。
即ち、シリコン単結晶基板上のIII −Ｖ族化合物半導体
層の無転位化は絶望視されている。
（正確には１９９０年代後半以降）、シリコン単結晶基
板上に無欠陥の（又は、半導体素子の形成において実用
に耐えうる程度の）III −Ｖ族化合物半導体層を形成す
ることは、事実上できないと認識されるに到っている。
即ち、シリコン単結晶基板上のIII −Ｖ族化合物半導体
層の無転位化は絶望視されている。
【０００６】本発明は、シリコン単結晶基板上に完全に
転位をなくした（無欠陥の）III −Ｖ族化合物半導体層
を形成した半導体装置及びその製造方法を提供すること
を目的としている。
転位をなくした（無欠陥の）III −Ｖ族化合物半導体層
を形成した半導体装置及びその製造方法を提供すること
を目的としている。
【０００７】また、本発明は、完全に転位をなくした
（無欠陥の）III −Ｖ族化合物半導体層とシリコン半導
体層とを有する半導体装置を提供することを目的として
いる。
（無欠陥の）III −Ｖ族化合物半導体層とシリコン半導
体層とを有する半導体装置を提供することを目的として
いる。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
シリコン単結晶基板と、シリコン単結晶基板上にその臨
界膜厚以下の厚さに形成されたＧａＰバッファ層と、Ｇ
ａＰバッファ層上に形成されシリコン単結晶に実質的に
格子整合するように窒素を添加したIII −Ｖ族化合物半
導体からなる複数の半導体層とを有する。
シリコン単結晶基板と、シリコン単結晶基板上にその臨
界膜厚以下の厚さに形成されたＧａＰバッファ層と、Ｇ
ａＰバッファ層上に形成されシリコン単結晶に実質的に
格子整合するように窒素を添加したIII −Ｖ族化合物半
導体からなる複数の半導体層とを有する。
【０００９】本発明の半導体装置の製造方法は、シリコ
ン単結晶基板上に前記シリコン単結晶基板を第１の基板
温度に加熱しながらその臨界膜厚以下の厚さのＧａＰバ
ッファ層を形成し、ＧａＰバッファ層上にシリコン単結
晶基板を第１の基板温度よりも高い第２の基板温度に加
熱しながらＭＢＥ法によりシリコン単結晶に実質的に格
子整合するように窒素を添加したIII −Ｖ族化合物半導
体からなる複数の半導体層（以下、III −Ｖ−Ｎ半導体
層という）を形成する。
ン単結晶基板上に前記シリコン単結晶基板を第１の基板
温度に加熱しながらその臨界膜厚以下の厚さのＧａＰバ
ッファ層を形成し、ＧａＰバッファ層上にシリコン単結
晶基板を第１の基板温度よりも高い第２の基板温度に加
熱しながらＭＢＥ法によりシリコン単結晶に実質的に格
子整合するように窒素を添加したIII −Ｖ族化合物半導
体からなる複数の半導体層（以下、III −Ｖ−Ｎ半導体
層という）を形成する。
【００１０】本発明の半導体装置及びその製造方法によ
れば、シリコン単結晶基板上に、ＧａＰバッファ層をそ
の臨界膜厚以下の厚さに形成する。これにより、ＧａＰ
バッファ層を無欠陥化（無転位化）するとともに、III
−Ｖ−Ｎ半導体層中のＮがシリコン単結晶基板の表面ま
で到達することを防止できる。また、III −Ｖ族化合物
半導体に、シリコン単結晶に実質的に格子整合するよう
にＮをＶ族原子として添加する。添加の割合は、例えば
Ｖ族原子における組成比で１〜３％である。これによ
り、その格子定数をＳｉに近い値とすることができる。
そこで、この格子定数をＳｉに近くしたIII −Ｖ族化合
物半導体からなるIII −Ｖ−Ｎ半導体層（III −Ｖ−Ｎ
混晶層）を、無欠陥のＧａＰバッファ層を介して、シリ
コン単結晶基板上に形成することにより、これらの間の
僅かな格子定数の相違に起因する欠陥（転位）の発生を
抑えることができる。一方、III −Ｖ−Ｎ半導体層の電
子的な特性は、III −Ｖ族化合物半導体層の電子的な特
性を損なうことはない。従って、III −Ｖ−Ｎ半導体層
を無欠陥化（無転位化）し、これを用いて所望の電子
（又は光）デバイスを形成することができる。
れば、シリコン単結晶基板上に、ＧａＰバッファ層をそ
の臨界膜厚以下の厚さに形成する。これにより、ＧａＰ
バッファ層を無欠陥化（無転位化）するとともに、III
−Ｖ−Ｎ半導体層中のＮがシリコン単結晶基板の表面ま
で到達することを防止できる。また、III −Ｖ族化合物
半導体に、シリコン単結晶に実質的に格子整合するよう
にＮをＶ族原子として添加する。添加の割合は、例えば
Ｖ族原子における組成比で１〜３％である。これによ
り、その格子定数をＳｉに近い値とすることができる。
そこで、この格子定数をＳｉに近くしたIII −Ｖ族化合
物半導体からなるIII −Ｖ−Ｎ半導体層（III −Ｖ−Ｎ
混晶層）を、無欠陥のＧａＰバッファ層を介して、シリ
コン単結晶基板上に形成することにより、これらの間の
僅かな格子定数の相違に起因する欠陥（転位）の発生を
抑えることができる。一方、III −Ｖ−Ｎ半導体層の電
子的な特性は、III −Ｖ族化合物半導体層の電子的な特
性を損なうことはない。従って、III −Ｖ−Ｎ半導体層
を無欠陥化（無転位化）し、これを用いて所望の電子
（又は光）デバイスを形成することができる。
【００１１】
【発明の実施の形態】最初に、本発明によるシリコン単
結晶基板上のIII −Ｖ族化合物半導体層の無欠陥化の原
理について、より詳細に説明する。
結晶基板上のIII −Ｖ族化合物半導体層の無欠陥化の原
理について、より詳細に説明する。
【００１２】ＳｉとＧａＰの格子定数の相違は、Ｓｉと
他のIII −Ｖ族化合物半導体の格子定数の相違と比べる
と小さい。このため、シリコン単結晶基板上に貫通転位
の少ないＧａＰ層を形成できることが知られている。
他のIII −Ｖ族化合物半導体の格子定数の相違と比べる
と小さい。このため、シリコン単結晶基板上に貫通転位
の少ないＧａＰ層を形成できることが知られている。
【００１３】一方、III −Ｖ族化合物半導体に、より原
子半径の小さい窒素（Ｎ）を添加すると、Ｖ族原子が
（それ自体がＶ族である）Ｎに置き換わる。これによ
り、添加後の格子定数は、当該III −Ｖ族化合物半導体
の格子定数より小さくなる（Ｓｉのそれに近い値にな
る）ことが知られている。
子半径の小さい窒素（Ｎ）を添加すると、Ｖ族原子が
（それ自体がＶ族である）Ｎに置き換わる。これによ
り、添加後の格子定数は、当該III −Ｖ族化合物半導体
の格子定数より小さくなる（Ｓｉのそれに近い値にな
る）ことが知られている。
【００１４】また、本発明者等は、ＧａＡｓ基板上にＮ
を添加したＧａＡｓ−Ｎ混晶を形成し、組成分離の生じ
ることのない、かつ、結晶欠陥（貫通転位及びミスフィ
ット転位）のない均質な混晶が形成できることを確認し
ている（藤本他、２０００年春季応用物理学会予稿集、
Oa-P13-17 ）。
を添加したＧａＡｓ−Ｎ混晶を形成し、組成分離の生じ
ることのない、かつ、結晶欠陥（貫通転位及びミスフィ
ット転位）のない均質な混晶が形成できることを確認し
ている（藤本他、２０００年春季応用物理学会予稿集、
Oa-P13-17 ）。
【００１５】そこで、本発明者は、以上に基づいて、シ
リコン単結晶基板上に、ＧａＡｓ−Ｎ混晶等のIII −Ｖ
−Ｎ半導体層を形成すれば、これを完全に転位のない
（無欠陥の）III −Ｖ族化合物半導体層とすることがで
きると考えた。本発明は、このような本発明者による新
たな知見に基づいてなされたものである。即ち、シリコ
ン単結晶基板上に、Ｓｉに格子定数が一致（格子整合）
したIII −Ｖ−Ｎ半導体層を形成することにより、III
−Ｖ族化合物半導体層を無転位化するものである。
リコン単結晶基板上に、ＧａＡｓ−Ｎ混晶等のIII −Ｖ
−Ｎ半導体層を形成すれば、これを完全に転位のない
（無欠陥の）III −Ｖ族化合物半導体層とすることがで
きると考えた。本発明は、このような本発明者による新
たな知見に基づいてなされたものである。即ち、シリコ
ン単結晶基板上に、Ｓｉに格子定数が一致（格子整合）
したIII −Ｖ−Ｎ半導体層を形成することにより、III
−Ｖ族化合物半導体層を無転位化するものである。
【００１６】ところで、高温で成長すると、成長後の冷
却過程でＳｉとIII −Ｖ−Ｎ半導体層との熱膨張係数差
により、III −Ｖ−Ｎ半導体層に引っ張り応力が加わ
る。その結果、III −Ｖ−Ｎ半導体層の表面から転位が
層内に入ってくる。この問題は、III −Ｖ−Ｎ半導体層
の上にＳｉ層を形成することによって解決される。それ
は、表面のＳｉ層は厚いＳｉ基板と格子定数及び熱膨張
係数が同じであるために、応力が加わらないためであ
る。これも本発明者による新たな知見である。
却過程でＳｉとIII −Ｖ−Ｎ半導体層との熱膨張係数差
により、III −Ｖ−Ｎ半導体層に引っ張り応力が加わ
る。その結果、III −Ｖ−Ｎ半導体層の表面から転位が
層内に入ってくる。この問題は、III −Ｖ−Ｎ半導体層
の上にＳｉ層を形成することによって解決される。それ
は、表面のＳｉ層は厚いＳｉ基板と格子定数及び熱膨張
係数が同じであるために、応力が加わらないためであ
る。これも本発明者による新たな知見である。
【００１７】図１は、本発明の半導体装置構成図であ
り、本発明の半導体装置の基本的な構成を示す。
り、本発明の半導体装置の基本的な構成を示す。
【００１８】基板としては、シリコン単結晶基板（以
下、基板という）１が用いられる。基板１は、これには
限られないが、例えば［０１１］方向に４°傾斜した
（１００）面を有するシリコン（Ｓｉ）の単結晶からな
る。基板１の厚さは、例えば４００μｍ〜５００μｍ程
度である。
下、基板という）１が用いられる。基板１は、これには
限られないが、例えば［０１１］方向に４°傾斜した
（１００）面を有するシリコン（Ｓｉ）の単結晶からな
る。基板１の厚さは、例えば４００μｍ〜５００μｍ程
度である。
【００１９】基板１上には、直接III −Ｖ−Ｎ半導体層
３を形成することなく、基板１とIII −Ｖ−Ｎ半導体層
３との間に位置するように、バッファ層２が形成され
る。バッファ層２は、例えばＧａＰからなる。Ｎを添加
しないIII −Ｖ族化合物半導体の中では、ＧａＰの格子
定数がＳｉに近い値であるので、バッファ層としてはＧ
ａＰが好ましい。
３を形成することなく、基板１とIII −Ｖ−Ｎ半導体層
３との間に位置するように、バッファ層２が形成され
る。バッファ層２は、例えばＧａＰからなる。Ｎを添加
しないIII −Ｖ族化合物半導体の中では、ＧａＰの格子
定数がＳｉに近い値であるので、バッファ層としてはＧ
ａＰが好ましい。
【００２０】ＧａＰバッファ層２を形成する必要性は、
本発明者によって初めて見出されたものであって、以下
の通りである。Ｎを含むIII −Ｖ−Ｎ半導体層３をＳｉ
上に直接形成すると、Ｎの原子半径が小さいので、Ｓｉ
に優先的にＮが付着してしまう。このため、基板１の表
面の性質が変化してしまう。このような変成した状態の
表面に対しては、Ｎを添加して格子定数をＳｉのそれに
近づけた意味が失われ、結晶欠陥を生じてしまう。従っ
て、III −Ｖ−Ｎ半導体層３に含まれるＮが基板１に作
用しないように、ＧａＰバッファ層２を形成することが
必要となる。
本発明者によって初めて見出されたものであって、以下
の通りである。Ｎを含むIII −Ｖ−Ｎ半導体層３をＳｉ
上に直接形成すると、Ｎの原子半径が小さいので、Ｓｉ
に優先的にＮが付着してしまう。このため、基板１の表
面の性質が変化してしまう。このような変成した状態の
表面に対しては、Ｎを添加して格子定数をＳｉのそれに
近づけた意味が失われ、結晶欠陥を生じてしまう。従っ
て、III −Ｖ−Ｎ半導体層３に含まれるＮが基板１に作
用しないように、ＧａＰバッファ層２を形成することが
必要となる。
【００２１】ＧａＰバッファ層２の厚さは、例えば２０
ｎｍ（ナノメートル）とされる。ＧａＰバッファ層２の
厚さは、当該組成物（例えばＧａＰ）が基板１のＳｉの
表面を覆う厚さ以上で臨界膜厚以下の範囲とされる。
ｎｍ（ナノメートル）とされる。ＧａＰバッファ層２の
厚さは、当該組成物（例えばＧａＰ）が基板１のＳｉの
表面を覆う厚さ以上で臨界膜厚以下の範囲とされる。
【００２２】「当該組成物が基板１のＳｉの表面を完全
に覆う厚さ」は以下のように定まる。例えば当該組成物
がＧａＰである場合、ＧａＰの単分子層の厚さは約０．
２ｎｍであるので、理論的には単分子層でもＳｉの表面
を覆うことはできる。しかし、実際には、単分子層のＧ
ａＰをＳｉ表面に形成しただけでは、ＧａＰバッファ層
２の表面の性質はＳｉに強く影響され、ＧａＰ（III −
Ｖ族化合物）の性質とはならない（Ｎが付着する可能性
が残る）。また、単分子層の制御は難しい。従って、当
該厚さは、バッファ層２の表面の性質がIII −Ｖ族化合
物の性質となるのに必要なだけの厚さである。実際に
は、数ｎｍあれば十分である。しかし、この例では、余
裕をみて例えば２０ｎｍとしている。
に覆う厚さ」は以下のように定まる。例えば当該組成物
がＧａＰである場合、ＧａＰの単分子層の厚さは約０．
２ｎｍであるので、理論的には単分子層でもＳｉの表面
を覆うことはできる。しかし、実際には、単分子層のＧ
ａＰをＳｉ表面に形成しただけでは、ＧａＰバッファ層
２の表面の性質はＳｉに強く影響され、ＧａＰ（III −
Ｖ族化合物）の性質とはならない（Ｎが付着する可能性
が残る）。また、単分子層の制御は難しい。従って、当
該厚さは、バッファ層２の表面の性質がIII −Ｖ族化合
物の性質となるのに必要なだけの厚さである。実際に
は、数ｎｍあれば十分である。しかし、この例では、余
裕をみて例えば２０ｎｍとしている。
【００２３】一方、「臨界膜厚」は以下のように定ま
る。ＧａＰバッファ層２の厚さが一定の厚さ以下である
と、ＧａＰバッファ層２にミスフィットによる転位を生
じることなく、Ｓｉとの格子定数の相違をＧａＰバッフ
ァ層２の内部応力の蓄積として吸収することができる。
この転位を生じない境界の厚さを「臨界膜厚」という。
しかし、僅かではあってもＧａＰとＳｉの格子定数は相
違するので、ＧａＰバッファ層２の厚さが臨界膜厚を超
えると、両者の格子定数の相違を吸収することができな
くなり、転位を生じてしまう。実際には、バッファ層２
としてＧａＰを用いる場合には５０ｎｍ程度までは転位
を生じないので、その膜厚は５０ｎｍでもよい。しか
し、この例では、余裕をみて例えば２０ｎｍとしてい
る。
る。ＧａＰバッファ層２の厚さが一定の厚さ以下である
と、ＧａＰバッファ層２にミスフィットによる転位を生
じることなく、Ｓｉとの格子定数の相違をＧａＰバッフ
ァ層２の内部応力の蓄積として吸収することができる。
この転位を生じない境界の厚さを「臨界膜厚」という。
しかし、僅かではあってもＧａＰとＳｉの格子定数は相
違するので、ＧａＰバッファ層２の厚さが臨界膜厚を超
えると、両者の格子定数の相違を吸収することができな
くなり、転位を生じてしまう。実際には、バッファ層２
としてＧａＰを用いる場合には５０ｎｍ程度までは転位
を生じないので、その膜厚は５０ｎｍでもよい。しか
し、この例では、余裕をみて例えば２０ｎｍとしてい
る。
【００２４】ＧａＰバッファ層２上には、格子定数がＳ
ｉにほぼ等しいIII −Ｖ−Ｎ半導体層３が形成される。
この例では、III −Ｖ−Ｎ半導体層３は、シリコン単結
晶に実質的に格子整合するようにＮを添加したＧａＰ
1-X ＮX からなる。実際には、後述するように、複数の
III −Ｖ−Ｎ半導体層３が形成される。なお、後述の例
から判るように、複数とは、化合物の組成の相違する場
合の他に、同一の化合物において導伝型（ｐ型とｎ型）
の相違する場合をも含む。III −Ｖ−Ｎ半導体層３は、
ＧａＰバッファ層２と同一の族の化合物であるので、界
面が変質して新たな結晶欠陥が発生する原因はない。従
って、この例ではＧａＰバッファ層２に転位がないの
で、III −Ｖ−Ｎ半導体層３は無転位の層として形成さ
れる。
ｉにほぼ等しいIII −Ｖ−Ｎ半導体層３が形成される。
この例では、III −Ｖ−Ｎ半導体層３は、シリコン単結
晶に実質的に格子整合するようにＮを添加したＧａＰ
1-X ＮX からなる。実際には、後述するように、複数の
III −Ｖ−Ｎ半導体層３が形成される。なお、後述の例
から判るように、複数とは、化合物の組成の相違する場
合の他に、同一の化合物において導伝型（ｐ型とｎ型）
の相違する場合をも含む。III −Ｖ−Ｎ半導体層３は、
ＧａＰバッファ層２と同一の族の化合物であるので、界
面が変質して新たな結晶欠陥が発生する原因はない。従
って、この例ではＧａＰバッファ層２に転位がないの
で、III −Ｖ−Ｎ半導体層３は無転位の層として形成さ
れる。
【００２５】複数のIII −Ｖ−Ｎ半導体層３の厚さは、
例えば全体で数１００ｎｍ〜１５００ｎｍ程度に形成さ
れる。このように厚く形成しても、III −Ｖ−Ｎ半導体
層３は、ＧａＰバッファ層２によりＳｉである基板１か
ら分離され、かつ、Ｓｉに近い格子定数であるので、組
成分離の生じない均質な混晶（III −Ｖ−Ｎ混晶、この
場合はＧａＰ−Ｎ混晶）となっており、かつ、結晶欠陥
（貫通転位及びミスフィット転位）のない完全結晶とな
っている。
例えば全体で数１００ｎｍ〜１５００ｎｍ程度に形成さ
れる。このように厚く形成しても、III −Ｖ−Ｎ半導体
層３は、ＧａＰバッファ層２によりＳｉである基板１か
ら分離され、かつ、Ｓｉに近い格子定数であるので、組
成分離の生じない均質な混晶（III −Ｖ−Ｎ混晶、この
場合はＧａＰ−Ｎ混晶）となっており、かつ、結晶欠陥
（貫通転位及びミスフィット転位）のない完全結晶とな
っている。
【００２６】このように、本発明のIII −Ｖ−Ｎ半導体
層３は、Ｓｉとの界面における結晶欠陥からフリーであ
るので、ＧａＰ1-X ＮX の構成に限られることなく、種
々の構成のIII −Ｖ族化合物半導体とすることができ
る。即ち、所望のデバイスに合わせて、その組成や膜厚
等の構成を自由に選択することができる。例えば、後述
するように、Ａｌy Ｇａ1-y Ｐ1-z Ｎz （ｚは例えば
０．０１〜０．０３）、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz
（ｚは例えば０．０１〜０．０３）のいずれであっても
よい。周知のように、III 族原子は、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）から１又
は複数選択される。Ｖ族原子は、窒素（Ｎ）、燐
（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）から１又は
複数選択される。
層３は、Ｓｉとの界面における結晶欠陥からフリーであ
るので、ＧａＰ1-X ＮX の構成に限られることなく、種
々の構成のIII −Ｖ族化合物半導体とすることができ
る。即ち、所望のデバイスに合わせて、その組成や膜厚
等の構成を自由に選択することができる。例えば、後述
するように、Ａｌy Ｇａ1-y Ｐ1-z Ｎz （ｚは例えば
０．０１〜０．０３）、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz
（ｚは例えば０．０１〜０．０３）のいずれであっても
よい。周知のように、III 族原子は、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）から１又
は複数選択される。Ｖ族原子は、窒素（Ｎ）、燐
（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）から１又は
複数選択される。
【００２７】III −Ｖ−Ｎ半導体層３におけるＮの添加
量は、この例では、例えばＶ族原子（この場合は燐
（Ｐ））における組成比で２％とされる。即ち、ｘは
０．０２とされ、ＧａＰ0.98Ｎ0.02層を形成している。
量は、この例では、例えばＶ族原子（この場合は燐
（Ｐ））における組成比で２％とされる。即ち、ｘは
０．０２とされ、ＧａＰ0.98Ｎ0.02層を形成している。
【００２８】Ｎの添加量は、本発明者の研究によれば、
前記組成比で例えば１〜３％（ｘ＝０．０１〜０．０
３）とすることが、典型的なＭＢＥ法による成長では好
ましい。その特性はＮを含まない既知のIII −Ｖ族化合
物半導体装置の特性に近い特性を示すと予測することが
できる。特に、ＧａＰ層の場合、Ｎの添加量が２％であ
れば、Ｓｉとの格子定数の相違を意識する必要を全くな
くすことができる。Ｎの添加量が１％未満であると、Ｎ
を添加した効果があまり現れない。即ち、III −Ｖ−Ｎ
半導体層３の格子定数がＳｉのそれにあまり近づかな
い。従って、III −Ｖ−Ｎ半導体層３の臨界膜厚が薄く
なり、これを越えた厚さになると転位が入る。Ｎの添加
量が増えると、光デバイスを形成した場合の発光特性が
悪くなる傾向があり、また、結晶性も悪化する（結晶が
歪む）傾向がある。
前記組成比で例えば１〜３％（ｘ＝０．０１〜０．０
３）とすることが、典型的なＭＢＥ法による成長では好
ましい。その特性はＮを含まない既知のIII −Ｖ族化合
物半導体装置の特性に近い特性を示すと予測することが
できる。特に、ＧａＰ層の場合、Ｎの添加量が２％であ
れば、Ｓｉとの格子定数の相違を意識する必要を全くな
くすことができる。Ｎの添加量が１％未満であると、Ｎ
を添加した効果があまり現れない。即ち、III −Ｖ−Ｎ
半導体層３の格子定数がＳｉのそれにあまり近づかな
い。従って、III −Ｖ−Ｎ半導体層３の臨界膜厚が薄く
なり、これを越えた厚さになると転位が入る。Ｎの添加
量が増えると、光デバイスを形成した場合の発光特性が
悪くなる傾向があり、また、結晶性も悪化する（結晶が
歪む）傾向がある。
【００２９】但し、Ｎの添加量は、形成した（複数の）
III −Ｖ−Ｎ半導体層３を用いてどのようなデバイスを
形成するかに依存し、また、III −Ｖ族化合物の（Ｎ以
外の）組成が何であるかにも依存する。例えば、III −
Ｖ族化合物がＧａＰである場合には１０％（ｘが０．１
０）程度のＮを添加することが可能である。従って、発
光特性や結晶性を一応のレベルに維持できるとも考えら
れる。しかし、一方で、Ｎの添加量が少ないほど、発光
特性や結晶性がよいことは明らかである。従って、形成
するデバイス及びIII −Ｖ族化合物の組成に応じて、Ｎ
の添加量を適切な値とする必要がある。
III −Ｖ−Ｎ半導体層３を用いてどのようなデバイスを
形成するかに依存し、また、III −Ｖ族化合物の（Ｎ以
外の）組成が何であるかにも依存する。例えば、III −
Ｖ族化合物がＧａＰである場合には１０％（ｘが０．１
０）程度のＮを添加することが可能である。従って、発
光特性や結晶性を一応のレベルに維持できるとも考えら
れる。しかし、一方で、Ｎの添加量が少ないほど、発光
特性や結晶性がよいことは明らかである。従って、形成
するデバイス及びIII −Ｖ族化合物の組成に応じて、Ｎ
の添加量を適切な値とする必要がある。
【００３０】例えば、デバイス形成に実績のあるＡｌＡ
ｓの格子定数は５．６６０オングストローム、ＧａＡｓ
格子定数は５．６５３２５オングストロームである。両
者の差をＧａＡｓの格子定数で割り１００倍した値を格
子定数差といい、０．１２％である。このことから、格
子定数差が０．１２％より小さい状態は、「格子整合に
近い状態」即ち「実質的に格子整合している状態」と理
解されている。換言すれば、通常の発光デバイスや高速
電子デバイスの形成に必要な１〜３μｍの厚さの層を転
位なしで形成できる。格子定数差が０．１２％より大き
ければ直ちに「格子が不整合」かというとそうではな
く、経験的には、０．２％以下の格子定数差であれば、
実用上デバイス形成に必要な１μｍの厚さの層を転位な
しで形成できると考えてよい。即ち、シリコン単結晶に
実質的に格子整合することが可能なＮの添加量は、格子
定数差を０．２％以下とすることができる量と考えてよ
い。ちなみに、ＧａＰとＳｉとの格子定数差は約０．４
％である（明らかに格子不整合である）。
ｓの格子定数は５．６６０オングストローム、ＧａＡｓ
格子定数は５．６５３２５オングストロームである。両
者の差をＧａＡｓの格子定数で割り１００倍した値を格
子定数差といい、０．１２％である。このことから、格
子定数差が０．１２％より小さい状態は、「格子整合に
近い状態」即ち「実質的に格子整合している状態」と理
解されている。換言すれば、通常の発光デバイスや高速
電子デバイスの形成に必要な１〜３μｍの厚さの層を転
位なしで形成できる。格子定数差が０．１２％より大き
ければ直ちに「格子が不整合」かというとそうではな
く、経験的には、０．２％以下の格子定数差であれば、
実用上デバイス形成に必要な１μｍの厚さの層を転位な
しで形成できると考えてよい。即ち、シリコン単結晶に
実質的に格子整合することが可能なＮの添加量は、格子
定数差を０．２％以下とすることができる量と考えてよ
い。ちなみに、ＧａＰとＳｉとの格子定数差は約０．４
％である（明らかに格子不整合である）。
【００３１】図３は、本発明の半導体装置の説明図であ
り、本発明の半導体装置における結晶欠陥（転位）が無
い様子を模式的に示す。
り、本発明の半導体装置における結晶欠陥（転位）が無
い様子を模式的に示す。
【００３２】図３（Ａ）の右側の図は、本発明の図１の
半導体装置の断面を傾斜させたとき（傾斜断面）の透過
型電子顕微鏡による写真を模式的に示した図である。Ｓ
ｉの基板１とIII −Ｖ−Ｎ半導体層３である（ｎ型）Ｇ
ａＰ0.98Ｎ0.02層との界面及びIII −Ｖ−Ｎ半導体層３
内部には、全く転位が発生していないことが判る。な
お、図３（Ａ）の右側の図においては、ＧａＰバッファ
層２の図示を省略している（図３（Ｂ）及び図３（Ｃ）
において同じ）。
半導体装置の断面を傾斜させたとき（傾斜断面）の透過
型電子顕微鏡による写真を模式的に示した図である。Ｓ
ｉの基板１とIII −Ｖ−Ｎ半導体層３である（ｎ型）Ｇ
ａＰ0.98Ｎ0.02層との界面及びIII −Ｖ−Ｎ半導体層３
内部には、全く転位が発生していないことが判る。な
お、図３（Ａ）の右側の図においては、ＧａＰバッファ
層２の図示を省略している（図３（Ｂ）及び図３（Ｃ）
において同じ）。
【００３３】図３（Ａ）の右側の図との対比のために、
その左側に、従来のＳｉの基板上に直接Ｎを含まないＧ
ａＰ層を厚く（数１００ｎｍ）形成した場合における傾
斜断面の透過型電子顕微鏡による写真を模式的な図とし
て示す。Ｓｉの基板と厚いＧａＰ層との界面において、
転位（黒い線）が相当数発生していることが判る。
その左側に、従来のＳｉの基板上に直接Ｎを含まないＧ
ａＰ層を厚く（数１００ｎｍ）形成した場合における傾
斜断面の透過型電子顕微鏡による写真を模式的な図とし
て示す。Ｓｉの基板と厚いＧａＰ層との界面において、
転位（黒い線）が相当数発生していることが判る。
【００３４】図３（Ｂ）の右側の図は、本発明の他の
（後述する図５の）半導体装置の断面の透過型電子顕微
鏡による写真を模式的に示した図である。Ｓｉの基板１
とIII−Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02光閉
込層との界面及びIII −Ｖ−Ｎ半導体層３内部には、全
く転位が発生していないことが判る。なお、III −Ｖ−
Ｎ半導体層３は複数の化合物半導体層からなるが、その
いずれにおいても各界面を含めて転位は発生していない
ことが判る。
（後述する図５の）半導体装置の断面の透過型電子顕微
鏡による写真を模式的に示した図である。Ｓｉの基板１
とIII−Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02光閉
込層との界面及びIII −Ｖ−Ｎ半導体層３内部には、全
く転位が発生していないことが判る。なお、III −Ｖ−
Ｎ半導体層３は複数の化合物半導体層からなるが、その
いずれにおいても各界面を含めて転位は発生していない
ことが判る。
【００３５】図３（Ｂ）の右側の図との対比のために、
その左側に、従来のＳｉの基板上に直接Ｎを含まないＧ
ａＡｓ層を厚く（数μｍ）形成した場合における断面の
透過型電子顕微鏡による写真を模式的な図として示す。
Ｓｉの基板と厚いＧａＡｓ層との界面からＧａＡｓ層の
厚さ方向のほぼ全域にわたって、転位（黒い線）が発生
していることが判る。
その左側に、従来のＳｉの基板上に直接Ｎを含まないＧ
ａＡｓ層を厚く（数μｍ）形成した場合における断面の
透過型電子顕微鏡による写真を模式的な図として示す。
Ｓｉの基板と厚いＧａＡｓ層との界面からＧａＡｓ層の
厚さ方向のほぼ全域にわたって、転位（黒い線）が発生
していることが判る。
【００３６】図３（Ｃ）は、本発明の他の（後述する図
７の）半導体装置の断面の透過型電子顕微鏡による写真
を模式的に示した図である。即ち、図１の半導体装置に
おいて、III −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ
0.02層の上に、更にＳｉ層を例えばＭＢＥ法により形成
して、ＳＯＩ（Silicon On Insulator）構造としてい
る。なお、この場合のIII −Ｖ−Ｎ半導体層３は高抵抗
（又はイントリンシック）とされる。Ｓｉの基板１とII
I −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02高抵抗層
との界面、III −Ｖ−Ｎ半導体層３内部及び最上層のＳ
ｉ層内部には、全く転位が発生していないことが判る。
７の）半導体装置の断面の透過型電子顕微鏡による写真
を模式的に示した図である。即ち、図１の半導体装置に
おいて、III −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ
0.02層の上に、更にＳｉ層を例えばＭＢＥ法により形成
して、ＳＯＩ（Silicon On Insulator）構造としてい
る。なお、この場合のIII −Ｖ−Ｎ半導体層３は高抵抗
（又はイントリンシック）とされる。Ｓｉの基板１とII
I −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02高抵抗層
との界面、III −Ｖ−Ｎ半導体層３内部及び最上層のＳ
ｉ層内部には、全く転位が発生していないことが判る。
【００３７】図２は、本発明の半導体装置の製造方法説
明図であり、本発明の半導体装置の製造方法を示す。
明図であり、本発明の半導体装置の製造方法を示す。
【００３８】最初に、図２（Ａ）に示すように、前述の
基板１を用意する。実際の基板１は、例えば不純物とし
てＰを添加することにより、ｎ型（ｎ−Ｓｉ基板）とさ
れている。
基板１を用意する。実際の基板１は、例えば不純物とし
てＰを添加することにより、ｎ型（ｎ−Ｓｉ基板）とさ
れている。
【００３９】基板１上に、図２（Ｂ）に示すように、基
板１を第１の基板温度に加熱しながら、周知のＭＥＥ
（Migration Enhanced Epitaxy）法により、ＧａＰバッ
ファ層２を薄く（例えば２０ｎｍに）形成する。第１の
基板温度は、後述の第２の基板温度よりも低い温度、例
えば４５０°である。ＧａＰバッファ層２を、このよう
な低温で（かつ薄く、即ち、臨界膜厚以下に）形成する
ことにより、III −Ｖ−Ｎ半導体層３よりもＳｉとの間
のミスフィットの大きいＧａＰの層を形成しても、結晶
欠陥が生じることを抑えることができる。ＧａＰバッフ
ァ層２は、例えば不純物としてＳｉを添加することによ
り、ｎ型（ｎ−ＧａＰ）とされる。
板１を第１の基板温度に加熱しながら、周知のＭＥＥ
（Migration Enhanced Epitaxy）法により、ＧａＰバッ
ファ層２を薄く（例えば２０ｎｍに）形成する。第１の
基板温度は、後述の第２の基板温度よりも低い温度、例
えば４５０°である。ＧａＰバッファ層２を、このよう
な低温で（かつ薄く、即ち、臨界膜厚以下に）形成する
ことにより、III −Ｖ−Ｎ半導体層３よりもＳｉとの間
のミスフィットの大きいＧａＰの層を形成しても、結晶
欠陥が生じることを抑えることができる。ＧａＰバッフ
ァ層２は、例えば不純物としてＳｉを添加することによ
り、ｎ型（ｎ−ＧａＰ）とされる。
【００４０】なお、ＧａＰバッファ層２を、周知のＭＢ
Ｅ（Molecular Beam Epitaxy）法、ＭＯＶＰＥ（Metal
Organic Vapor Phase Epitaxy ）法、ＭＯＭＢＥ（Meta
l Organic MBE ）法、ＭＯＣＶＤ（Metal Organic Chem
ical Vapor Deposition ）法によって形成してもよい。
但し、ＭＢＥ法によると成膜時の基板温度が５９０°と
やや高くなる。また、ＭＯＶＰＥ法、ＭＯＭＢＥ法、Ｍ
ＯＣＶＤ法によると成膜時の基板温度が７００〜８００
°と高くなる。本発明者の研究によれば、成膜時の温度
が高いほど転位が生じやすくなり、臨界膜厚が薄くなる
傾向にある。従って、高温の成膜方法による程、ＧａＰ
バッファ層２の膜厚を薄くする必要がある。
Ｅ（Molecular Beam Epitaxy）法、ＭＯＶＰＥ（Metal
Organic Vapor Phase Epitaxy ）法、ＭＯＭＢＥ（Meta
l Organic MBE ）法、ＭＯＣＶＤ（Metal Organic Chem
ical Vapor Deposition ）法によって形成してもよい。
但し、ＭＢＥ法によると成膜時の基板温度が５９０°と
やや高くなる。また、ＭＯＶＰＥ法、ＭＯＭＢＥ法、Ｍ
ＯＣＶＤ法によると成膜時の基板温度が７００〜８００
°と高くなる。本発明者の研究によれば、成膜時の温度
が高いほど転位が生じやすくなり、臨界膜厚が薄くなる
傾向にある。従って、高温の成膜方法による程、ＧａＰ
バッファ層２の膜厚を薄くする必要がある。
【００４１】ＧａＰバッファ層２上に、図２（Ｃ）に示
すように、基板１を第２の基板温度に加熱しながら、高
周波プラズマ装置によって活性窒素原子を供給する周知
の固体ソースＭＢＥ法により、Ｎを添加したＧａＰ1-X
ＮX （ｘは０．０１〜０．０３）からなるIII −Ｖ−Ｎ
半導体層３を形成する。第２の基板温度は、第１の基板
温度よりは高いが比較的低い温度、例えば５９０°であ
る。III −Ｖ−Ｎ半導体層３の厚さは、例えば数１００
ｎｍ（全体で数１００ｎｍ〜１５００ｎｍ）程度とされ
る。
すように、基板１を第２の基板温度に加熱しながら、高
周波プラズマ装置によって活性窒素原子を供給する周知
の固体ソースＭＢＥ法により、Ｎを添加したＧａＰ1-X
ＮX （ｘは０．０１〜０．０３）からなるIII −Ｖ−Ｎ
半導体層３を形成する。第２の基板温度は、第１の基板
温度よりは高いが比較的低い温度、例えば５９０°であ
る。III −Ｖ−Ｎ半導体層３の厚さは、例えば数１００
ｎｍ（全体で数１００ｎｍ〜１５００ｎｍ）程度とされ
る。
【００４２】また、後述するように、実際には、複数の
III −Ｖ−Ｎ半導体層３が形成される。即ち、同一のＭ
ＢＥ装置（図示せず）を用いて、基板１を引き続き第２
の基板温度に加熱しながら、ＭＢＥ法により、ソースを
選択して種々のIII −Ｖ−Ｎ半導体層３を連続した工程
で形成する。従って、複数のIII −Ｖ−Ｎ半導体層３の
各々の導伝型は、所望の電子（又は光）デバイスの構造
及び特性に応じて、適切に不純物を選択することにより
制御される。
III −Ｖ−Ｎ半導体層３が形成される。即ち、同一のＭ
ＢＥ装置（図示せず）を用いて、基板１を引き続き第２
の基板温度に加熱しながら、ＭＢＥ法により、ソースを
選択して種々のIII −Ｖ−Ｎ半導体層３を連続した工程
で形成する。従って、複数のIII −Ｖ−Ｎ半導体層３の
各々の導伝型は、所望の電子（又は光）デバイスの構造
及び特性に応じて、適切に不純物を選択することにより
制御される。
【００４３】なお、III −Ｖ−Ｎ半導体層３を周知のＭ
ＯＶＰＥ法、ＭＯＭＢＥ法、ＭＯＣＶＤ法によって形成
してもよい。この場合でも、ＧａＰバッファ層２が高い
温度を経験することになるので、これを考慮してその膜
厚を臨界膜厚以下とする必要がある。
ＯＶＰＥ法、ＭＯＭＢＥ法、ＭＯＣＶＤ法によって形成
してもよい。この場合でも、ＧａＰバッファ層２が高い
温度を経験することになるので、これを考慮してその膜
厚を臨界膜厚以下とする必要がある。
【００４４】以下、図１に示した本発明の半導体装置を
利用して形成されるより具体的な構成の半導体装置につ
いて、詳細に説明する。
利用して形成されるより具体的な構成の半導体装置につ
いて、詳細に説明する。
【００４５】図４は本発明の実施例構成図であり、ダブ
ルヘテロ発光ダイオード用の薄膜構造を有する半導体装
置を示す。
ルヘテロ発光ダイオード用の薄膜構造を有する半導体装
置を示す。
【００４６】この実施例においては、前述のように、ｎ
−Ｓｉからなる基板１上にｎ−ＧａＰからなるＧａＰバ
ッファ層２を形成する。そして、この上に、III −Ｖ−
Ｎ半導体層３として、順に、ｎ−Ａｌy Ｇａ1-y Ｐ1-z
Ｎz 層３１１、ｐ−ＧａＰ1- X ＮX 層３１２、ｐ−Ａｌ
y Ｇａ1-y Ｐ1-z Ｎz 層３１３を形成する。例えば、Ａ
ｌ0.3 Ｇａ0.7 Ｐ0.98Ｎ0.02層３１１及び３１３、Ｇａ
Ｐ0.98Ｎ0.02層３１２である。これにより、ＧａＰ1-X
ＮX 層３１２と、ｎ−Ａｌy Ｇａ1-y Ｐ1-z Ｎ z 層３１
１及びｐ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１３との間
で、ダブルヘテロ構造を形成する。即ち、III −Ｖ−Ｎ
半導体層３は、無欠陥であるので、光デバイスの一部を
構成してもなんら問題がない。なお、ダブルヘテロ構造
は、この例に限られるものではなく、Ｉｎy Ｇａ1-y Ｐ
1-z Ｎz ／ＧａＰ1-x Ｎx ダブルヘテロ構造等のよう
に、周知のダブルヘテロ構造において、そのＶ族原子を
Ｎで置換した構造であってもよい。
−Ｓｉからなる基板１上にｎ−ＧａＰからなるＧａＰバ
ッファ層２を形成する。そして、この上に、III −Ｖ−
Ｎ半導体層３として、順に、ｎ−Ａｌy Ｇａ1-y Ｐ1-z
Ｎz 層３１１、ｐ−ＧａＰ1- X ＮX 層３１２、ｐ−Ａｌ
y Ｇａ1-y Ｐ1-z Ｎz 層３１３を形成する。例えば、Ａ
ｌ0.3 Ｇａ0.7 Ｐ0.98Ｎ0.02層３１１及び３１３、Ｇａ
Ｐ0.98Ｎ0.02層３１２である。これにより、ＧａＰ1-X
ＮX 層３１２と、ｎ−Ａｌy Ｇａ1-y Ｐ1-z Ｎ z 層３１
１及びｐ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１３との間
で、ダブルヘテロ構造を形成する。即ち、III −Ｖ−Ｎ
半導体層３は、無欠陥であるので、光デバイスの一部を
構成してもなんら問題がない。なお、ダブルヘテロ構造
は、この例に限られるものではなく、Ｉｎy Ｇａ1-y Ｐ
1-z Ｎz ／ＧａＰ1-x Ｎx ダブルヘテロ構造等のよう
に、周知のダブルヘテロ構造において、そのＶ族原子を
Ｎで置換した構造であってもよい。
【００４７】図５は本発明の実施例構成図であり、量子
井戸（ＱＷ）レーザ用の薄膜構造を有する半導体装置を
示す。
井戸（ＱＷ）レーザ用の薄膜構造を有する半導体装置を
示す。
【００４８】この実施例においては、ｎ−Ｓｉ基板１及
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、順に、ｎ−ＧａＰ1-X ＮX 層３２１、ｎ−
Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２、ｐ−Ｇａ（Ａ
ｓy'Ｐ1-y'）1-z'Ｎz'層３２３、ｐ−Ｇａ（Ａｓy Ｐ
1-y ）1-z Ｎz 層３２４、ｐ−ＧａＰ1-X ＮX 層３２５
を形成する。例えば、ＧａＰ0.98Ｎ0.02層３２１及び３
２５、ＧａＡｓ0.05Ｐ0. 92Ｎ0.03層３２２及び３２４、
ＧａＡｓ0.66Ｐ0.92Ｎ0.03層３２３である。これによ
り、ｎ−ＧａＰ1-X ＮX 層３２１とｐ−ＧａＰ1-X ＮX
層３２５とでＧａＰＮクラッド層（光閉込層）を形成
し、ｎ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２とｐ−
Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２４とでＧａＡｓＰ
Ｎ光導波層を形成し、ｐ−Ｇａ（Ａｓy'Ｐ1-y'）1-z'Ｎ
z'層３２３でＧａＡｓＰＮ歪量子井戸層を形成する。な
お、量子井戸構造は、この例に限られるものではなく、
周知の量子井戸構造において、そのＶ族原子をＮで置換
した構造であってもよい。また、ＧａＡｓＰＮ光導波層
３２２及び３２４のない量子井戸構造にしても、レーザ
あるいは発光ダイオードに用いることができる。
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、順に、ｎ−ＧａＰ1-X ＮX 層３２１、ｎ−
Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２、ｐ−Ｇａ（Ａ
ｓy'Ｐ1-y'）1-z'Ｎz'層３２３、ｐ−Ｇａ（Ａｓy Ｐ
1-y ）1-z Ｎz 層３２４、ｐ−ＧａＰ1-X ＮX 層３２５
を形成する。例えば、ＧａＰ0.98Ｎ0.02層３２１及び３
２５、ＧａＡｓ0.05Ｐ0. 92Ｎ0.03層３２２及び３２４、
ＧａＡｓ0.66Ｐ0.92Ｎ0.03層３２３である。これによ
り、ｎ−ＧａＰ1-X ＮX 層３２１とｐ−ＧａＰ1-X ＮX
層３２５とでＧａＰＮクラッド層（光閉込層）を形成
し、ｎ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２とｐ−
Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２４とでＧａＡｓＰ
Ｎ光導波層を形成し、ｐ−Ｇａ（Ａｓy'Ｐ1-y'）1-z'Ｎ
z'層３２３でＧａＡｓＰＮ歪量子井戸層を形成する。な
お、量子井戸構造は、この例に限られるものではなく、
周知の量子井戸構造において、そのＶ族原子をＮで置換
した構造であってもよい。また、ＧａＡｓＰＮ光導波層
３２２及び３２４のない量子井戸構造にしても、レーザ
あるいは発光ダイオードに用いることができる。
【００４９】図６は本発明の実施例構成図であり、光電
子集積回路用の薄膜構造を有する半導体装置を示す。
子集積回路用の薄膜構造を有する半導体装置を示す。
【００５０】この実施例においては、ｎ−Ｓｉ基板１及
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、順に、ｎ−ＧａＰ1-X ＮX 層３３１、ｐ−
Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３３２、ｐ−ＧａＰ
1-X ＮX 層３３３を形成する。例えば、ＧａＰ0.98Ｎ
0.02層３３１及び３３３、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層
３３２である。そして、更に、最上層にｐ−Ｓｉ層４３
を例えばＣＶＤ法により形成する。これにより、III −
Ｖ−Ｎ半導体層３によりレーザ素子等の光デバイスを形
成し、ｐ−Ｓｉ層４３にＭＯＳＦＥＴ等からなる集積回
路を形成して、１チップに光電子集積回路を形成するこ
とができる。なお、III −Ｖ−Ｎ半導体層３による光デ
バイス用の構造は、この例に限られるものではなく、周
知の光デバイス構造において、そのＶ族原子をＮで置換
した構造であってもよい。なお、この実施例では、前述
のように、高温で成長しても、成長後の冷却過程で転位
が表面から導入されることを、Ｓｉ層４３が防ぐ作用が
ある。
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、順に、ｎ−ＧａＰ1-X ＮX 層３３１、ｐ−
Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３３２、ｐ−ＧａＰ
1-X ＮX 層３３３を形成する。例えば、ＧａＰ0.98Ｎ
0.02層３３１及び３３３、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層
３３２である。そして、更に、最上層にｐ−Ｓｉ層４３
を例えばＣＶＤ法により形成する。これにより、III −
Ｖ−Ｎ半導体層３によりレーザ素子等の光デバイスを形
成し、ｐ−Ｓｉ層４３にＭＯＳＦＥＴ等からなる集積回
路を形成して、１チップに光電子集積回路を形成するこ
とができる。なお、III −Ｖ−Ｎ半導体層３による光デ
バイス用の構造は、この例に限られるものではなく、周
知の光デバイス構造において、そのＶ族原子をＮで置換
した構造であってもよい。なお、この実施例では、前述
のように、高温で成長しても、成長後の冷却過程で転位
が表面から導入されることを、Ｓｉ層４３が防ぐ作用が
ある。
【００５１】即ち、III −Ｖ族化合物半導体の熱膨張係
数はＳｉのそれよりも大きいので前記冷却過程でより大
きく縮もうとする。しかし、本発明では、III −Ｖ−Ｎ
半導体層３の格子定数がＳｉのそれにほぼ合わせられて
いるので、Ｓｉより大きく収縮することができない。こ
のため、III −Ｖ−Ｎ半導体層３の表面が、欠陥（転
位）が導入されやすい状態となっている。そこで、最上
層に、基板１と熱膨張係数の等しい層としてＳｉ層４３
を形成することにより、III −Ｖ−Ｎ半導体層３を上下
から挟み込んで更にIII −Ｖ−Ｎ半導体層３の収縮を抑
えるとともに、表面を保護して欠陥の発生を抑えてい
る。
数はＳｉのそれよりも大きいので前記冷却過程でより大
きく縮もうとする。しかし、本発明では、III −Ｖ−Ｎ
半導体層３の格子定数がＳｉのそれにほぼ合わせられて
いるので、Ｓｉより大きく収縮することができない。こ
のため、III −Ｖ−Ｎ半導体層３の表面が、欠陥（転
位）が導入されやすい状態となっている。そこで、最上
層に、基板１と熱膨張係数の等しい層としてＳｉ層４３
を形成することにより、III −Ｖ−Ｎ半導体層３を上下
から挟み込んで更にIII −Ｖ−Ｎ半導体層３の収縮を抑
えるとともに、表面を保護して欠陥の発生を抑えてい
る。
【００５２】この実施例では、最上層のＳｉ層４３をＭ
ＯＳＦＥＴ等のデバイス形成のために使用する。しか
し、前述のように、III −Ｖ−Ｎ半導体層３を無欠陥
（無転位）に保つのに有効であるので、最上層のＳｉ層
４３を、図４、図５及び図８のようなデバイス形成の後
に、その最上層に形成してもよい。
ＯＳＦＥＴ等のデバイス形成のために使用する。しか
し、前述のように、III −Ｖ−Ｎ半導体層３を無欠陥
（無転位）に保つのに有効であるので、最上層のＳｉ層
４３を、図４、図５及び図８のようなデバイス形成の後
に、その最上層に形成してもよい。
【００５３】図７は本発明の実施例構成図であり、Ｓｉ
／絶縁体／Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装
置を示す。
／絶縁体／Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装
置を示す。
【００５４】この実施例においては、ｎ−Ｓｉ基板１及
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、ｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１を
形成し、その上にｎ−Ｓｉ層４４を例えばＣＶＤ法によ
り形成する。例えば、Ａｌ0. 3 Ｇａ0.7 Ｐ0.98Ｎ0.02層
３４１である。これにより、高品質で高抵抗（半絶縁
性）のｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１の上に良
質のＳｉ層を形成し、高速のＭＯＳＦＥＴからなる集積
回路や高電圧での動作が可能な高耐圧素子等を形成する
ことができる。なお、ＳＯＩ構造におけるIII −Ｖ−Ｎ
半導体層３は、この例に限られるものではなく、周知の
高抵抗のIII −Ｖ族化合物半導体において、そのＶ族原
子をＮで置換した構造であってもよい。この実施例にお
いても、高温成長後の冷却過程で、転位が表面から導入
されることが、Ｓｉ層４４によって防がれる。
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、ｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１を
形成し、その上にｎ−Ｓｉ層４４を例えばＣＶＤ法によ
り形成する。例えば、Ａｌ0. 3 Ｇａ0.7 Ｐ0.98Ｎ0.02層
３４１である。これにより、高品質で高抵抗（半絶縁
性）のｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１の上に良
質のＳｉ層を形成し、高速のＭＯＳＦＥＴからなる集積
回路や高電圧での動作が可能な高耐圧素子等を形成する
ことができる。なお、ＳＯＩ構造におけるIII −Ｖ−Ｎ
半導体層３は、この例に限られるものではなく、周知の
高抵抗のIII −Ｖ族化合物半導体において、そのＶ族原
子をＮで置換した構造であってもよい。この実施例にお
いても、高温成長後の冷却過程で、転位が表面から導入
されることが、Ｓｉ層４４によって防がれる。
【００５５】図８は本発明の実施例構成図であり、高電
子易動度トランジスタ（ＨＥＭＴ）用の薄膜構造を有す
る半導体装置を示す。
子易動度トランジスタ（ＨＥＭＴ）用の薄膜構造を有す
る半導体装置を示す。
【００５６】この実施例においては、ｎ−Ｓｉ基板１及
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、順に、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３
５１、ｎ−ＧａＰ1-x Ｎx 層３５２を形成する。例え
ば、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層３５１、ｎ−ＧａＰ
0.98Ｎ0.02層３５２である。これにより、Ｇａ（Ａｓy
Ｐ 1-y ）1-z Ｎz 層３５１とＧａＰ1-x Ｎx 層３５２と
の界面に形成した２次元電子雲を制御する高電子易動度
トランジスタを形成することができる。なお、高電子易
動度トランジスタ構造は、この例に限られるものではな
く、周知の高電子易動度トランジスタ構造において、そ
のＶ族原子をＮで置換した構造であってもよい。
びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体
層３として、順に、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３
５１、ｎ−ＧａＰ1-x Ｎx 層３５２を形成する。例え
ば、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層３５１、ｎ−ＧａＰ
0.98Ｎ0.02層３５２である。これにより、Ｇａ（Ａｓy
Ｐ 1-y ）1-z Ｎz 層３５１とＧａＰ1-x Ｎx 層３５２と
の界面に形成した２次元電子雲を制御する高電子易動度
トランジスタを形成することができる。なお、高電子易
動度トランジスタ構造は、この例に限られるものではな
く、周知の高電子易動度トランジスタ構造において、そ
のＶ族原子をＮで置換した構造であってもよい。
【００５７】以上、本発明をその実施の形態に従って説
明したが、本発明はその主旨の範囲において種々の変形
が可能である。
明したが、本発明はその主旨の範囲において種々の変形
が可能である。
【００５８】例えば、III −Ｖ−Ｎ半導体層３を構成す
るIII −Ｖ族化合物半導体は、III族原子としてＡｌ、
Ｇａ、Ｉｎから１又は複数を選択し、Ｖ族原子として
Ｎ、Ｐ、Ａｓ、Ｓｂ１又は複数を選択して形成される化
合物半導体であってよい。従って、また、III −Ｖ−Ｎ
半導体層３に形成する電子（又は光）素子は、ヘテロ接
合バイポーラトランジスタ、多重量子井戸レーザデバイ
ス、量子井戸レーザ以外の種々の超格子デバイス、共鳴
トンネル効果デバイス、量子干渉効果や単一電子トンネ
ル効果等を利用するデバイス等の化合物半導体デバイス
であってよい。このようなデバイスは周辺回路との接続
が困難であると予想されるが、本発明によれば、同一チ
ップのＳｉの基板１上等にＬＳＩを形成できるので、前
記デバイスの利用に大きく寄与することができる。
るIII −Ｖ族化合物半導体は、III族原子としてＡｌ、
Ｇａ、Ｉｎから１又は複数を選択し、Ｖ族原子として
Ｎ、Ｐ、Ａｓ、Ｓｂ１又は複数を選択して形成される化
合物半導体であってよい。従って、また、III −Ｖ−Ｎ
半導体層３に形成する電子（又は光）素子は、ヘテロ接
合バイポーラトランジスタ、多重量子井戸レーザデバイ
ス、量子井戸レーザ以外の種々の超格子デバイス、共鳴
トンネル効果デバイス、量子干渉効果や単一電子トンネ
ル効果等を利用するデバイス等の化合物半導体デバイス
であってよい。このようなデバイスは周辺回路との接続
が困難であると予想されるが、本発明によれば、同一チ
ップのＳｉの基板１上等にＬＳＩを形成できるので、前
記デバイスの利用に大きく寄与することができる。
【００５９】
【発明の効果】本発明によれば、半導体装置及びその製
造方法において、Ｎを添加することにより格子定数をＳ
ｉに近い値としたIII −Ｖ−Ｎ半導体層をシリコン単結
晶基板上に形成する。これにより、III −Ｖ−Ｎ半導体
とＳｉとの間の僅かな格子定数の相違に起因する欠陥
（転位）の発生を抑え、Ｓｉにほぼ格子整合したIII −
Ｖ−Ｎ半導体層を形成することができる。従って、この
III −Ｖ−Ｎ半導体層を無欠陥化（無転位化）したIII
−Ｖ族化合物半導体層として形成することができる。更
に、III −Ｖ−Ｎ半導体層の上にＳｉ層を形成して、高
温成長後の冷却過程で熱膨張係数差に基づく応力によっ
て転位が導入されることを防ぐとともに、無欠陥（無転
位）のIII −Ｖ族化合物半導体層とＳｉ層とを形成する
ことができる。
造方法において、Ｎを添加することにより格子定数をＳ
ｉに近い値としたIII −Ｖ−Ｎ半導体層をシリコン単結
晶基板上に形成する。これにより、III −Ｖ−Ｎ半導体
とＳｉとの間の僅かな格子定数の相違に起因する欠陥
（転位）の発生を抑え、Ｓｉにほぼ格子整合したIII −
Ｖ−Ｎ半導体層を形成することができる。従って、この
III −Ｖ−Ｎ半導体層を無欠陥化（無転位化）したIII
−Ｖ族化合物半導体層として形成することができる。更
に、III −Ｖ−Ｎ半導体層の上にＳｉ層を形成して、高
温成長後の冷却過程で熱膨張係数差に基づく応力によっ
て転位が導入されることを防ぐとともに、無欠陥（無転
位）のIII −Ｖ族化合物半導体層とＳｉ層とを形成する
ことができる。
【図１】本発明の半導体装置構成図であり、本発明の半
導体装置の基本的な構成を示す。
導体装置の基本的な構成を示す。
【図２】本発明の半導体装置の製造方法説明図であり、
本発明の半導体装置の製造方法を示す。
本発明の半導体装置の製造方法を示す。
【図３】本発明の半導体装置の説明図であり、本発明の
半導体装置における結晶欠陥（転位）が無い様子を模式
的に示す。
半導体装置における結晶欠陥（転位）が無い様子を模式
的に示す。
【図４】本発明の実施例構成図であり、ダブルヘテロ発
光ダイオード用の薄膜構造を有する半導体装置を示す。
光ダイオード用の薄膜構造を有する半導体装置を示す。
【図５】本発明の実施例構成図であり、量子井戸（Ｑ
Ｗ）レーザ用の薄膜構造を有する半導体装置を示す。
Ｗ）レーザ用の薄膜構造を有する半導体装置を示す。
【図６】本発明の実施例構成図であり、光電子集積回路
用の薄膜構造を有する半導体装置を示す。
用の薄膜構造を有する半導体装置を示す。
【図７】本発明の実施例構成図であり、Ｓｉ／絶縁体／
Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装置を示す。
Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装置を示す。
【図８】本発明の実施例構成図であり、高電子易動度ト
ランジスタ用の薄膜構造を有する半導体装置を示す。
ランジスタ用の薄膜構造を有する半導体装置を示す。
１：シリコン単結晶基板
２：ＧａＰバッファ層
３：III −Ｖ−Ｎ半導体層
４３、４４：シリコン半導体層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/812 Ｈ０１Ｌ 29/80 Ｈ ５Ｆ１０３
33/00
Ｈ０１Ｓ 5/323 ６１０
Ｆターム(参考） 4G077 AA03 BE44 BE46 DA05 EA02
ED06 EF02 EF03 SC02
5F041 AA40 CA04 CA33 CA34 CA40
CA66 CA67
5F045 AA05 AB11 AB17 AB18 AD08
AD11 AD12 BB12 CA02 CA07
CA12 DA53 DA69
5F073 AA45 AA74 CA07 CA17 CB04
CB07 DA06 DA07 EA29
5F102 GB01 GC01 GD01 GJ03 GK04
GL04 GM04 GQ01 HC01
5F103 AA04 BB41 DD01 GG01 HH03
LL03 LL09 NN01 RR06
Claims (4)
- 【請求項１】 シリコン単結晶基板と、 前記シリコン単結晶基板上に、その臨界膜厚以下の厚さ
に形成されたＧａＰバッファ層と、 前記ＧａＰバッファ層上に形成され、シリコン単結晶に
実質的に格子整合するように窒素を添加したIII −Ｖ族
化合物半導体からなる複数の半導体層とを有する こと
を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、
更に、 前記複数の半導体層の上に形成されたシリコン半導体層
を有することを特徴とする半導体装置。 - 【請求項３】 前記シリコン単結晶基板上に、前記シリ
コン単結晶基板を第１の基板温度に加熱しながら、その
臨界膜厚以下の厚さのＧａＰバッファ層を形成し、 前記ＧａＰバッファ層上に、前記シリコン単結晶基板を
前記第１の基板温度よりも高い第２の基板温度に加熱し
ながら、ＭＢＥ法により、シリコン単結晶に実質的に格
子整合するように窒素を添加したIII −Ｖ族化合物半導
体からなる複数の半導体層を形成することを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記ＧａＰバッファ層をＭＥＥ法により形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263610A JP3782328B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263610A JP3782328B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006033273A Division JP4769094B2 (ja) | 2006-02-10 | 2006-02-10 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003077840A true JP2003077840A (ja) | 2003-03-14 |
| JP2003077840A5 JP2003077840A5 (ja) | 2005-04-07 |
| JP3782328B2 JP3782328B2 (ja) | 2006-06-07 |
Family
ID=19090338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001263610A Expired - Lifetime JP3782328B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3782328B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096331A (ja) * | 2005-09-27 | 2007-04-12 | Philips Lumileds Lightng Co Llc | Ｉｉｉ−ｖ族発光デバイスを成長させるための基板 |
| US7928424B2 (en) * | 2004-03-11 | 2011-04-19 | Epistar Corporation | Nitride-based light-emitting device |
| JP2012054424A (ja) * | 2010-09-01 | 2012-03-15 | Koji Tomita | 太陽電池及びその製造方法 |
| US8562738B2 (en) | 2004-03-11 | 2013-10-22 | Epistar Corporation | Nitride-based light-emitting device |
| JP2016515991A (ja) * | 2013-03-14 | 2016-06-02 | キング アブドラ ユニバーシティ オブ サイエンス アンド テクノロジー | 無欠陥単結晶薄層 |
| US9524869B2 (en) | 2004-03-11 | 2016-12-20 | Epistar Corporation | Nitride-based semiconductor light-emitting device |
| JP2018138501A (ja) * | 2017-02-24 | 2018-09-06 | 国立大学法人豊橋技術科学大学 | 希薄窒化物犠牲層を用いた化合物半導体薄膜の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192320A (ja) * | 1990-11-24 | 1992-07-10 | Kyocera Corp | 半導体素子の製造方法 |
| JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH10326749A (ja) * | 1997-03-28 | 1998-12-08 | Sharp Corp | 化合物半導体の製造方法 |
| JP2000031591A (ja) * | 1998-07-08 | 2000-01-28 | Toshiba Corp | 半導体発光素子 |
| JP2000049104A (ja) * | 1998-05-29 | 2000-02-18 | Sharp Corp | 化合物半導体の結晶成長方法及び化合物半導体装置 |
-
2001
- 2001-08-31 JP JP2001263610A patent/JP3782328B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192320A (ja) * | 1990-11-24 | 1992-07-10 | Kyocera Corp | 半導体素子の製造方法 |
| JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH10326749A (ja) * | 1997-03-28 | 1998-12-08 | Sharp Corp | 化合物半導体の製造方法 |
| JP2000049104A (ja) * | 1998-05-29 | 2000-02-18 | Sharp Corp | 化合物半導体の結晶成長方法及び化合物半導体装置 |
| JP2000031591A (ja) * | 1998-07-08 | 2000-01-28 | Toshiba Corp | 半導体発光素子 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7928424B2 (en) * | 2004-03-11 | 2011-04-19 | Epistar Corporation | Nitride-based light-emitting device |
| US8536565B2 (en) | 2004-03-11 | 2013-09-17 | Epistar Corporation | Nitride-based light-emitting device |
| US8562738B2 (en) | 2004-03-11 | 2013-10-22 | Epistar Corporation | Nitride-based light-emitting device |
| US9524869B2 (en) | 2004-03-11 | 2016-12-20 | Epistar Corporation | Nitride-based semiconductor light-emitting device |
| US10553749B2 (en) | 2004-03-11 | 2020-02-04 | Epistar Corporation | Nitride-based semiconductor light-emitting device |
| JP2007096331A (ja) * | 2005-09-27 | 2007-04-12 | Philips Lumileds Lightng Co Llc | Ｉｉｉ−ｖ族発光デバイスを成長させるための基板 |
| JP2012054424A (ja) * | 2010-09-01 | 2012-03-15 | Koji Tomita | 太陽電池及びその製造方法 |
| JP2016515991A (ja) * | 2013-03-14 | 2016-06-02 | キング アブドラ ユニバーシティ オブ サイエンス アンド テクノロジー | 無欠陥単結晶薄層 |
| JP2018138501A (ja) * | 2017-02-24 | 2018-09-06 | 国立大学法人豊橋技術科学大学 | 希薄窒化物犠牲層を用いた化合物半導体薄膜の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3782328B2 (ja) | 2006-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7101444B2 (en) | Defect-free semiconductor templates for epitaxial growth | |
| US6720196B2 (en) | Nitride-based semiconductor element and method of forming nitride-based semiconductor | |
| US8357925B2 (en) | Optoelectronic device based on non-polar and semi-polar aluminum indium nitride and aluminum indium gallium nitride alloys | |
| Yonezu | Control of structural defects in group III–V–N alloys grown on Si | |
| US6015979A (en) | Nitride-based semiconductor element and method for manufacturing the same | |
| US7339255B2 (en) | Semiconductor device having bidirectionally inclined toward <1-100> and <11-20> relative to {0001} crystal planes | |
| KR100319300B1 (ko) | 이종접합구조의 양자점 버퍼층을 가지는 반도체 소자 | |
| JP3782328B2 (ja) | 半導体装置 | |
| US6525345B1 (en) | Semiconductor photonic device | |
| JP2969979B2 (ja) | オプトエレクトロニクス部品用の半導体構造 | |
| JP3239812B2 (ja) | ＩｎＧａＮ層を含む窒化ガリウム系半導体層の結晶成長方法および窒化ガリウム系発光素子およびその製造方法 | |
| JP4769094B2 (ja) | 半導体装置及びその製造方法 | |
| US8178375B2 (en) | Method of determining compound ratio of compound semiconductor for light generating device | |
| JPH11274563A (ja) | 半導体装置および半導体発光素子 | |
| US5585306A (en) | Methods for producing compound semiconductor devices | |
| JP3898786B2 (ja) | 半導体デバイス | |
| US6320208B1 (en) | II-VI compound semiconductor device | |
| US5302847A (en) | Semiconductor heterostructure having a capping layer preventing deleterious effects of As-P exchange | |
| JP4002323B2 (ja) | 化合物半導体の製造方法 | |
| JP3279308B2 (ja) | 窒化物半導体発光素子 | |
| JP2689919B2 (ja) | 半導体発光素子 | |
| JP3780984B2 (ja) | 窒化物半導体の製造方法 | |
| JP2803375B2 (ja) | 半導体構造体 | |
| JP4157903B2 (ja) | 半導体発光素子の製造方法 | |
| JPH1093194A (ja) | 窒化物半導体発光素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040514 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040514 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060309 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3782328 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |