JP3782328B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、シリコン単結晶基板上に完全に転位をなくした（無欠陥の）III −Ｖ族化合物半導体層とその上のシリコン半導体層とを形成した半導体装置に関する。
【０００２】
【従来の技術】
従来から、シリコン（Ｓｉ）単結晶基板上に、ＧａＡｓ、ＩｎＰ等のIII −Ｖ族化合物半導体層を形成することが行われている。これは、大型で安価なシリコン単結晶を基板とすることにより、Ｓｉでは形成不可能な発光素子、高速素子、ＭＭＩＣ（Monolithic Microwave Integrated Circuit ）等を安価に形成しようとするものである。また、Ｓｉ上に形成した集積回路（ＬＳＩ）と、III −Ｖ族化合物半導体により形成した発光素子、高速素子、マイクロ波素子等とを組み合わせて、相互の特徴を活かしたＯＥＩＣ（光電子集積回路）等を得ようとするものである。
【０００３】
【発明が解決しようとする課題】
Ｓｉの格子定数（５．４３１オングストローム）とIII −Ｖ族化合物半導体の格子定数とは、周知のように、本来その違いが大きい（格子が不整合である）。また、ＳｉとIII −Ｖ族化合物半導体とでは、熱膨張係数が異なる。更に、IV族に属するＳｉとIII −Ｖ族化合物半導体とでは、相互の界面における電子数が異なる。特に、最初の格子不整合の問題は致命的である。
【０００４】
このため、シリコン単結晶基板上に形成したIII −Ｖ族化合物半導体層には、高密度の結晶欠陥（正確にはミスフィットによる転位）が生じてしまう。例えば、当該III −Ｖ族化合物半導体層を用いて発光素子を形成した場合、この欠陥領域は発光しないか、又は、多くの場合動作中に欠陥が増殖して発光強度が低下してしまう。即ち、経時劣化を生じてしまう。
【０００５】
このような本来的な問題から、現在では（正確には１９９０年代後半以降）、シリコン単結晶基板上に無欠陥の（又は、半導体素子の形成において実用に耐えうる程度の）III −Ｖ族化合物半導体層を形成することは、事実上できないと認識されるに到っている。即ち、シリコン単結晶基板上のIII −Ｖ族化合物半導体層の無転位化は絶望視されている。
【０００６】
本発明は、シリコン単結晶基板上に完全に転位をなくした（無欠陥の）III −Ｖ族化合物半導体層とその上のシリコン半導体層とを形成した半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、シリコン単結晶基板と、前記シリコン単結晶基板上に、その臨界膜厚以下の厚さに形成されたＧａＰバッファ層と、前記ＧａＰバッファ層上に形成され、シリコン単結晶に実質的に格子整合するように窒素（Ｎ）を添加したIII −Ｖ族化合物半導体からなる複数の半導体層と、前記複数の半導体層の上に形成されたシリコン半導体層を有する。
【００１０】
本発明の半導体装置によれば、シリコン単結晶基板上に、ＧａＰバッファ層をその臨界膜厚以下の厚さに形成する。これにより、ＧａＰバッファ層を無欠陥化（無転位化）するとともに、III −Ｖ−Ｎ半導体層中のＮがシリコン単結晶基板の表面まで到達することを防止できる。また、III −Ｖ族化合物半導体に、シリコン単結晶に実質的に格子整合するようにＮをＶ族原子として添加する。添加の割合は、例えばＶ族原子における組成比で１〜１０％である。これにより、その格子定数をＳｉに近い値とすることができる。近い値とは、例えばシリコン単結晶と当該III −Ｖ族化合物半導体との間の格子定数差が０．２％以下の場合を言う。そこで、この格子定数をＳｉに近くしたIII −Ｖ族化合物半導体からなるIII −Ｖ−Ｎ半導体層（III −Ｖ−Ｎ混晶層）を、無欠陥のＧａＰバッファ層を介して、シリコン単結晶基板上に形成することにより、これらの間の僅かな格子定数の相違に起因する欠陥（転位）の発生を抑えることができる。一方、III −Ｖ−Ｎ半導体層の電子的な特性は、III −Ｖ族化合物半導体層の電子的な特性を損なうことはない。従って、III −Ｖ−Ｎ半導体層を無欠陥化（無転位化）し、これを用いて所望の電子（又は光）デバイスを形成することができる。更に、無欠陥化したIII −Ｖ−Ｎ半導体層の上に、更に、シリコン半導体層を形成する。これにより、 III −Ｖ−Ｎ半導体層により光デバイスを形成し、シリコン半導体層に集積回路を形成して、１チップに光電子集積回路を形成することができる。
【００１１】
【発明の実施の形態】
最初に、本発明によるシリコン単結晶基板上のIII −Ｖ族化合物半導体層の無欠陥化の原理について、より詳細に説明する。
【００１２】
ＳｉとＧａＰの格子定数の相違は、Ｓｉと他のIII −Ｖ族化合物半導体の格子定数の相違と比べると小さい。このため、シリコン単結晶基板上に貫通転位の少ないＧａＰ層を形成できることが知られている。
【００１３】
一方、III −Ｖ族化合物半導体に、より原子半径の小さい窒素（Ｎ）を添加すると、Ｖ族原子が（それ自体がＶ族である）Ｎに置き換わる。これにより、添加後の格子定数は、当該III −Ｖ族化合物半導体の格子定数より小さくなる（Ｓｉのそれに近い値になる）ことが知られている。
【００１４】
また、本発明者等は、ＧａＡｓ基板上にＮを添加したＧａＡｓ−Ｎ混晶を形成し、組成分離の生じることのない、かつ、結晶欠陥（貫通転位及びミスフィット転位）のない均質な混晶が形成できることを確認している（藤本他、２０００年春季応用物理学会予稿集、Oa-P13-17 ）。
【００１５】
そこで、本発明者は、以上に基づいて、シリコン単結晶基板上に、ＧａＰ−Ｎ混晶等のIII −Ｖ−Ｎ半導体層を形成すれば、これを完全に転位のない（無欠陥の）III −Ｖ族化合物半導体層とすることができると考えた。本発明は、このような本発明者による新たな知見に基づいてなされたものである。即ち、シリコン単結晶基板上に、Ｓｉに格子定数が一致（格子整合）したIII −Ｖ−Ｎ半導体層を形成することにより、III −Ｖ族化合物半導体層を無転位化するものである。
【００１６】
ところで、高温で成長すると、成長後の冷却過程でＳｉとIII −Ｖ−Ｎ半導体層との熱膨張係数差により、III −Ｖ−Ｎ半導体層に引っ張り応力が加わる。その結果、III −Ｖ−Ｎ半導体層の表面から転位が層内に入ってくる。この問題は、III −Ｖ−Ｎ半導体層の上にＳｉ層を形成することによって解決される。それは、表面のＳｉ層は厚いＳｉ基板と格子定数及び熱膨張係数が同じであるために、応力が加わらないためである。これも本発明者による新たな知見である。
【００１７】
図１は、本発明の半導体装置構成図であり、本発明の半導体装置の基本的な構成を示す。
【００１８】
基板としては、シリコン単結晶基板（以下、基板という）１が用いられる。基板１は、これには限られないが、例えば［０１１］方向に４°傾斜した（１００）面を有するシリコン（Ｓｉ）の単結晶からなる。基板１の厚さは、例えば４００μｍ〜５００μｍ程度である。
【００１９】
基板１上には、直接III −Ｖ−Ｎ半導体層３を形成することなく、基板１とIII −Ｖ−Ｎ半導体層３との間に位置するように、バッファ層２が形成される。バッファ層２は、例えばＧａＰからなる。Ｎを添加しないIII −Ｖ族化合物半導体の中では、ＧａＰの格子定数がＳｉに近い値であるので、バッファ層としてはＧａＰが好ましい。
【００２０】
ＧａＰバッファ層２を形成する必要性は、本発明者によって初めて見出されたものであって、以下の通りである。Ｎを含むIII −Ｖ−Ｎ半導体層３をＳｉ上に直接形成すると、Ｎの原子半径が小さいので、Ｓｉに優先的にＮが付着してしまう。このため、基板１の表面の性質が変化してしまう。このような変成した状態の表面に対しては、Ｎを添加して格子定数をＳｉのそれに近づけた意味が失われ、結晶欠陥を生じてしまう。従って、III −Ｖ−Ｎ半導体層３に含まれるＮが基板１に作用しないように、ＧａＰバッファ層２を形成することが必要となる。
【００２１】
ＧａＰバッファ層２の厚さは、例えば２０ｎｍ（ナノメートル）とされる。ＧａＰバッファ層２の厚さは、当該組成物（例えばＧａＰ）が基板１のＳｉの表面を覆う厚さ以上で臨界膜厚以下の範囲とされる。
【００２２】
「当該組成物が基板１のＳｉの表面を完全に覆う厚さ」は以下のように定まる。例えば当該組成物がＧａＰである場合、ＧａＰの単分子層の厚さは約０．２ｎｍであるので、理論的には単分子層でもＳｉの表面を覆うことはできる。しかし、実際には、単分子層のＧａＰをＳｉ表面に形成しただけでは、ＧａＰバッファ層２の表面の性質はＳｉに強く影響され、ＧａＰ（III −Ｖ族化合物）の性質とはならない（Ｎが付着する可能性が残る）。また、単分子層の制御は難しい。従って、当該厚さは、バッファ層２の表面の性質がIII −Ｖ族化合物の性質となるのに必要なだけの厚さである。実際には、数ｎｍあれば十分である。しかし、この例では、余裕をみて例えば２０ｎｍとしている。
【００２３】
一方、「臨界膜厚」は以下のように定まる。ＧａＰバッファ層２の厚さが一定の厚さ以下であると、ＧａＰバッファ層２にミスフィットによる転位を生じることなく、Ｓｉとの格子定数の相違をＧａＰバッファ層２の内部応力の蓄積として吸収することができる。この転位を生じない境界の厚さを「臨界膜厚」という。しかし、僅かではあってもＧａＰとＳｉの格子定数は相違するので、ＧａＰバッファ層２の厚さが臨界膜厚を超えると、両者の格子定数の相違を吸収することができなくなり、転位を生じてしまう。実際には、バッファ層２としてＧａＰを用いる場合には５０ｎｍ程度までは転位を生じないので、その膜厚は５０ｎｍでもよい。しかし、この例では、余裕をみて例えば２０ｎｍとしている。
【００２４】
ＧａＰバッファ層２上には、格子定数がＳｉにほぼ等しいIII −Ｖ−Ｎ半導体層３が形成される。この例では、III −Ｖ−Ｎ半導体層３は、シリコン単結晶に実質的に格子整合するようにＮを添加したＧａＰ1-X ＮX からなる。実際には、後述するように、複数のIII −Ｖ−Ｎ半導体層３が形成される。なお、後述の例から判るように、複数とは、化合物の組成の相違する場合の他に、同一の化合物において導伝型（ｐ型とｎ型）の相違する場合をも含む。III −Ｖ−Ｎ半導体層３は、ＧａＰバッファ層２と同一の族の化合物であるので、界面が変質して新たな結晶欠陥が発生する原因はない。従って、この例ではＧａＰバッファ層２に転位がないので、III −Ｖ−Ｎ半導体層３は無転位の層として形成される。
【００２５】
複数のIII −Ｖ−Ｎ半導体層３の厚さは、例えば全体で数１００ｎｍ〜１５００ｎｍ程度に形成される。このように厚く形成しても、III −Ｖ−Ｎ半導体層３は、ＧａＰバッファ層２によりＳｉである基板１から分離され、かつ、Ｓｉに近い格子定数であるので、組成分離の生じない均質な混晶（III −Ｖ−Ｎ混晶、この場合はＧａＰＮ混晶）となっており、かつ、結晶欠陥（貫通転位及びミスフィット転位）のない完全結晶となっている。
【００２６】
このように、本発明のIII −Ｖ−Ｎ半導体層３は、Ｓｉとの界面における結晶欠陥からフリーであるので、ＧａＰ1-X ＮX の構成に限られることなく、種々の構成のIII −Ｖ族化合物半導体とすることができる。即ち、所望のデバイスに合わせて、その組成や膜厚等の構成を自由に選択することができる。例えば、後述するように、Ａｌy Ｇａ1-y Ｐ1-z Ｎz （ｚは例えば０．０１〜０．０３）、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz （ｚは例えば０．０１〜０．０３）のいずれであってもよい。周知のように、III 族原子は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）から１又は複数選択される。Ｖ族原子は、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）から１又は複数選択される。
【００２７】
III −Ｖ−Ｎ半導体層３におけるＮの添加量は、この例では、例えばＶ族原子（この場合は燐（Ｐ））における組成比で２％とされる。即ち、ｘは０．０２とされ、ＧａＰ0.98Ｎ0.02層を形成している。
【００２８】
Ｎの添加量は、本発明者の研究によれば、前記組成比で例えば１〜３％（ｘ＝０．０１〜０．０３）とすることが、典型的なＭＢＥ法による成長では好ましい。その特性はＮを含まない既知のIII −Ｖ族化合物半導体装置の特性に近い特性を示すと予測することができる。特に、ＧａＰ層の場合、Ｎの添加量が２％であれば、Ｓｉとの格子定数の相違を意識する必要を全くなくすことができる。Ｎの添加量が１％未満であると、Ｎを添加した効果があまり現れない。即ち、III −Ｖ−Ｎ半導体層３の格子定数がＳｉのそれにあまり近づかない。従って、III −Ｖ−Ｎ半導体層３の臨界膜厚が薄くなり、これを越えた厚さになると転位が入る。Ｎの添加量が増えると、光デバイスを形成した場合の発光特性が悪くなる傾向があり、また、結晶性も悪化する（結晶が歪む）傾向がある。
【００２９】
但し、Ｎの添加量は、形成した（複数の）III −Ｖ−Ｎ半導体層３を用いてどのようなデバイスを形成するかに依存し、また、III −Ｖ族化合物半導体の（Ｎ以外の）組成が何であるかにも依存する。例えば、III −Ｖ族化合物半導体がＧａＰである場合には１０％（ｘが０．１０）程度のＮを添加することが可能である。従って、発光特性や結晶性を一応のレベルに維持できるとも考えられる。しかし、一方で、Ｎの添加量が少ないほど、発光特性や結晶性がよいことは明らかである。従って、形成するデバイス及びIII −Ｖ族化合物半導体の組成に応じて、Ｎの添加量を適切な値とする必要がある。
【００３０】
例えば、デバイス形成に実績のあるＡｌＡｓの格子定数は５．６６０オングストローム、ＧａＡｓの格子定数は５．６５３２５オングストロームである。両者の差をＧａＡｓの格子定数で割り１００倍した値を格子定数差といい、０．１２％である。このことから、格子定数差が０．１２％より小さい状態は、「格子整合に近い状態」即ち「実質的に格子整合している状態」と理解されている。換言すれば、通常の発光デバイスや高速電子デバイスの形成に必要な１〜３μｍの厚さの層を転位なしで形成できる。格子定数差が０．１２％より大きければ直ちに「格子が不整合」かというとそうではなく、経験的には、０．２％以下の格子定数差であれば、実用上デバイス形成に必要な１μｍの厚さの層を転位なしで形成できると考えてよい。即ち、シリコン単結晶に実質的に格子整合することが可能なＮの添加量は、格子定数差を０．２％以下とすることができる量と考えてよい。ちなみに、ＧａＰとＳｉとの格子定数差は約０．４％である（明らかに格子不整合である）。
【００３１】
図３は、本発明の半導体装置の説明図であり、本発明の半導体装置における結晶欠陥（転位）が無い様子を模式的に示す。
【００３２】
図３（Ａ）の右側の図は、本発明の図１の半導体装置の断面を傾斜させたとき（傾斜断面）の透過型電子顕微鏡による写真を模式的に示した図である。Ｓｉの基板１とIII −Ｖ−Ｎ半導体層３である（ｎ型）ＧａＰ0.98Ｎ0.02層との界面及びIII −Ｖ−Ｎ半導体層３内部には、全く転位が発生していないことが判る。なお、図３（Ａ）の右側の図においては、ＧａＰバッファ層２の図示を省略している（図３（Ｂ）及び図３（Ｃ）においても同じ）。
【００３３】
図３（Ａ）の右側の図との対比のために、その左側に、従来のＳｉの基板上に直接Ｎを含まないＧａＰ層を厚く（数１００ｎｍ）形成した場合における傾斜断面の透過型電子顕微鏡による写真を模式的な図として示す。Ｓｉの基板と厚いＧａＰ層との界面において、転位（黒い線）が相当数発生していることが判る。
【００３４】
図３（Ｂ）の右側の図は、本発明の他の（後述する図５の）半導体装置の断面の透過型電子顕微鏡による写真を模式的に示した図である。Ｓｉの基板１とIII −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02光閉込層との界面及びIII −Ｖ−Ｎ半導体層３内部には、全く転位が発生していないことが判る。なお、III −Ｖ−Ｎ半導体層３は複数の化合物半導体層からなるが、そのいずれにおいても各界面を含めて転位は発生していないことが判る。
【００３５】
図３（Ｂ）の右側の図との対比のために、その左側に、従来のＳｉの基板上に直接Ｎを含まないＧａＡｓ層を厚く（数μｍ）形成した場合における断面の透過型電子顕微鏡による写真を模式的な図として示す。Ｓｉの基板と厚いＧａＡｓ層との界面からＧａＡｓ層の厚さ方向のほぼ全域にわたって、転位（黒い線）が発生していることが判る。
【００３６】
図３（Ｃ）は、本発明の他の（後述する図７の）半導体装置の断面の透過型電子顕微鏡による写真を模式的に示した図である。即ち、図１の半導体装置において、III −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02層の上に、更にＳｉ層を例えばＭＢＥ法により形成して、ＳＯＩ（Silicon On Insulator）構造としている。なお、この場合のIII −Ｖ−Ｎ半導体層３は高抵抗（又はイントリンシック）とされる。Ｓｉの基板１とIII −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02高抵抗層との界面、III −Ｖ−Ｎ半導体層３内部及び最上層のＳｉ層内部には、全く転位が発生していないことが判る。
【００３７】
図２は、本発明の半導体装置の製造方法説明図であり、本発明の半導体装置の製造方法を示す。
【００３８】
最初に、図２（Ａ）に示すように、前述の基板１を用意する。実際の基板１は、例えば不純物としてＰを添加することにより、ｎ型（ｎ−Ｓｉ基板）とされている。
【００３９】
基板１上に、図２（Ｂ）に示すように、基板１を第１の基板温度に加熱しながら、周知のＭＥＥ（Migration Enhanced Epitaxy）法により、ＧａＰバッファ層２を薄く（例えば２０ｎｍに）形成する。第１の基板温度は、後述の第２の基板温度よりも低い温度、例えば４５０°である。ＧａＰバッファ層２を、このような低温で（かつ薄く、即ち、臨界膜厚以下に）形成することにより、III −Ｖ−Ｎ半導体層３よりもＳｉとの間のミスフィットの大きいＧａＰの層を形成しても、結晶欠陥が生じることを抑えることができる。ＧａＰバッファ層２は、例えば不純物としてＳｉを添加することにより、ｎ型（ｎ−ＧａＰ）とされる。
【００４０】
なお、ＧａＰバッファ層２を、周知のＭＢＥ（Molecular Beam Epitaxy）法、ＭＯＭＢＥ（Metal Organic MBE ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法によって形成してもよい。但し、ＭＢＥ法によると成膜時の基板温度が５９０°とやや高くなる。また、ＭＯＭＢＥ法、ＭＯＣＶＤ法によると成膜時の基板温度が７００〜８００°と高くなる。本発明者の研究によれば、成膜時の温度が高いほど転位が生じやすくなり、臨界膜厚が薄くなる傾向にある。従って、高温の成膜方法による程、ＧａＰバッファ層２の膜厚を薄くする必要がある。
【００４１】
ＧａＰバッファ層２上に、図２（Ｃ）に示すように、基板１を第２の基板温度に加熱しながら、高周波プラズマ装置によって活性窒素原子を供給する周知の固体ソースＭＢＥ法により、Ｎを添加したＧａＰ1-X ＮX （ｘは０．０１〜０．０３）からなるIII −Ｖ−Ｎ半導体層３を形成する。第２の基板温度は、第１の基板温度よりは高いが比較的低い温度、例えば５９０°である。III −Ｖ−Ｎ半導体層３の厚さは、例えば数１００ｎｍ（全体で数１００ｎｍ〜１５００ｎｍ）程度とされる。
【００４２】
また、後述するように、実際には、複数のIII −Ｖ−Ｎ半導体層３が形成される。即ち、同一のＭＢＥ装置（図示せず）を用いて、基板１を引き続き第２の基板温度に加熱しながら、ＭＢＥ法により、ソースを選択して種々のIII −Ｖ−Ｎ半導体層３を連続した工程で形成する。従って、複数のIII −Ｖ−Ｎ半導体層３の各々の導伝型は、所望の電子（又は光）デバイスの構造及び特性に応じて、適切に不純物を選択することにより制御される。
【００４３】
なお、III −Ｖ−Ｎ半導体層３を周知のＭＯＭＢＥ法、ＭＯＣＶＤ法によって形成してもよい。この場合でも、ＧａＰバッファ層２が高い温度を経験することになるので、これを考慮してその膜厚を臨界膜厚以下とする必要がある。
【００４４】
以下、図１に示した本発明の半導体装置を利用して形成されるより具体的な構成の半導体装置について、詳細に説明する。
【００４５】
図４は本発明の実施例構成図であり、ダブルヘテロ発光ダイオード用の薄膜構造を有する半導体装置を示す。
【００４６】
この実施例においては、前述のように、ｎ−Ｓｉからなる基板１上にｎ−ＧａＰからなるＧａＰバッファ層２を形成する。そして、この上に、III −Ｖ−Ｎ半導体層３として、順に、ｎ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１１、ｐ−ＧａＰ1-X ＮX 層３１２、ｐ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１３を形成する。例えば、Ａｌ0.3 Ｇａ0.7 Ｐ0.98Ｎ0.02層３１１及び３１３、ＧａＰ0.98Ｎ0.02層３１２である。これにより、ＧａＰ1-X ＮX 層３１２と、ｎ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１１及びｐ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１３との間で、ダブルヘテロ構造を形成する。即ち、III −Ｖ−Ｎ半導体層３は、無欠陥であるので、光デバイスの一部を構成してもなんら問題がない。なお、ダブルヘテロ構造は、この例に限られるものではなく、Ｉｎy Ｇａ1-y Ｐ1-z Ｎz ／ＧａＰ1-x Ｎx ダブルヘテロ構造等のように、周知のダブルヘテロ構造において、そのＶ族原子をＮで置換した構造であってもよい。
【００４７】
図５は本発明の実施例構成図であり、量子井戸（ＱＷ）レーザ用の薄膜構造を有する半導体装置を示す。
【００４８】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、順に、ｎ−ＧａＰ1-X ＮX 層３２１、ｎ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２、ｐ−Ｇａ（Ａｓy'Ｐ1-y'）1-z'Ｎz'層３２３、ｐ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２４、ｐ−ＧａＰ1-X ＮX 層３２５を形成する。例えば、ＧａＰ0.98Ｎ0.02層３２１及び３２５、ＧａＡｓ0.05Ｐ0. 92Ｎ0.03層３２２及び３２４、ＧａＡｓ0.66Ｐ0.92Ｎ0.03層３２３である。これにより、ｎ−ＧａＰ1-X ＮX 層３２１とｐ−ＧａＰ1-X ＮX 層３２５とでＧａＰＮクラッド層（光閉込層）を形成し、ｎ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２とｐ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２４とでＧａＡｓＰＮ光導波層を形成し、ｐ−Ｇａ（Ａｓy'Ｐ1-y'）1-z'Ｎz'層３２３でＧａＡｓＰＮ歪量子井戸層を形成する。なお、量子井戸構造は、この例に限られるものではなく、周知の量子井戸構造において、そのＶ族原子をＮで置換した構造であってもよい。また、ＧａＡｓＰＮ光導波層３２２及び３２４のない量子井戸構造にしても、レーザあるいは発光ダイオードに用いることができる。
【００４９】
図６は本発明の実施例構成図であり、光電子集積回路用の薄膜構造を有する半導体装置を示す。
【００５０】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、順に、ｎ−ＧａＰ1-X ＮX 層３３１、ｐ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３３２、ｐ−ＧａＰ1-X ＮX 層３３３を形成する。例えば、ＧａＰ0.98Ｎ0.02層３３１及び３３３、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層３３２である。そして、更に、最上層にｐ−Ｓｉ層４３を例えばＣＶＤ法により形成する。これにより、III −Ｖ−Ｎ半導体層３によりレーザ素子等の光デバイスを形成し、ｐ−Ｓｉ層４３にＭＯＳＦＥＴ等からなる集積回路を形成して、１チップに光電子集積回路を形成することができる。なお、III −Ｖ−Ｎ半導体層３による光デバイス用の構造は、この例に限られるものではなく、周知の光デバイス構造において、そのＶ族原子をＮで置換した構造であってもよい。なお、この実施例では、前述のように、高温で成長しても、成長後の冷却過程で転位が表面から導入されることを、Ｓｉ層４３が防ぐ作用がある。
【００５１】
即ち、III −Ｖ族化合物半導体の熱膨張係数はＳｉのそれよりも大きいので前記冷却過程でより大きく縮もうとする。しかし、本発明では、III −Ｖ−Ｎ半導体層３の格子定数がＳｉのそれにほぼ合わせられているので、Ｓｉより大きく収縮することができない。このため、III −Ｖ−Ｎ半導体層３の表面が、欠陥（転位）が導入されやすい状態となっている。そこで、最上層に、基板１と熱膨張係数の等しい層としてＳｉ層４３を形成することにより、III −Ｖ−Ｎ半導体層３を上下から挟み込んで更にIII −Ｖ−Ｎ半導体層３の収縮を抑えるとともに、表面を保護して欠陥の発生を抑えている。
【００５２】
この実施例では、最上層のＳｉ層４３をＭＯＳＦＥＴ等のデバイス形成のために使用する。しかし、前述のように、III −Ｖ−Ｎ半導体層３を無欠陥（無転位）に保つのに有効であるので、最上層のＳｉ層４３を、図４、図５及び図８のようなデバイス形成の後に、その最上層に形成してもよい。
【００５３】
図７は本発明の実施例構成図であり、Ｓｉ／絶縁体／Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装置を示す。
【００５４】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、ｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１を形成し、その上にｎ−Ｓｉ層４４を例えばＣＶＤ法により形成する。例えば、Ａｌ0.3 Ｇａ0.7 Ｐ0.98Ｎ0.02層３４１である。これにより、高品質で高抵抗（半絶縁性）のｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１の上に良質のＳｉ層を形成し、高速のＭＯＳＦＥＴからなる集積回路や高電圧での動作が可能な高耐圧素子等を形成することができる。なお、ＳＯＩ構造におけるIII −Ｖ−Ｎ半導体層３は、この例に限られるものではなく、周知の高抵抗のIII −Ｖ族化合物半導体において、そのＶ族原子をＮで置換した構造であってもよい。この実施例においても、高温成長後の冷却過程で、転位が表面から導入されることが、Ｓｉ層４４によって防がれる。
【００５５】
図８は本発明の実施例構成図であり、高電子易動度トランジスタ（ＨＥＭＴ）用の薄膜構造を有する半導体装置を示す。
【００５６】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、順に、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３５１、ｎ−ＧａＰ1-x Ｎx 層３５２を形成する。例えば、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層３５１、ｎ−ＧａＰ0.98Ｎ0.02層３５２である。これにより、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３５１とＧａＰ1-x Ｎx 層３５２との界面に形成した２次元電子雲を制御する高電子易動度トランジスタを形成することができる。なお、高電子易動度トランジスタ構造は、この例に限られるものではなく、周知の高電子易動度トランジスタ構造において、そのＶ族原子をＮで置換した構造であってもよい。
【００５７】
以上、本発明をその実施の形態に従って説明したが、本発明はその主旨の範囲において種々の変形が可能である。
【００５８】
例えば、III −Ｖ−Ｎ半導体層３を構成するIII −Ｖ族化合物半導体は、III 族原子としてＡｌ、Ｇａ、Ｉｎから１又は複数を選択し、Ｖ族原子としてＮ、Ｐ、Ａｓ、Ｓｂ１又は複数を選択して形成される化合物半導体であってよい。従って、また、III −Ｖ−Ｎ半導体層３に形成する電子（又は光）素子は、ヘテロ接合バイポーラトランジスタ、多重量子井戸レーザデバイス、量子井戸レーザ以外の種々の超格子デバイス、共鳴トンネル効果デバイス、量子干渉効果や単一電子トンネル効果等を利用するデバイス等の化合物半導体デバイスであってよい。このようなデバイスは周辺回路との接続が困難であると予想されるが、本発明によれば、同一チップのＳｉの基板１上等にＬＳＩを形成できるので、前記デバイスの利用に大きく寄与することができる。
【００５９】
【発明の効果】
本発明によれば、半導体装置において、Ｎを添加することにより格子定数をＳｉに近い値としたIII −Ｖ−Ｎ半導体層をシリコン単結晶基板上に形成する。これにより、III −Ｖ−Ｎ半導体とＳｉとの間の僅かな格子定数の相違に起因する欠陥（転位）の発生を抑え、Ｓｉにほぼ格子整合したIII −Ｖ−Ｎ半導体層を形成することができる。従って、このIII −Ｖ−Ｎ半導体層を無欠陥化（無転位化）したIII −Ｖ族化合物半導体層として形成することができる。更に、III −Ｖ−Ｎ半導体層の上にＳｉ層を形成して、高温成長後の冷却過程で熱膨張係数差に基づく応力によって転位が導入されることを防ぐとともに、無欠陥（無転位）のIII −Ｖ族化合物半導体層とＳｉ層とを形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置構成図であり、本発明の半導体装置の基本的な構成を示す。
【図２】本発明の半導体装置の製造方法説明図であり、本発明の半導体装置の製造方法を示す。
【図３】本発明の半導体装置の説明図であり、本発明の半導体装置における結晶欠陥（転位）が無い様子を模式的に示す。
【図４】本発明の実施例構成図であり、ダブルヘテロ発光ダイオード用の薄膜構造を有する半導体装置を示す。
【図５】本発明の実施例構成図であり、量子井戸（ＱＷ）レーザ用の薄膜構造を有する半導体装置を示す。
【図６】本発明の実施例構成図であり、光電子集積回路用の薄膜構造を有する半導体装置を示す。
【図７】本発明の実施例構成図であり、Ｓｉ／絶縁体／Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装置を示す。
【図８】本発明の実施例構成図であり、高電子易動度トランジスタ用の薄膜構造を有する半導体装置を示す。
【符号の説明】
１：シリコン単結晶基板
２：ＧａＰバッファ層
３：III −Ｖ−Ｎ半導体層
４３、４４：シリコン半導体層
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、シリコン単結晶基板上に完全に転位をなくした（無欠陥の）III −Ｖ族化合物半導体層とその上のシリコン半導体層とを形成した半導体装置に関する。
【０００２】
【従来の技術】
従来から、シリコン（Ｓｉ）単結晶基板上に、ＧａＡｓ、ＩｎＰ等のIII −Ｖ族化合物半導体層を形成することが行われている。これは、大型で安価なシリコン単結晶を基板とすることにより、Ｓｉでは形成不可能な発光素子、高速素子、ＭＭＩＣ（Monolithic Microwave Integrated Circuit ）等を安価に形成しようとするものである。また、Ｓｉ上に形成した集積回路（ＬＳＩ）と、III −Ｖ族化合物半導体により形成した発光素子、高速素子、マイクロ波素子等とを組み合わせて、相互の特徴を活かしたＯＥＩＣ（光電子集積回路）等を得ようとするものである。
【０００３】
【発明が解決しようとする課題】
Ｓｉの格子定数（５．４３１オングストローム）とIII −Ｖ族化合物半導体の格子定数とは、周知のように、本来その違いが大きい（格子が不整合である）。また、ＳｉとIII −Ｖ族化合物半導体とでは、熱膨張係数が異なる。更に、IV族に属するＳｉとIII −Ｖ族化合物半導体とでは、相互の界面における電子数が異なる。特に、最初の格子不整合の問題は致命的である。
【０００４】
このため、シリコン単結晶基板上に形成したIII −Ｖ族化合物半導体層には、高密度の結晶欠陥（正確にはミスフィットによる転位）が生じてしまう。例えば、当該III −Ｖ族化合物半導体層を用いて発光素子を形成した場合、この欠陥領域は発光しないか、又は、多くの場合動作中に欠陥が増殖して発光強度が低下してしまう。即ち、経時劣化を生じてしまう。
【０００５】
このような本来的な問題から、現在では（正確には１９９０年代後半以降）、シリコン単結晶基板上に無欠陥の（又は、半導体素子の形成において実用に耐えうる程度の）III −Ｖ族化合物半導体層を形成することは、事実上できないと認識されるに到っている。即ち、シリコン単結晶基板上のIII −Ｖ族化合物半導体層の無転位化は絶望視されている。
【０００６】
本発明は、シリコン単結晶基板上に完全に転位をなくした（無欠陥の）III −Ｖ族化合物半導体層とその上のシリコン半導体層とを形成した半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、シリコン単結晶基板と、前記シリコン単結晶基板上に、その臨界膜厚以下の厚さに形成されたＧａＰバッファ層と、前記ＧａＰバッファ層上に形成され、シリコン単結晶に実質的に格子整合するように窒素（Ｎ）を添加したIII −Ｖ族化合物半導体からなる複数の半導体層と、前記複数の半導体層の上に形成されたシリコン半導体層を有する。
【００１０】
本発明の半導体装置によれば、シリコン単結晶基板上に、ＧａＰバッファ層をその臨界膜厚以下の厚さに形成する。これにより、ＧａＰバッファ層を無欠陥化（無転位化）するとともに、III −Ｖ−Ｎ半導体層中のＮがシリコン単結晶基板の表面まで到達することを防止できる。また、III −Ｖ族化合物半導体に、シリコン単結晶に実質的に格子整合するようにＮをＶ族原子として添加する。添加の割合は、例えばＶ族原子における組成比で１〜１０％である。これにより、その格子定数をＳｉに近い値とすることができる。近い値とは、例えばシリコン単結晶と当該III −Ｖ族化合物半導体との間の格子定数差が０．２％以下の場合を言う。そこで、この格子定数をＳｉに近くしたIII −Ｖ族化合物半導体からなるIII −Ｖ−Ｎ半導体層（III −Ｖ−Ｎ混晶層）を、無欠陥のＧａＰバッファ層を介して、シリコン単結晶基板上に形成することにより、これらの間の僅かな格子定数の相違に起因する欠陥（転位）の発生を抑えることができる。一方、III −Ｖ−Ｎ半導体層の電子的な特性は、III −Ｖ族化合物半導体層の電子的な特性を損なうことはない。従って、III −Ｖ−Ｎ半導体層を無欠陥化（無転位化）し、これを用いて所望の電子（又は光）デバイスを形成することができる。更に、無欠陥化したIII −Ｖ−Ｎ半導体層の上に、更に、シリコン半導体層を形成する。これにより、 III −Ｖ−Ｎ半導体層により光デバイスを形成し、シリコン半導体層に集積回路を形成して、１チップに光電子集積回路を形成することができる。
【００１１】
【発明の実施の形態】
最初に、本発明によるシリコン単結晶基板上のIII −Ｖ族化合物半導体層の無欠陥化の原理について、より詳細に説明する。
【００１２】
ＳｉとＧａＰの格子定数の相違は、Ｓｉと他のIII −Ｖ族化合物半導体の格子定数の相違と比べると小さい。このため、シリコン単結晶基板上に貫通転位の少ないＧａＰ層を形成できることが知られている。
【００１３】
一方、III −Ｖ族化合物半導体に、より原子半径の小さい窒素（Ｎ）を添加すると、Ｖ族原子が（それ自体がＶ族である）Ｎに置き換わる。これにより、添加後の格子定数は、当該III −Ｖ族化合物半導体の格子定数より小さくなる（Ｓｉのそれに近い値になる）ことが知られている。
【００１４】
また、本発明者等は、ＧａＡｓ基板上にＮを添加したＧａＡｓ−Ｎ混晶を形成し、組成分離の生じることのない、かつ、結晶欠陥（貫通転位及びミスフィット転位）のない均質な混晶が形成できることを確認している（藤本他、２０００年春季応用物理学会予稿集、Oa-P13-17 ）。
【００１５】
そこで、本発明者は、以上に基づいて、シリコン単結晶基板上に、ＧａＰ−Ｎ混晶等のIII −Ｖ−Ｎ半導体層を形成すれば、これを完全に転位のない（無欠陥の）III −Ｖ族化合物半導体層とすることができると考えた。本発明は、このような本発明者による新たな知見に基づいてなされたものである。即ち、シリコン単結晶基板上に、Ｓｉに格子定数が一致（格子整合）したIII −Ｖ−Ｎ半導体層を形成することにより、III −Ｖ族化合物半導体層を無転位化するものである。
【００１６】
ところで、高温で成長すると、成長後の冷却過程でＳｉとIII −Ｖ−Ｎ半導体層との熱膨張係数差により、III −Ｖ−Ｎ半導体層に引っ張り応力が加わる。その結果、III −Ｖ−Ｎ半導体層の表面から転位が層内に入ってくる。この問題は、III −Ｖ−Ｎ半導体層の上にＳｉ層を形成することによって解決される。それは、表面のＳｉ層は厚いＳｉ基板と格子定数及び熱膨張係数が同じであるために、応力が加わらないためである。これも本発明者による新たな知見である。
【００１７】
図１は、本発明の半導体装置構成図であり、本発明の半導体装置の基本的な構成を示す。
【００１８】
基板としては、シリコン単結晶基板（以下、基板という）１が用いられる。基板１は、これには限られないが、例えば［０１１］方向に４°傾斜した（１００）面を有するシリコン（Ｓｉ）の単結晶からなる。基板１の厚さは、例えば４００μｍ〜５００μｍ程度である。
【００１９】
基板１上には、直接III −Ｖ−Ｎ半導体層３を形成することなく、基板１とIII −Ｖ−Ｎ半導体層３との間に位置するように、バッファ層２が形成される。バッファ層２は、例えばＧａＰからなる。Ｎを添加しないIII −Ｖ族化合物半導体の中では、ＧａＰの格子定数がＳｉに近い値であるので、バッファ層としてはＧａＰが好ましい。
【００２０】
ＧａＰバッファ層２を形成する必要性は、本発明者によって初めて見出されたものであって、以下の通りである。Ｎを含むIII −Ｖ−Ｎ半導体層３をＳｉ上に直接形成すると、Ｎの原子半径が小さいので、Ｓｉに優先的にＮが付着してしまう。このため、基板１の表面の性質が変化してしまう。このような変成した状態の表面に対しては、Ｎを添加して格子定数をＳｉのそれに近づけた意味が失われ、結晶欠陥を生じてしまう。従って、III −Ｖ−Ｎ半導体層３に含まれるＮが基板１に作用しないように、ＧａＰバッファ層２を形成することが必要となる。
【００２１】
ＧａＰバッファ層２の厚さは、例えば２０ｎｍ（ナノメートル）とされる。ＧａＰバッファ層２の厚さは、当該組成物（例えばＧａＰ）が基板１のＳｉの表面を覆う厚さ以上で臨界膜厚以下の範囲とされる。
【００２２】
「当該組成物が基板１のＳｉの表面を完全に覆う厚さ」は以下のように定まる。例えば当該組成物がＧａＰである場合、ＧａＰの単分子層の厚さは約０．２ｎｍであるので、理論的には単分子層でもＳｉの表面を覆うことはできる。しかし、実際には、単分子層のＧａＰをＳｉ表面に形成しただけでは、ＧａＰバッファ層２の表面の性質はＳｉに強く影響され、ＧａＰ（III −Ｖ族化合物）の性質とはならない（Ｎが付着する可能性が残る）。また、単分子層の制御は難しい。従って、当該厚さは、バッファ層２の表面の性質がIII −Ｖ族化合物の性質となるのに必要なだけの厚さである。実際には、数ｎｍあれば十分である。しかし、この例では、余裕をみて例えば２０ｎｍとしている。
【００２３】
一方、「臨界膜厚」は以下のように定まる。ＧａＰバッファ層２の厚さが一定の厚さ以下であると、ＧａＰバッファ層２にミスフィットによる転位を生じることなく、Ｓｉとの格子定数の相違をＧａＰバッファ層２の内部応力の蓄積として吸収することができる。この転位を生じない境界の厚さを「臨界膜厚」という。しかし、僅かではあってもＧａＰとＳｉの格子定数は相違するので、ＧａＰバッファ層２の厚さが臨界膜厚を超えると、両者の格子定数の相違を吸収することができなくなり、転位を生じてしまう。実際には、バッファ層２としてＧａＰを用いる場合には５０ｎｍ程度までは転位を生じないので、その膜厚は５０ｎｍでもよい。しかし、この例では、余裕をみて例えば２０ｎｍとしている。
【００２４】
ＧａＰバッファ層２上には、格子定数がＳｉにほぼ等しいIII −Ｖ−Ｎ半導体層３が形成される。この例では、III −Ｖ−Ｎ半導体層３は、シリコン単結晶に実質的に格子整合するようにＮを添加したＧａＰ1-X ＮX からなる。実際には、後述するように、複数のIII −Ｖ−Ｎ半導体層３が形成される。なお、後述の例から判るように、複数とは、化合物の組成の相違する場合の他に、同一の化合物において導伝型（ｐ型とｎ型）の相違する場合をも含む。III −Ｖ−Ｎ半導体層３は、ＧａＰバッファ層２と同一の族の化合物であるので、界面が変質して新たな結晶欠陥が発生する原因はない。従って、この例ではＧａＰバッファ層２に転位がないので、III −Ｖ−Ｎ半導体層３は無転位の層として形成される。
【００２５】
複数のIII −Ｖ−Ｎ半導体層３の厚さは、例えば全体で数１００ｎｍ〜１５００ｎｍ程度に形成される。このように厚く形成しても、III −Ｖ−Ｎ半導体層３は、ＧａＰバッファ層２によりＳｉである基板１から分離され、かつ、Ｓｉに近い格子定数であるので、組成分離の生じない均質な混晶（III −Ｖ−Ｎ混晶、この場合はＧａＰＮ混晶）となっており、かつ、結晶欠陥（貫通転位及びミスフィット転位）のない完全結晶となっている。
【００２６】
このように、本発明のIII −Ｖ−Ｎ半導体層３は、Ｓｉとの界面における結晶欠陥からフリーであるので、ＧａＰ1-X ＮX の構成に限られることなく、種々の構成のIII −Ｖ族化合物半導体とすることができる。即ち、所望のデバイスに合わせて、その組成や膜厚等の構成を自由に選択することができる。例えば、後述するように、Ａｌy Ｇａ1-y Ｐ1-z Ｎz （ｚは例えば０．０１〜０．０３）、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz （ｚは例えば０．０１〜０．０３）のいずれであってもよい。周知のように、III 族原子は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）から１又は複数選択される。Ｖ族原子は、窒素（Ｎ）、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）から１又は複数選択される。
【００２７】
III −Ｖ−Ｎ半導体層３におけるＮの添加量は、この例では、例えばＶ族原子（この場合は燐（Ｐ））における組成比で２％とされる。即ち、ｘは０．０２とされ、ＧａＰ0.98Ｎ0.02層を形成している。
【００２８】
Ｎの添加量は、本発明者の研究によれば、前記組成比で例えば１〜３％（ｘ＝０．０１〜０．０３）とすることが、典型的なＭＢＥ法による成長では好ましい。その特性はＮを含まない既知のIII −Ｖ族化合物半導体装置の特性に近い特性を示すと予測することができる。特に、ＧａＰ層の場合、Ｎの添加量が２％であれば、Ｓｉとの格子定数の相違を意識する必要を全くなくすことができる。Ｎの添加量が１％未満であると、Ｎを添加した効果があまり現れない。即ち、III −Ｖ−Ｎ半導体層３の格子定数がＳｉのそれにあまり近づかない。従って、III −Ｖ−Ｎ半導体層３の臨界膜厚が薄くなり、これを越えた厚さになると転位が入る。Ｎの添加量が増えると、光デバイスを形成した場合の発光特性が悪くなる傾向があり、また、結晶性も悪化する（結晶が歪む）傾向がある。
【００２９】
但し、Ｎの添加量は、形成した（複数の）III −Ｖ−Ｎ半導体層３を用いてどのようなデバイスを形成するかに依存し、また、III −Ｖ族化合物半導体の（Ｎ以外の）組成が何であるかにも依存する。例えば、III −Ｖ族化合物半導体がＧａＰである場合には１０％（ｘが０．１０）程度のＮを添加することが可能である。従って、発光特性や結晶性を一応のレベルに維持できるとも考えられる。しかし、一方で、Ｎの添加量が少ないほど、発光特性や結晶性がよいことは明らかである。従って、形成するデバイス及びIII −Ｖ族化合物半導体の組成に応じて、Ｎの添加量を適切な値とする必要がある。
【００３０】
例えば、デバイス形成に実績のあるＡｌＡｓの格子定数は５．６６０オングストローム、ＧａＡｓの格子定数は５．６５３２５オングストロームである。両者の差をＧａＡｓの格子定数で割り１００倍した値を格子定数差といい、０．１２％である。このことから、格子定数差が０．１２％より小さい状態は、「格子整合に近い状態」即ち「実質的に格子整合している状態」と理解されている。換言すれば、通常の発光デバイスや高速電子デバイスの形成に必要な１〜３μｍの厚さの層を転位なしで形成できる。格子定数差が０．１２％より大きければ直ちに「格子が不整合」かというとそうではなく、経験的には、０．２％以下の格子定数差であれば、実用上デバイス形成に必要な１μｍの厚さの層を転位なしで形成できると考えてよい。即ち、シリコン単結晶に実質的に格子整合することが可能なＮの添加量は、格子定数差を０．２％以下とすることができる量と考えてよい。ちなみに、ＧａＰとＳｉとの格子定数差は約０．４％である（明らかに格子不整合である）。
【００３１】
図３は、本発明の半導体装置の説明図であり、本発明の半導体装置における結晶欠陥（転位）が無い様子を模式的に示す。
【００３２】
図３（Ａ）の右側の図は、本発明の図１の半導体装置の断面を傾斜させたとき（傾斜断面）の透過型電子顕微鏡による写真を模式的に示した図である。Ｓｉの基板１とIII −Ｖ−Ｎ半導体層３である（ｎ型）ＧａＰ0.98Ｎ0.02層との界面及びIII −Ｖ−Ｎ半導体層３内部には、全く転位が発生していないことが判る。なお、図３（Ａ）の右側の図においては、ＧａＰバッファ層２の図示を省略している（図３（Ｂ）及び図３（Ｃ）においても同じ）。
【００３３】
図３（Ａ）の右側の図との対比のために、その左側に、従来のＳｉの基板上に直接Ｎを含まないＧａＰ層を厚く（数１００ｎｍ）形成した場合における傾斜断面の透過型電子顕微鏡による写真を模式的な図として示す。Ｓｉの基板と厚いＧａＰ層との界面において、転位（黒い線）が相当数発生していることが判る。
【００３４】
図３（Ｂ）の右側の図は、本発明の他の（後述する図５の）半導体装置の断面の透過型電子顕微鏡による写真を模式的に示した図である。Ｓｉの基板１とIII −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02光閉込層との界面及びIII −Ｖ−Ｎ半導体層３内部には、全く転位が発生していないことが判る。なお、III −Ｖ−Ｎ半導体層３は複数の化合物半導体層からなるが、そのいずれにおいても各界面を含めて転位は発生していないことが判る。
【００３５】
図３（Ｂ）の右側の図との対比のために、その左側に、従来のＳｉの基板上に直接Ｎを含まないＧａＡｓ層を厚く（数μｍ）形成した場合における断面の透過型電子顕微鏡による写真を模式的な図として示す。Ｓｉの基板と厚いＧａＡｓ層との界面からＧａＡｓ層の厚さ方向のほぼ全域にわたって、転位（黒い線）が発生していることが判る。
【００３６】
図３（Ｃ）は、本発明の他の（後述する図７の）半導体装置の断面の透過型電子顕微鏡による写真を模式的に示した図である。即ち、図１の半導体装置において、III −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02層の上に、更にＳｉ層を例えばＭＢＥ法により形成して、ＳＯＩ（Silicon On Insulator）構造としている。なお、この場合のIII −Ｖ−Ｎ半導体層３は高抵抗（又はイントリンシック）とされる。Ｓｉの基板１とIII −Ｖ−Ｎ半導体層３であるＧａＰ0.98Ｎ0.02高抵抗層との界面、III −Ｖ−Ｎ半導体層３内部及び最上層のＳｉ層内部には、全く転位が発生していないことが判る。
【００３７】
図２は、本発明の半導体装置の製造方法説明図であり、本発明の半導体装置の製造方法を示す。
【００３８】
最初に、図２（Ａ）に示すように、前述の基板１を用意する。実際の基板１は、例えば不純物としてＰを添加することにより、ｎ型（ｎ−Ｓｉ基板）とされている。
【００３９】
基板１上に、図２（Ｂ）に示すように、基板１を第１の基板温度に加熱しながら、周知のＭＥＥ（Migration Enhanced Epitaxy）法により、ＧａＰバッファ層２を薄く（例えば２０ｎｍに）形成する。第１の基板温度は、後述の第２の基板温度よりも低い温度、例えば４５０°である。ＧａＰバッファ層２を、このような低温で（かつ薄く、即ち、臨界膜厚以下に）形成することにより、III −Ｖ−Ｎ半導体層３よりもＳｉとの間のミスフィットの大きいＧａＰの層を形成しても、結晶欠陥が生じることを抑えることができる。ＧａＰバッファ層２は、例えば不純物としてＳｉを添加することにより、ｎ型（ｎ−ＧａＰ）とされる。
【００４０】
なお、ＧａＰバッファ層２を、周知のＭＢＥ（Molecular Beam Epitaxy）法、ＭＯＭＢＥ（Metal Organic MBE ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法によって形成してもよい。但し、ＭＢＥ法によると成膜時の基板温度が５９０°とやや高くなる。また、ＭＯＭＢＥ法、ＭＯＣＶＤ法によると成膜時の基板温度が７００〜８００°と高くなる。本発明者の研究によれば、成膜時の温度が高いほど転位が生じやすくなり、臨界膜厚が薄くなる傾向にある。従って、高温の成膜方法による程、ＧａＰバッファ層２の膜厚を薄くする必要がある。
【００４１】
ＧａＰバッファ層２上に、図２（Ｃ）に示すように、基板１を第２の基板温度に加熱しながら、高周波プラズマ装置によって活性窒素原子を供給する周知の固体ソースＭＢＥ法により、Ｎを添加したＧａＰ1-X ＮX （ｘは０．０１〜０．０３）からなるIII −Ｖ−Ｎ半導体層３を形成する。第２の基板温度は、第１の基板温度よりは高いが比較的低い温度、例えば５９０°である。III −Ｖ−Ｎ半導体層３の厚さは、例えば数１００ｎｍ（全体で数１００ｎｍ〜１５００ｎｍ）程度とされる。
【００４２】
また、後述するように、実際には、複数のIII −Ｖ−Ｎ半導体層３が形成される。即ち、同一のＭＢＥ装置（図示せず）を用いて、基板１を引き続き第２の基板温度に加熱しながら、ＭＢＥ法により、ソースを選択して種々のIII −Ｖ−Ｎ半導体層３を連続した工程で形成する。従って、複数のIII −Ｖ−Ｎ半導体層３の各々の導伝型は、所望の電子（又は光）デバイスの構造及び特性に応じて、適切に不純物を選択することにより制御される。
【００４３】
なお、III −Ｖ−Ｎ半導体層３を周知のＭＯＭＢＥ法、ＭＯＣＶＤ法によって形成してもよい。この場合でも、ＧａＰバッファ層２が高い温度を経験することになるので、これを考慮してその膜厚を臨界膜厚以下とする必要がある。
【００４４】
以下、図１に示した本発明の半導体装置を利用して形成されるより具体的な構成の半導体装置について、詳細に説明する。
【００４５】
図４は本発明の実施例構成図であり、ダブルヘテロ発光ダイオード用の薄膜構造を有する半導体装置を示す。
【００４６】
この実施例においては、前述のように、ｎ−Ｓｉからなる基板１上にｎ−ＧａＰからなるＧａＰバッファ層２を形成する。そして、この上に、III −Ｖ−Ｎ半導体層３として、順に、ｎ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１１、ｐ−ＧａＰ1-X ＮX 層３１２、ｐ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１３を形成する。例えば、Ａｌ0.3 Ｇａ0.7 Ｐ0.98Ｎ0.02層３１１及び３１３、ＧａＰ0.98Ｎ0.02層３１２である。これにより、ＧａＰ1-X ＮX 層３１２と、ｎ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１１及びｐ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３１３との間で、ダブルヘテロ構造を形成する。即ち、III −Ｖ−Ｎ半導体層３は、無欠陥であるので、光デバイスの一部を構成してもなんら問題がない。なお、ダブルヘテロ構造は、この例に限られるものではなく、Ｉｎy Ｇａ1-y Ｐ1-z Ｎz ／ＧａＰ1-x Ｎx ダブルヘテロ構造等のように、周知のダブルヘテロ構造において、そのＶ族原子をＮで置換した構造であってもよい。
【００４７】
図５は本発明の実施例構成図であり、量子井戸（ＱＷ）レーザ用の薄膜構造を有する半導体装置を示す。
【００４８】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、順に、ｎ−ＧａＰ1-X ＮX 層３２１、ｎ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２、ｐ−Ｇａ（Ａｓy'Ｐ1-y'）1-z'Ｎz'層３２３、ｐ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２４、ｐ−ＧａＰ1-X ＮX 層３２５を形成する。例えば、ＧａＰ0.98Ｎ0.02層３２１及び３２５、ＧａＡｓ0.05Ｐ0. 92Ｎ0.03層３２２及び３２４、ＧａＡｓ0.66Ｐ0.92Ｎ0.03層３２３である。これにより、ｎ−ＧａＰ1-X ＮX 層３２１とｐ−ＧａＰ1-X ＮX 層３２５とでＧａＰＮクラッド層（光閉込層）を形成し、ｎ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２２とｐ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３２４とでＧａＡｓＰＮ光導波層を形成し、ｐ−Ｇａ（Ａｓy'Ｐ1-y'）1-z'Ｎz'層３２３でＧａＡｓＰＮ歪量子井戸層を形成する。なお、量子井戸構造は、この例に限られるものではなく、周知の量子井戸構造において、そのＶ族原子をＮで置換した構造であってもよい。また、ＧａＡｓＰＮ光導波層３２２及び３２４のない量子井戸構造にしても、レーザあるいは発光ダイオードに用いることができる。
【００４９】
図６は本発明の実施例構成図であり、光電子集積回路用の薄膜構造を有する半導体装置を示す。
【００５０】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、順に、ｎ−ＧａＰ1-X ＮX 層３３１、ｐ−Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３３２、ｐ−ＧａＰ1-X ＮX 層３３３を形成する。例えば、ＧａＰ0.98Ｎ0.02層３３１及び３３３、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層３３２である。そして、更に、最上層にｐ−Ｓｉ層４３を例えばＣＶＤ法により形成する。これにより、III −Ｖ−Ｎ半導体層３によりレーザ素子等の光デバイスを形成し、ｐ−Ｓｉ層４３にＭＯＳＦＥＴ等からなる集積回路を形成して、１チップに光電子集積回路を形成することができる。なお、III −Ｖ−Ｎ半導体層３による光デバイス用の構造は、この例に限られるものではなく、周知の光デバイス構造において、そのＶ族原子をＮで置換した構造であってもよい。なお、この実施例では、前述のように、高温で成長しても、成長後の冷却過程で転位が表面から導入されることを、Ｓｉ層４３が防ぐ作用がある。
【００５１】
即ち、III −Ｖ族化合物半導体の熱膨張係数はＳｉのそれよりも大きいので前記冷却過程でより大きく縮もうとする。しかし、本発明では、III −Ｖ−Ｎ半導体層３の格子定数がＳｉのそれにほぼ合わせられているので、Ｓｉより大きく収縮することができない。このため、III −Ｖ−Ｎ半導体層３の表面が、欠陥（転位）が導入されやすい状態となっている。そこで、最上層に、基板１と熱膨張係数の等しい層としてＳｉ層４３を形成することにより、III −Ｖ−Ｎ半導体層３を上下から挟み込んで更にIII −Ｖ−Ｎ半導体層３の収縮を抑えるとともに、表面を保護して欠陥の発生を抑えている。
【００５２】
この実施例では、最上層のＳｉ層４３をＭＯＳＦＥＴ等のデバイス形成のために使用する。しかし、前述のように、III −Ｖ−Ｎ半導体層３を無欠陥（無転位）に保つのに有効であるので、最上層のＳｉ層４３を、図４、図５及び図８のようなデバイス形成の後に、その最上層に形成してもよい。
【００５３】
図７は本発明の実施例構成図であり、Ｓｉ／絶縁体／Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装置を示す。
【００５４】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、ｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１を形成し、その上にｎ−Ｓｉ層４４を例えばＣＶＤ法により形成する。例えば、Ａｌ0.3 Ｇａ0.7 Ｐ0.98Ｎ0.02層３４１である。これにより、高品質で高抵抗（半絶縁性）のｉ−Ａｌy Ｇａ1-y Ｐ1-z Ｎz 層３４１の上に良質のＳｉ層を形成し、高速のＭＯＳＦＥＴからなる集積回路や高電圧での動作が可能な高耐圧素子等を形成することができる。なお、ＳＯＩ構造におけるIII −Ｖ−Ｎ半導体層３は、この例に限られるものではなく、周知の高抵抗のIII −Ｖ族化合物半導体において、そのＶ族原子をＮで置換した構造であってもよい。この実施例においても、高温成長後の冷却過程で、転位が表面から導入されることが、Ｓｉ層４４によって防がれる。
【００５５】
図８は本発明の実施例構成図であり、高電子易動度トランジスタ（ＨＥＭＴ）用の薄膜構造を有する半導体装置を示す。
【００５６】
この実施例においては、ｎ−Ｓｉ基板１及びｎ−ＧａＰバッファ層２の上に、III −Ｖ−Ｎ半導体層３として、順に、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３５１、ｎ−ＧａＰ1-x Ｎx 層３５２を形成する。例えば、ＧａＡｓ0.05Ｐ0.92Ｎ0.03層３５１、ｎ−ＧａＰ0.98Ｎ0.02層３５２である。これにより、Ｇａ（Ａｓy Ｐ1-y ）1-z Ｎz 層３５１とＧａＰ1-x Ｎx 層３５２との界面に形成した２次元電子雲を制御する高電子易動度トランジスタを形成することができる。なお、高電子易動度トランジスタ構造は、この例に限られるものではなく、周知の高電子易動度トランジスタ構造において、そのＶ族原子をＮで置換した構造であってもよい。
【００５７】
以上、本発明をその実施の形態に従って説明したが、本発明はその主旨の範囲において種々の変形が可能である。
【００５８】
例えば、III −Ｖ−Ｎ半導体層３を構成するIII −Ｖ族化合物半導体は、III 族原子としてＡｌ、Ｇａ、Ｉｎから１又は複数を選択し、Ｖ族原子としてＮ、Ｐ、Ａｓ、Ｓｂ１又は複数を選択して形成される化合物半導体であってよい。従って、また、III −Ｖ−Ｎ半導体層３に形成する電子（又は光）素子は、ヘテロ接合バイポーラトランジスタ、多重量子井戸レーザデバイス、量子井戸レーザ以外の種々の超格子デバイス、共鳴トンネル効果デバイス、量子干渉効果や単一電子トンネル効果等を利用するデバイス等の化合物半導体デバイスであってよい。このようなデバイスは周辺回路との接続が困難であると予想されるが、本発明によれば、同一チップのＳｉの基板１上等にＬＳＩを形成できるので、前記デバイスの利用に大きく寄与することができる。
【００５９】
【発明の効果】
本発明によれば、半導体装置において、Ｎを添加することにより格子定数をＳｉに近い値としたIII −Ｖ−Ｎ半導体層をシリコン単結晶基板上に形成する。これにより、III −Ｖ−Ｎ半導体とＳｉとの間の僅かな格子定数の相違に起因する欠陥（転位）の発生を抑え、Ｓｉにほぼ格子整合したIII −Ｖ−Ｎ半導体層を形成することができる。従って、このIII −Ｖ−Ｎ半導体層を無欠陥化（無転位化）したIII −Ｖ族化合物半導体層として形成することができる。更に、III −Ｖ−Ｎ半導体層の上にＳｉ層を形成して、高温成長後の冷却過程で熱膨張係数差に基づく応力によって転位が導入されることを防ぐとともに、無欠陥（無転位）のIII −Ｖ族化合物半導体層とＳｉ層とを形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置構成図であり、本発明の半導体装置の基本的な構成を示す。
【図２】本発明の半導体装置の製造方法説明図であり、本発明の半導体装置の製造方法を示す。
【図３】本発明の半導体装置の説明図であり、本発明の半導体装置における結晶欠陥（転位）が無い様子を模式的に示す。
【図４】本発明の実施例構成図であり、ダブルヘテロ発光ダイオード用の薄膜構造を有する半導体装置を示す。
【図５】本発明の実施例構成図であり、量子井戸（ＱＷ）レーザ用の薄膜構造を有する半導体装置を示す。
【図６】本発明の実施例構成図であり、光電子集積回路用の薄膜構造を有する半導体装置を示す。
【図７】本発明の実施例構成図であり、Ｓｉ／絶縁体／Ｓｉ（ＳＯＩ）の薄膜構造を有する半導体装置を示す。
【図８】本発明の実施例構成図であり、高電子易動度トランジスタ用の薄膜構造を有する半導体装置を示す。
【符号の説明】
１：シリコン単結晶基板
２：ＧａＰバッファ層
３：III −Ｖ−Ｎ半導体層
４３、４４：シリコン半導体層
Claims (3)
- シリコン単結晶基板と、
前記シリコン単結晶基板上に、その臨界膜厚以下の厚さに形成されたＧａＰバッファ層と、
前記ＧａＰバッファ層上に形成され、シリコン単結晶に実質的に格子整合するように窒素（Ｎ）を添加したIII −Ｖ族化合物半導体からなる複数の半導体層と、
前記複数の半導体層の上に形成されたシリコン半導体層を有する
ことを特徴とする半導体装置。 - 前記複数の半導体層において、窒素（Ｎ）がＶ族元素に対して１％〜１０％添加された
ことを特徴とする請求項１記載の半導体装置。 - 前記複数の半導体層において、窒素（Ｎ）がシリコン単結晶と当該 III −Ｖ族化合物半導体との間の格子定数差を０．２％以下とするように添加された
ことを特徴とする請求項１記載の半導体装置。
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