JP2780333B2 - 半導体積層構造及びこれを有する半導体素子 - Google Patents
半導体積層構造及びこれを有する半導体素子Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はヘテロ接合を有する半導体積層構造及びこれ
を用いた半導体素子に関する。
を用いた半導体素子に関する。
（従来の技術） 化合物半導体及び混晶半導体は、電子移動度が大き
い、発光機能を有する、特有のエネルギー帯構造に起因
する新しい物理現象が認められる等、SiがGeなどの単一
元素半導体にはみられない特徴を有していることから、
超高速演算素子用材料、超高周波発信素子用材料、オプ
トエレクトロニクス素子用材料として注目されている。
近年では、特にヘテロ接合を利用したバイポーラトラン
ジスタや電界効果トランジスタの研究開発が盛んに行わ
れている。
い、発光機能を有する、特有のエネルギー帯構造に起因
する新しい物理現象が認められる等、SiがGeなどの単一
元素半導体にはみられない特徴を有していることから、
超高速演算素子用材料、超高周波発信素子用材料、オプ
トエレクトロニクス素子用材料として注目されている。
近年では、特にヘテロ接合を利用したバイポーラトラン
ジスタや電界効果トランジスタの研究開発が盛んに行わ
れている。
これらの半導体素子を作製するための半導体層は、通
常、分子線エピタキシャル法（以降MBE法と称す）や有
機金属気相成長法（以降MOVPE法と称す）により形成さ
れる。これらによりヘテロ接合を形成する場合、GaAsと
AlAsやAlGaAsのように、格子定数が元々ほぼ等しいため
格子整合をあまり考える必要のない例外的組合せを除け
ば、ミスフィット転位の発生を防止するために格子定数
を一致させる必要がある。そのために、InPとInGaAs、
或るいはGaAsとInGaPのような２元化合物半導体と３元
混晶半導体の組合せ、もしくはAlInAsとInGaAsといった
３元混晶半導体と他の３元混晶半導体の組合せを用いる
ことが多い。
常、分子線エピタキシャル法（以降MBE法と称す）や有
機金属気相成長法（以降MOVPE法と称す）により形成さ
れる。これらによりヘテロ接合を形成する場合、GaAsと
AlAsやAlGaAsのように、格子定数が元々ほぼ等しいため
格子整合をあまり考える必要のない例外的組合せを除け
ば、ミスフィット転位の発生を防止するために格子定数
を一致させる必要がある。そのために、InPとInGaAs、
或るいはGaAsとInGaPのような２元化合物半導体と３元
混晶半導体の組合せ、もしくはAlInAsとInGaAsといった
３元混晶半導体と他の３元混晶半導体の組合せを用いる
ことが多い。
上記のヘテロ接合界面を傾斜接合型とする場合には、
格子整合を保ちつつ結晶組成を徐々に変化させるため
に、遷移領域（以降グレーデッド層と称する）が形成さ
れる。一例として、第４図にInPとそれに格子整合する
３元混晶半導体であるIn0.53Ga0.47Asが接合された傾斜
接合型ヘテロ接合の模式図を示す。第４図において、In
P層23とIn0.53Ga0.47As層25の間にはIn1-xGaxAs1-yPyか
らなるグレーデッド層24が形成されている。このグレー
デッド層24においては、III族元素の原子面内にInとGa
が、またＶ族元素の原子面内にＰとAsが混在しており、
それらの原子数比が制御されることにより組成制御がな
され、格子整合がとられている。実際にMBE法やMOVPE法
により上記のようなグレーデッド層を形成する場合に
は、構成元素の分子線のフラックス比、或るいは構成元
素を含有する原料ガスの分圧比を制御しつつ連続的に変
化させる方法が用いられる。
格子整合を保ちつつ結晶組成を徐々に変化させるため
に、遷移領域（以降グレーデッド層と称する）が形成さ
れる。一例として、第４図にInPとそれに格子整合する
３元混晶半導体であるIn0.53Ga0.47Asが接合された傾斜
接合型ヘテロ接合の模式図を示す。第４図において、In
P層23とIn0.53Ga0.47As層25の間にはIn1-xGaxAs1-yPyか
らなるグレーデッド層24が形成されている。このグレー
デッド層24においては、III族元素の原子面内にInとGa
が、またＶ族元素の原子面内にＰとAsが混在しており、
それらの原子数比が制御されることにより組成制御がな
され、格子整合がとられている。実際にMBE法やMOVPE法
により上記のようなグレーデッド層を形成する場合に
は、構成元素の分子線のフラックス比、或るいは構成元
素を含有する原料ガスの分圧比を制御しつつ連続的に変
化させる方法が用いられる。
（発明が解決しようとする課題） 例えば２元化合物半導体と３元混晶半導体、もしくは
３元混晶半導体同士をヘテロ接合とした場合に形成され
るグレーデッド層は４元混晶半導体となることが多い。
従って、格子整合をとりつつ結晶組成を連続的に変化さ
せるためには、３種類のIII族元素もしくは２種類ずつ
のIII族及びＶ族元素を対象として、厳密な組成比の制
御を行わなければならず、このことが組成比の制御を著
しく困難なものとする一つの要因となっている。
３元混晶半導体同士をヘテロ接合とした場合に形成され
るグレーデッド層は４元混晶半導体となることが多い。
従って、格子整合をとりつつ結晶組成を連続的に変化さ
せるためには、３種類のIII族元素もしくは２種類ずつ
のIII族及びＶ族元素を対象として、厳密な組成比の制
御を行わなければならず、このことが組成比の制御を著
しく困難なものとする一つの要因となっている。
また、半導体材料の組合せによっては成長層が層分離
を生じ、ミシビリティギャップを生じたり、或るいはた
とえはっきりした層分離を生じないまでも微視的には不
均一な分布や局所的に組成の異なる小集団（クラスタ
ー）を生ずる場合がある。このようなクラスターは当
然、キャリアの輸送効率や走行特性、寿命の低下を引き
起こし、結晶の電気的特性や光学的特性に悪影響を及ぼ
すことになる。そのため半導体素子に用いられた場合に
は、これが素子の静特性や高速・高周波特性を低下させ
る要因の一つとなっており、またウエハー内における半
導体素子間の特性の均一性を低下させる要因の一つとも
なっている。
を生じ、ミシビリティギャップを生じたり、或るいはた
とえはっきりした層分離を生じないまでも微視的には不
均一な分布や局所的に組成の異なる小集団（クラスタ
ー）を生ずる場合がある。このようなクラスターは当
然、キャリアの輸送効率や走行特性、寿命の低下を引き
起こし、結晶の電気的特性や光学的特性に悪影響を及ぼ
すことになる。そのため半導体素子に用いられた場合に
は、これが素子の静特性や高速・高周波特性を低下させ
る要因の一つとなっており、またウエハー内における半
導体素子間の特性の均一性を低下させる要因の一つとも
なっている。
本発明の目的は、このような問題点が解決されて、格
子不整が低減され、組成制御性・組成均一性の向上され
た傾斜接合型ヘテロ接合及びそれを実現するための形成
方法を提供することにある。
子不整が低減され、組成制御性・組成均一性の向上され
た傾斜接合型ヘテロ接合及びそれを実現するための形成
方法を提供することにある。
（課題を解決するための手段） 本発明の半導体積層構造は、第１の半導体層と第２の
半導体層とがグレーデッド層を介して接したヘテロ接合
を有する半導体積層構造において、前記グレーデッド層
が前記第１の半導体層及び前記第２の半導体層との周期
的積層構造を有するとともに、前記周期的積層構造の周
期が変化してなるものである。
半導体層とがグレーデッド層を介して接したヘテロ接合
を有する半導体積層構造において、前記グレーデッド層
が前記第１の半導体層及び前記第２の半導体層との周期
的積層構造を有するとともに、前記周期的積層構造の周
期が変化してなるものである。
但し、第１の半導体層及び第２の半導体層は、２元化
合物半導体もしくは３元混晶半導体からなるものであっ
てもよい。
合物半導体もしくは３元混晶半導体からなるものであっ
てもよい。
また、少なくとも一部に本発明の半導体積層構造を有
する半導体素子では電気的特性や光学的特性に優れ、ま
た素子間での特性のばらつきを小さくできる。
する半導体素子では電気的特性や光学的特性に優れ、ま
た素子間での特性のばらつきを小さくできる。
また、このような本発明の半導体積層構造を実現する
ための形成方法は、例えば第１の半導体層上の所定の層
数の第２半導体層を形成する第１の工程と、前記第２の
半導体層に所定の層数の前記第１の半導体層を形成する
第２の工程と、前記第１の半導体層と前記第２の半導体
層の層数の比を変化させて前記第１の工程及び前記第２
の工程を少なくとも１回繰り返す第３の工程とを含んで
構成される。
ための形成方法は、例えば第１の半導体層上の所定の層
数の第２半導体層を形成する第１の工程と、前記第２の
半導体層に所定の層数の前記第１の半導体層を形成する
第２の工程と、前記第１の半導体層と前記第２の半導体
層の層数の比を変化させて前記第１の工程及び前記第２
の工程を少なくとも１回繰り返す第３の工程とを含んで
構成される。
（作用） 一般に、原子層オーダーの半導体層を人為的に交互に
積層することにより形成した混晶半導体の基礎的物性は
不明な点が多いが、従来構造の混晶半導体のそれと必ず
しも同一であるとはいえない。しかしながら、結晶の基
礎的物性は広範囲にわたる周期的原子配列に起因するも
のであるから、多数の原子を含むある程度大きな体積を
対象として考える必要があり、従ってこれに関与するキ
ャリアもまたある程度の広がり（ドブロイ波長）をもつ
ことになる。例えば、バンド端吸収や発光に関与する電
子のドブロイ波長は室温で数百オングストロームあり、
この中に含まれる原子数は106個程度である。つまり、
結晶が微視的には規則的な原子配列を有していたとして
も、通常、それらは充分に平均化されて巨視的な基礎的
物性に反映されることになる。
積層することにより形成した混晶半導体の基礎的物性は
不明な点が多いが、従来構造の混晶半導体のそれと必ず
しも同一であるとはいえない。しかしながら、結晶の基
礎的物性は広範囲にわたる周期的原子配列に起因するも
のであるから、多数の原子を含むある程度大きな体積を
対象として考える必要があり、従ってこれに関与するキ
ャリアもまたある程度の広がり（ドブロイ波長）をもつ
ことになる。例えば、バンド端吸収や発光に関与する電
子のドブロイ波長は室温で数百オングストロームあり、
この中に含まれる原子数は106個程度である。つまり、
結晶が微視的には規則的な原子配列を有していたとして
も、通常、それらは充分に平均化されて巨視的な基礎的
物性に反映されることになる。
第１図に本発明の概念を説明するためにInPとIn0.5Ga
0.5Asが接合された傾斜型ヘテロ接合の模式図を示し
た。第４図に示した従来法と比較して、In1-xGaxAs1-yP
yからなるグレーデッド層がInP層１とIn0.53Ga0.47As層
２の積層構造により形成されている点が重要な相違点で
ある。また、Ｖ族元素の原子面内にはＰもしくはAsのう
ちのいずれか１種類の原子しか存在しておらず、一方、
III族元素の原子面についてはIn原子だけの面と、In原
子及びGa原子が一定の比（0.53:0.47）で混在している
面とがある点も従来の構造と異なる点である。
0.5Asが接合された傾斜型ヘテロ接合の模式図を示し
た。第４図に示した従来法と比較して、In1-xGaxAs1-yP
yからなるグレーデッド層がInP層１とIn0.53Ga0.47As層
２の積層構造により形成されている点が重要な相違点で
ある。また、Ｖ族元素の原子面内にはＰもしくはAsのう
ちのいずれか１種類の原子しか存在しておらず、一方、
III族元素の原子面についてはIn原子だけの面と、In原
子及びGa原子が一定の比（0.53:0.47）で混在している
面とがある点も従来の構造と異なる点である。
第１図において、結晶組成の制御はInP層１とIn0.53G
a0.47As層２の層数の比を制御することによりなされて
おり、その比を徐々に変化させることによりInPからIn
0.53Ga0.47Asへ組成を変化させたグレーデッド層が形成
されている。つまり、従来法ではIn,Ga,As及びＰの原子
数の比を直接的に制御する（即ち４つの要素を制御す
る）必要があるのに対して、本発明の手法によればInP
層及びIn0.53Ga0.47As層の層数（即ち２つの要素）だけ
を制御すればよいわけである。
a0.47As層２の層数の比を制御することによりなされて
おり、その比を徐々に変化させることによりInPからIn
0.53Ga0.47Asへ組成を変化させたグレーデッド層が形成
されている。つまり、従来法ではIn,Ga,As及びＰの原子
数の比を直接的に制御する（即ち４つの要素を制御す
る）必要があるのに対して、本発明の手法によればInP
層及びIn0.53Ga0.47As層の層数（即ち２つの要素）だけ
を制御すればよいわけである。
第１図において、充分に平均化された組成に対応した
従来構造のヘテロ接合が有する性質をもたせるために
は、構成単位となる半導体層の厚さを上述したドブロイ
波長に比較して充分に小さくする必要がある。数層程度
に設定してやればこの条件は充分に満足させることがで
きる。従って、例えばInP3層、In0.53Ga0.47As2層を交
互に積層することによりIn0.81Ga0.19As0.4Ｐ0.6、ま
た、InP1層、In0.53Ga0.47As4層を交互に積層すること
によりIn0.62Ga0.38As0.8Ｐ0.2に対応した組成の４元混
晶半導体層を形成することが可能である。
従来構造のヘテロ接合が有する性質をもたせるために
は、構成単位となる半導体層の厚さを上述したドブロイ
波長に比較して充分に小さくする必要がある。数層程度
に設定してやればこの条件は充分に満足させることがで
きる。従って、例えばInP3層、In0.53Ga0.47As2層を交
互に積層することによりIn0.81Ga0.19As0.4Ｐ0.6、ま
た、InP1層、In0.53Ga0.47As4層を交互に積層すること
によりIn0.62Ga0.38As0.8Ｐ0.2に対応した組成の４元混
晶半導体層を形成することが可能である。
第５図はInPに格子整合するIn1-xGaxAs1-yPy4元混晶
半導体の結晶組成を示すための図である。第５図を用い
て本発明を説明する。第５図において、InPはＰ点、In
0.53Ga0.47AsはＱ点に対応する。そして、InP層とIn
0.53Ga0.47As層とが交互に積層され、その層数の比が
a0:b0であるような結晶をもって、Ｒ点の組成に対応し
たIn1-xGaxAs1-yPy4元混晶半導体を実現することができ
る。従って、層数比a0:b0を徐々に変化させることによ
り、図中の実線上の任意の組成をもつ混晶を実現し、実
線に沿って（即ち常にInPに格子整合をとりながら）InP
からIn0.53Ga0.47Asへ組成を変化させた傾斜接合型ヘテ
ロ接合を形成することができる。
半導体の結晶組成を示すための図である。第５図を用い
て本発明を説明する。第５図において、InPはＰ点、In
0.53Ga0.47AsはＱ点に対応する。そして、InP層とIn
0.53Ga0.47As層とが交互に積層され、その層数の比が
a0:b0であるような結晶をもって、Ｒ点の組成に対応し
たIn1-xGaxAs1-yPy4元混晶半導体を実現することができ
る。従って、層数比a0:b0を徐々に変化させることによ
り、図中の実線上の任意の組成をもつ混晶を実現し、実
線に沿って（即ち常にInPに格子整合をとりながら）InP
からIn0.53Ga0.47Asへ組成を変化させた傾斜接合型ヘテ
ロ接合を形成することができる。
このように本発明の手法を用いれば、本来、格子の整
合した半導体層同士（第１図ではInPとIn0.53Ga0.47A
s）の積層によりヘテロ接合を形成しているため、グレ
ーデッド層内において格子不整を生じることがない。こ
れにより、グレーデッド層における結晶組成の制御が著
しく容易になる。また、上述したように制御の対象とな
る要素が各半導体層の層数のみと少ないことも組成制御
を容易にする一因である。更に、常時InPもしくはIn
0.53Ga0.47Asのうちのいずれか一方からなる半導体層を
形成すればよいため、ミシビリティギャップの発生を抑
制することができ、その結果、組成均一性が向上する。
合した半導体層同士（第１図ではInPとIn0.53Ga0.47A
s）の積層によりヘテロ接合を形成しているため、グレ
ーデッド層内において格子不整を生じることがない。こ
れにより、グレーデッド層における結晶組成の制御が著
しく容易になる。また、上述したように制御の対象とな
る要素が各半導体層の層数のみと少ないことも組成制御
を容易にする一因である。更に、常時InPもしくはIn
0.53Ga0.47Asのうちのいずれか一方からなる半導体層を
形成すればよいため、ミシビリティギャップの発生を抑
制することができ、その結果、組成均一性が向上する。
なお、第１図ではInPとInGaAsとが接合されたヘテロ
接合について述べたが、これに限定されず、GaAsとInGa
Pのような他の２元化合物半導体と３元混晶半導体の組
合せ、或いはInAlAsとInGaAsのような３元混晶半導体同
士の組合せに対しても本発明の効果は得られる。また、
GaAsとAlAsやAlGaAsの組合せはもちろんのこと、２元化
合物半導体同士の組合せに対しても適用可能である。
接合について述べたが、これに限定されず、GaAsとInGa
Pのような他の２元化合物半導体と３元混晶半導体の組
合せ、或いはInAlAsとInGaAsのような３元混晶半導体同
士の組合せに対しても本発明の効果は得られる。また、
GaAsとAlAsやAlGaAsの組合せはもちろんのこと、２元化
合物半導体同士の組合せに対しても適用可能である。
（実施例） 次に本発明について図面を用いて説明する。
第２図は本発明の第１の実施例を説明するための成長
結晶の断面図であり、本発明はバッファ層に適用した場
合を示す。
結晶の断面図であり、本発明はバッファ層に適用した場
合を示す。
第２図において、FeドープInPからなる半絶縁性基板
３上には3000Åのアンドープｉ−InP層４及び約4000Å
のグレーデッド層が順次形成され、バッファ層を形成し
ている。このバッファ層上には、更に5000ÅのＳドープ
ｎ−In0.53Ga0.47As層11が形成されている。基板の面方
位としては（111）Ｂ面を用いた。グレーデッド層はア
ンドープｉ−InP層とアンドープｉ−In0.53Ga0.47As層
の周期的積層により形成されており、それらの層数の比
を制御することにより６段階に組成を変化させた。下記
のこのグレーデッド層の層構造を示す。
３上には3000Åのアンドープｉ−InP層４及び約4000Å
のグレーデッド層が順次形成され、バッファ層を形成し
ている。このバッファ層上には、更に5000ÅのＳドープ
ｎ−In0.53Ga0.47As層11が形成されている。基板の面方
位としては（111）Ｂ面を用いた。グレーデッド層はア
ンドープｉ−InP層とアンドープｉ−In0.53Ga0.47As層
の周期的積層により形成されており、それらの層数の比
を制御することにより６段階に組成を変化させた。下記
のこのグレーデッド層の層構造を示す。
この場合、例えばｉ−In0.81Ga0.19As0.4Ｐ0.6層７
は、InP3層−In0.53Ga0.47As2層が積層されたものを１
構成単位とし、この構成単位を40個積層することにより
形成した。
は、InP3層−In0.53Ga0.47As2層が積層されたものを１
構成単位とし、この構成単位を40個積層することにより
形成した。
グレーデッド層を構成する各半導体層の形成は、ハイ
ドライド気相成長装置を用い、原子層エピタキシー法
（以降ALE法と称す）によって基板温度375℃で行った。
この手法については、例えばエイ・ウスイ他（A.Usui e
t al.）、ジャパニーズ・ジャーナル・オブ・アプライ
ド・フィジックス（Japanese Journal of Applied Phys
ics）、25巻、1986年、L212頁に報告されている。ま
た、ｉ−InP層４及びｎ−In0.53Ga0.47As層11は通常の
ハイドライド気相成長法（以降ハイドライドVPE法と称
す）により基板温度600℃で形成した。
ドライド気相成長装置を用い、原子層エピタキシー法
（以降ALE法と称す）によって基板温度375℃で行った。
この手法については、例えばエイ・ウスイ他（A.Usui e
t al.）、ジャパニーズ・ジャーナル・オブ・アプライ
ド・フィジックス（Japanese Journal of Applied Phys
ics）、25巻、1986年、L212頁に報告されている。ま
た、ｉ−InP層４及びｎ−In0.53Ga0.47As層11は通常の
ハイドライド気相成長法（以降ハイドライドVPE法と称
す）により基板温度600℃で形成した。
上記により得られたｎ−In0.53Ga0.47As層11は、従来
法により得られたものと比較してミスフィット転位が減
少し、表面状態も良好なものであった。
法により得られたものと比較してミスフィット転位が減
少し、表面状態も良好なものであった。
第３図は本発明の第２の実施例を説明するための半導
体チップの断面図であり、本発明のpn接合の形成に適用
した場合を示す。
体チップの断面図であり、本発明のpn接合の形成に適用
した場合を示す。
第３図においてFeドープInPからなる半絶縁性基板12
上には上記第１の実施例に示したと同様の層構造をもつ
バッファ層13が形成されている。このバッファ層13上に
は5000ÅのZnドープｐ−In0.53Ga0.47As層14、約680Å
のグレーデッド層及び5000ÅのＳドープｎ−InP層22が
順次形成されており、ｉ−In0.76Ga0.24As0.5Ｐ0.5から
なる約70Åのアンドープスペーサー層18をはさんで、禁
制帯幅の広いｎ形領域と禁制帯幅の狭いｐ形領域からな
るヘテロ接合によりpn接合が形成されている。なお、ｐ
−In0.53Ga0.47As層14及びｎ−InP層22はハイドライドV
PE法により形成し、グレーデッド層はALE法により形成
した。また、ｎ形領域及びｐ形領域のキャリア密度は、
それぞれｎ＝３×1017cm-3およびｐ＝７×1018cm-3とし
た。
上には上記第１の実施例に示したと同様の層構造をもつ
バッファ層13が形成されている。このバッファ層13上に
は5000ÅのZnドープｐ−In0.53Ga0.47As層14、約680Å
のグレーデッド層及び5000ÅのＳドープｎ−InP層22が
順次形成されており、ｉ−In0.76Ga0.24As0.5Ｐ0.5から
なる約70Åのアンドープスペーサー層18をはさんで、禁
制帯幅の広いｎ形領域と禁制帯幅の狭いｐ形領域からな
るヘテロ接合によりpn接合が形成されている。なお、ｐ
−In0.53Ga0.47As層14及びｎ−InP層22はハイドライドV
PE法により形成し、グレーデッド層はALE法により形成
した。また、ｎ形領域及びｐ形領域のキャリア密度は、
それぞれｎ＝３×1017cm-3およびｐ＝７×1018cm-3とし
た。
下記にグレーデッド層の層構造を示す。
上記により得られたpn接合は、所定のパターンにエッ
チングした後、ｐ−In0.53Ga0.47As層14表面及びｎ−In
P層22表面にそれぞれAuZnNi及びAuGeNiからなるオーミ
ック電極を形成し、２インチウエハー上に多数のpn接合
ダイオードを作製して評価したところ、従来法により得
られたpn接合を用いたものと比較して、電流−電圧特性
の均一性及び逆方向耐圧が向上した。
チングした後、ｐ−In0.53Ga0.47As層14表面及びｎ−In
P層22表面にそれぞれAuZnNi及びAuGeNiからなるオーミ
ック電極を形成し、２インチウエハー上に多数のpn接合
ダイオードを作製して評価したところ、従来法により得
られたpn接合を用いたものと比較して、電流−電圧特性
の均一性及び逆方向耐圧が向上した。
なお、上記実施例においては、（111）Ｂ基板を用い
た場合について述べたが、本発明はこれに限定されず、
（100）面、或るいはそれらから数度傾いた面方位をは
じめとして他の面方位を有する基板を用いてもよい。
た場合について述べたが、本発明はこれに限定されず、
（100）面、或るいはそれらから数度傾いた面方位をは
じめとして他の面方位を有する基板を用いてもよい。
また、各組成の半導体層を形成する際の構成単位は、
上記実施例に示したものに限定されず、例えばIn0.81Ga
0.19As0.4Ｐ0.6層を形成する場合、InP1層−In0.53Ga
0.47As1層−InP1層−In0.53Ga0.47As1層−InP1層等、他
の積層構造を用いて構成単位を形成してもよく、同様に
各組成の半導体層は上記実施例に示した積層構造に限定
されず、他の積層構造により形成してもよい。
上記実施例に示したものに限定されず、例えばIn0.81Ga
0.19As0.4Ｐ0.6層を形成する場合、InP1層−In0.53Ga
0.47As1層−InP1層−In0.53Ga0.47As1層−InP1層等、他
の積層構造を用いて構成単位を形成してもよく、同様に
各組成の半導体層は上記実施例に示した積層構造に限定
されず、他の積層構造により形成してもよい。
また、上記実施例においては、本発明のInPとInGaAs
のヘテロ接合の形成に適用した場合について述べたが、
本発明にはこれに限定されず、他の２元化合物半導体も
しくは３元混晶半導体が接合されたヘテロ接合に適用可
能であることは前に述べた通りである。
のヘテロ接合の形成に適用した場合について述べたが、
本発明にはこれに限定されず、他の２元化合物半導体も
しくは３元混晶半導体が接合されたヘテロ接合に適用可
能であることは前に述べた通りである。
更に、上記実施例においては、本発明をバッファ層の
形成及びpn接合の形成に用いた場合について示したが、
これに限定されず、他の半導体結晶、或るいははヘテロ
バイポーラトランジスタや電界効果トランジスタ等の半
導体素子に対しても適用可能であることはいうまでもな
い。
形成及びpn接合の形成に用いた場合について示したが、
これに限定されず、他の半導体結晶、或るいははヘテロ
バイポーラトランジスタや電界効果トランジスタ等の半
導体素子に対しても適用可能であることはいうまでもな
い。
（発明の効果） 以上説明したように本発明によれば、格子整合をとる
ための組成制御が非常に容易になり、その結果、格子不
整が低減されるとともに組成均一性が向上された傾斜接
合型ヘテロ接合を容易に実現できるという効果がある。
従って、これにより、ヘテロ接合を用いた種々の半導体
結晶及び半導体素子の特性向上に大いに寄与するもので
ある。
ための組成制御が非常に容易になり、その結果、格子不
整が低減されるとともに組成均一性が向上された傾斜接
合型ヘテロ接合を容易に実現できるという効果がある。
従って、これにより、ヘテロ接合を用いた種々の半導体
結晶及び半導体素子の特性向上に大いに寄与するもので
ある。
第１図は本発明の半導体積層構造を説明するための半導
体結晶の断面図、第２図は本発明を説明するための第１
の実施例の半導体結晶の断面図、第３図は本発明を説明
するための第２の実施例の半導体結晶の断面図、第４図
は従来のヘテロ接合を説明するための半導体結晶の断面
図、第５図はInPに格子整合するIn1-xGaxAs1-yPyの組成
を示すための図である。 1,23……InP層、2,25……In0.53Ga0.47As層、 3,12……半絶縁性基板（InP）、4,5……ｉ−InP層、 ６……ｉ−In0.91Ga0.09As0.2Ｐ0.8層、 ７……ｉ−In0.81Ga0.19As0.4Ｐ0.6層、 ８……ｉ−In0.72Ga0.28As0.6Ｐ0.4層、 ９……ｉ−In0.62Ga0.38As0.8Ｐ0.2層、 10……ｉ−In0.53Ga0.47As層、 11……ｎ−In0.53Ga0.47As層、 13……バッファ層（ｉ−InP/i−In1-xGaxAs1-yPy:x0→
0.47,y:1→０）、14,15……ｐ−In0.53Ga0.47As層、 16……ｐ−In0.62Ga0.38As0.8Ｐ0.2層、 17……ｐ−In0.72Ga0.28As0.6Ｐ0.4層、 18……ｉ−In0.76Ga0.24As0.5Ｐ0.5層、 19……ｎ−In0.81Ga0.19As0.4Ｐ0.6層、 20……ｎ−In0.91Ga0.09As0.2Ｐ0.8層、21,22……ｎ−I
nP層、 24……グレーデッド層（In1-xGaxAs1-yPy:x:0→0.47,Y:
→０）
体結晶の断面図、第２図は本発明を説明するための第１
の実施例の半導体結晶の断面図、第３図は本発明を説明
するための第２の実施例の半導体結晶の断面図、第４図
は従来のヘテロ接合を説明するための半導体結晶の断面
図、第５図はInPに格子整合するIn1-xGaxAs1-yPyの組成
を示すための図である。 1,23……InP層、2,25……In0.53Ga0.47As層、 3,12……半絶縁性基板（InP）、4,5……ｉ−InP層、 ６……ｉ−In0.91Ga0.09As0.2Ｐ0.8層、 ７……ｉ−In0.81Ga0.19As0.4Ｐ0.6層、 ８……ｉ−In0.72Ga0.28As0.6Ｐ0.4層、 ９……ｉ−In0.62Ga0.38As0.8Ｐ0.2層、 10……ｉ−In0.53Ga0.47As層、 11……ｎ−In0.53Ga0.47As層、 13……バッファ層（ｉ−InP/i−In1-xGaxAs1-yPy:x0→
0.47,y:1→０）、14,15……ｐ−In0.53Ga0.47As層、 16……ｐ−In0.62Ga0.38As0.8Ｐ0.2層、 17……ｐ−In0.72Ga0.28As0.6Ｐ0.4層、 18……ｉ−In0.76Ga0.24As0.5Ｐ0.5層、 19……ｎ−In0.81Ga0.19As0.4Ｐ0.6層、 20……ｎ−In0.91Ga0.09As0.2Ｐ0.8層、21,22……ｎ−I
nP層、 24……グレーデッド層（In1-xGaxAs1-yPy:x:0→0.47,Y:
→０）
Claims (3)
- 【請求項１】第１の半導体層と第２の半導体層とがグレ
ーデッド層を介して接したヘテロ接合を有する半導体積
層構造において、前記グレーデッド層が前記第１の半導
体層及び前記第２の半導体層との周期的積層構造を有す
るとともに、前記周期的積層構造の周期が変化してなる
ことを特徴とする半導体積層構造。 - 【請求項２】第１の半導体層及び第２の半導体層は、２
元化合物半導体もしくは３元混晶半導体からなることを
特徴とする前記特許請求の範囲第１項記載の半導体積層
構造。 - 【請求項３】少なくとも一部に前記特許請求の範囲第１
項または第２項記載の半導体積層構造を有することを特
徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12500389A JP2780333B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体積層構造及びこれを有する半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12500389A JP2780333B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体積層構造及びこれを有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303068A JPH02303068A (ja) | 1990-12-17 |
| JP2780333B2 true JP2780333B2 (ja) | 1998-07-30 |
Family
ID=14899470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12500389A Expired - Fee Related JP2780333B2 (ja) | 1989-05-17 | 1989-05-17 | 半導体積層構造及びこれを有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780333B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3445653B2 (ja) | 1994-03-23 | 2003-09-08 | 士郎 酒井 | 発光素子 |
| JP3616745B2 (ja) * | 1994-07-25 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3505405B2 (ja) | 1998-10-22 | 2004-03-08 | 三洋電機株式会社 | 半導体素子及びその製造方法 |
-
1989
- 1989-05-17 JP JP12500389A patent/JP2780333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02303068A (ja) | 1990-12-17 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |