JPH069192B2 - 半導体素子 - Google Patents

半導体素子

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JPH069192B2 JP62327578A JP32757887A JPH069192B2 JP H069192 B2 JPH069192 B2 JP H069192B2 JP 62327578 A JP62327578 A JP 62327578A JP 32757887 A JP32757887 A JP 32757887A JP H069192 B2 JPH069192 B2 JP H069192B2
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Description

【発明の詳細な説明】 （発明の背景） ［従来技術の説明］ シリコンは集積回路に最も一般に用いれる半導体で、今
日ではシリコン集積回路技術が極めて進歩している。集
積回路市場におけるシリコンの支配的位置は部分的には
シリコンが豊富で、III−Ｖ族化合物半導体のような他
の半導体に比べて相対的に安いという事実による。例え
ば、現在ではシリコンウエーハがGaAsウエーハより約１
桁安い。集積回路あるいは他の素子はしばしばシリコン
基板上に成長されるシリコンのエピタキシャル層を用い
て製造され、回路が直接ウエーハ上に製作できるにもか
かわらず、である。
しかし、いくつかの理由でシリコン基板の上にシリコン
よりも他のエピタキシャル半導体がしばしば望まれる。
これを実行する目的はシリコン基板を用いて製作できる
有用な素子の機能を高めることである。例えば、III−
Ｖ族化合物半導体のような半導体素子はシリコン素子よ
り電子移動度（キヤリアモビリティ）が高く、また同じ
基板上に電気的機能と光学的機能を集積することができ
る。後者の場合では、非シリコン元素と同様に、IV族、
III−Ｖ族、II−VI族あるいは他の化合物半導体は光学
素子を製作するのに用いられるが、またシリコンあるい
は非シリコン半導体のエピタキシャル層で作られている
素子によつて電気的機能も保持している。従ってこの様
な素子製作へのアプローチはシリコン基板の低コスト、
取扱い簡単、実用性などおよび成熟したシリコンVLSI(V
ery Large Scale Integration)技術と他の半導体の有用
な特性とを結合させることである。
しかし、シリコン基板上に高品質の非シリコン半導体を
成長させるのは困難である。これは必要される非シリコ
ン半導体は典型的にシリコンと違う格子定数を有するか
らである。従って、格子定数不整合のため高品質のエピ
タキシャル成長を得るのは困難である。ヘテロ接合の利
用が必要とされない時は、いくつかの中間層を成長させ
得、素子が載置される層に必要とされる高品質層を提供
する。この様な方法では両材料の化学的不敵合性や違う
格子対称などのような不具合はあるが、これらは直接に
は格子の不整合に関係がない。本願に関連する格子の不
整合は逆に不適合転位の生成に現れ、これがエピタキシ
ャル層を通り抜け、その品質を下げる。
特殊な基板上に完全な結晶性で生成する半導体の数を増
やす一つの方法は基板と半導体の間に歪み層超格子(str
ained layer superlatticeを用いることである。歪み層
超格子は違う混合物および格子定数を有するいくつかの
交互に重なった層からなり、二種類の半導体の間には格
子定数不整合によってひずみが生じ、不適合転位の生成
よりもむしろ格子のひずみが生じる。例えば、いくつか
のGaAs層はいくつかのAlGaAs層と重ねることができる。
歪み層超格子は違う状況にも利用できる。これは例えば
Si基板上にGeSi超格子を生成するのに用いられていた。
基板と超格子の間には混合物グラド層が成長できる。混
合物グラド層の格子定数は基板の格子定数から必要とす
る化合物半導体の格子定数へと変わる。混合物グラド層
と基板との間の格子不整合によって生じる不適合転位は
超格子ではしばしば伝搬限界を有する。この現象の原因
はまだはっきり判っていないが、好ましくない転位を進
行させる超格子によって生じる過剰ひずみに関連すると
思われる。従って混合物グラド層によって生じる不適合
転位は超格子内にトラップされ、超格子の上に生成され
る同種混合層は次の半導体層のエピタキシャル成長の基
板として利用できる。この半導体層の格子は基板よりも
混合層に整合する。
歪み層超格子用の多くの半導体の組合せが提案されてい
るが、当業者で注目されなかった一つの組み合わせはス
ズ(tin)と他のIV族半導体の組合せである。スズの使用
が特に注目を引く。これはその格子定数が0.6489nmでシ
リコンの0.5431nmあるいはゲルマニュウムの0.5646nmと
全く異なるからである。この様な大きな格子定数差は不
適合転位をトラツプするのに用いられる超格子の次に、
シリコンあるいはゲルマニュウム基板上に成長したSiSn
あるいはGeSn混合物層の上に多くの種類の化合物半導体
のエピタキシャル成長の可能性をもたらす。しかし、当
業者はスズを含む超格子の使用は避けたきた。これはス
ズとGeないしSiの固体混合物はうまく成長できないと考
えられており、これは溶解物から冷却したとき、スズと
他のIV族元素との固体溶液が分離を示すからである。
（発明の概要） スズと少なくとも一種類の他のIV族半導体から成る層が
半導体のエピタキシャル成長を可能にし、従ってSiある
いはGe基板上に広い格子定数範囲で、これらの半導体材
料の素子が製作できる。素子は順にSiとGeが属する族の
半導体の少なくとも一種類からなる基板、スズと少なく
とも一種類の他のIV族半導体からなる層および必要され
る素子が製作される少なくとも一種類の非シリコン半導
体からなる層からなる。後者の層の格子は近似的にスズ
を含む層に整合する。スズを含む層は混合物グラド層と
超格子からなり、グラド層ではスズのつまりSnxSi1-x層
の割合はｘの増加と共に0.０からある値Ｘ０まで増加す
る。こうしてSnx0Si1-x0混合物の格子定数が必要とされ
るエピタキシャル半導体に整合する。そして、SnXＩＶ
族1-xとSnyＩＶ族1-y化合物半導体の重なり層からなる
超格子ではＸとＹの値が選択され、その結果超格子の平
均格子定数が非シリコン半導体の格子定数に近い。超格
子層は混合物グラド層の成長で生じる不適合転位をトラ
ップする。他の基板混合物も利用できる。スズを含む層
はなるべく低温成長プロセスである分子ビームエピタキ
シで成長される。従ってこれは不平衡プロセスで、そこ
では準安定ヘテロ構造のためIV族元素からのスズの分離
が起きない。得られた混合物は準安定である。
（実施例の説明） 本発明による素子の典型的な実施例を第１図に示す。素
子は基板１、スズを含む層３および非シリコン半導体層
５からなる。スズを含む層３はグラド混合物を有する層
７、超格子層９およびバッファ層１１からなる。超格子
は点線で示されるいくつかの層からなる。明瞭のために
いくつかの層しか図示されていないが、実際の構造は一
搬にもっとも多くの層が存在すると思われる。実施例で
は、基板はSiとGeが属するグループの少なくとも一種類
の半導体からなる。現在ではSi基板がその高品質と入手
し易さのために使われている。スズ(Sn)を含む層はSnと
少なくとも一種類の他のIV族半導体からなる。非シリコ
ン半導体層５の格子は近似的には超格子の上にあるバッ
ファ層11に整合する。非シリコン半導体層５の半導体の
選択は後で述べる。もちろん、層５は、一種類以上の半
導体からなることができる。例えば、互い格子が整合す
るが違う混合物を有するいくつかのエピタキシャル層が
成長できる。
スズを含む層の構造が第２図を参照すればよくわかる。
図では層Sn0.5Si0.5を構成するスズに対して横軸に任意
スケールで基板からの距離、縦軸にSnxSi1-x混合物での
スズのモル比が示されている。本実施例は単に説明のた
め用いられるものである。当業者で容易に理解されるよ
うに必要な格子定数によっては他の混合物が利用でき
る。図示される層はSi基板上に成長される。Ｚ０からＺ
１まではSiバッファ層でＺ１からＺ２までは混合物グラ
ド層である。Ｚ２での混合物は非シリコン半導体層５に
必要な格子定数を有する。超格子層はＺ３からＺ４まで
である。超格子の前にはSnＳｉバッファ層（Ｚ２からＺ
３）が成長される。もちろん、超格子での各層は十分薄
い必要があり、それゆえ不適合転位はエネルギ的には好
ましくない。すなわち、格子不整合(lattice misnatch)
が不適合転位(misfit dislocation)の生成よりもひずみ
によって提供される。
混合物グラド層、つまりＺ１からＺ２までの層の成長の
間、不適合転位が起こる。しかし、超格子、つまりＺ３
からＺ４までの構造の成長の間、不適合転位は歪層にト
ラップされる。その結果、Ｚ４より上の層は転位フリー
となる。図示の実施例では、準安定混合物は約0.596nm
の格子定数を有する。他の格子定数に対しては、超格子
でのスズのモル比は必要な格子定数を与えるように選択
される。
本実施例では超格子層はSn1-xSixの重なり層からなり、
Ｘは第一の重なり層群のほうが、第二の重なり層群より
値が大きい。超格子層内での二つのＸの値の選択は超格
子層が混合物グラド層の成長で生じた不適合転位をトラ
ップするのに必要な値によって決められる。さらに、通
常では超格子層がSnxＩＶ族1-xからなり、IV族は少なく
とも一種類のIV族半導体元素である。
混合物グラド層でのSnの最大値は超格子上に成長される
化合物半導体層の格子定数によって決められる。すなわ
ち、二つの格子定数は近似的に同じである必要がある。
第３図はいくつかの半導体に対して横軸にスズのモル比
ｘを、縦軸に格子定数を示す。格子定数が示されている
半導体はGe、GaAs、InPおよびSn0.27Ge0.73である。こ
のグラフにおける他の半導体の位置は当業者で容易にわ
かるため、図示する必要がない。II−VI族、III−Ｖ族
の成長は混合半導体と同様に予想できる。バルク溶液か
ら冷却されるときSnxSi1-x混合物は相分離を示すので、
Snを含む層は不平衡プロセスによって成長される必要が
ある。不平衡プロセスは、成長が起こるとき相分離する
のに十分な運動エネルギーがないプロセスとして定義さ
れる。そして混合物層は準安定になる。すなわち、その
構成物質が運動バリアを克服し、相分離状態の最小エネ
ルギーに達するのに必要なエネルギーを持たない。分子
ビームエピタキシのような低温エピタキシャル成長が望
まれる。約500℃以下の温度での成長が望ましい。しか
し相分離が起きない十分低い温度で、化学気相成長(CV
D)法や有機金属化学気相成長(MOCVD)のような成長技術
も利用できる。超格子層でのＸの上限は成長温度時のエ
ピタキシャル層の熱安定度によって決められ、また平均
的な混合物における欠陥の大きさによっても決められ
る。ｘの値が約0.６より大きい場合にはこれらの技術は
有効ではなくなる。
本発明の実現にはSi基板上の層５での SnxSi1-x混合物成長が望ましいが、別の実施例も考えら
れる。例えば、層５はSi又はGe基板上のSnxGe1-x混合物
からなることができる。この混合物はＸが約0.27より大
きいときは、直接バンドギャップ半導体になると思われ
るため、特に興味あるものである。必要があれば、この
混合物は格子定数が近似的に整合するInP基板上に直接
に成長されることができる。第４図は組成Ｘ（横軸）に
対するバンドギャップエネルギー（縦軸）をeV単位で示
す。混合物が半金属(semi metal)になる層と同様に間接
及び直接バンドギャップ層が図示されている。相分離の
ためSnxGe1-xは平衡バルク状に存在しないことが注目さ
れる。Ｘの値が約0.25よりも大きいとき、波長ベクトル
k=0では混合物が最小伝導帯クションバンドを有し、従
って高い電子モビリティと低い有効質量(effective mas
s)が期待できる。この直接バンドギャップ材料が光検出
器や発光ダイオードとレーザのような光源を含む波長が
2.５μｍ以上の光学素子の製作を可能にすることも注目
される。SnGe層は次に成長される層や直接SnGe層に製作
される素子の基板として用いられることができる。
考えられる化合物半導体層での素子は数多くあり、集積
回路、発振器、光検出器およびレーザなどを含む。
【図面の簡単な説明】
第１図は本発明による半導体素子の原理図； 第２図は典型的な混合物層に対する基板からの距離とス
ズのモル比との関係を示す図； 第３図はSnxSi1-x混合物でスズの割合と格子定数の関係
を示す図； 第４図はSnxSi1-xでの組成とエネルギーとの関係を示す
図である。 １……基板 ３……スズを含む層 ５……非シリコン半導体層 ７……グラド混合物を有する層 ９……超格子層 １１……バッファ層

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】少なくとも一種類の半導体からなる基板
    （１）と、 少なくとも一種類のIV族半導体を含む混合物層（３）
    と、 この混合物層に隣接して格子整合する半導体層（５）と
    からなり、 この混合物層（３）がＳｎをさらに有することを特徴と
    する半導体素子。
  2. 【請求項２】前記混合物層は、混合物グラド層（７）お
    よび超格子層（９）からなる ことを特徴とする特許請求の範囲第１項記載の半導体素
    子。
  3. 【請求項３】前記基板は、シリコンであることを特徴と
    する特許請求の範囲第１項記載の半導体素子。
  4. 【請求項４】前記混合物層のIV族半導体は、シリコンで
    ある ことを特徴とする特許請求の範囲第３項記載の半導体素
    子。
  5. 【請求項５】前記格子整合する半導体層は、少なくと
    も、シリコン以外のIV族、II−VI族およびIII−Ｖ族半
    導体から選択された一種類からなることを特徴とする特
    許請求の範囲第４項記載の半導体素子。
  6. 【請求項６】前記格子整合する半導体層は、少なくとも
    III−Ｖ族半導体からなる ことを特徴とする特許請求の範囲第５項記載の半導体素
    子。
  7. 【請求項７】前記混合物層のIV族半導体は、Ｇｅである ことを特徴とする特許請求の範囲第１項記載の半導体素
    子。
JP62327578A 1986-12-29 1987-12-25 半導体素子 Expired - Lifetime JPH069192B2 (ja)

Applications Claiming Priority (2)

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US947051 1986-12-29
US06/947,051 US4769341A (en) 1986-12-29 1986-12-29 Method of fabricating non-silicon materials on silicon substrate using an alloy of Sb and Group IV semiconductors

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JPS63169717A JPS63169717A (ja) 1988-07-13
JPH069192B2 true JPH069192B2 (ja) 1994-02-02

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Application Number Title Priority Date Filing Date
JP62327578A Expired - Lifetime JPH069192B2 (ja) 1986-12-29 1987-12-25 半導体素子

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JP (1) JPH069192B2 (ja)
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