JPH02170413A - 化合物半導体装置 - Google Patents

化合物半導体装置

Info

Publication number
JPH02170413A
JPH02170413A JP63325631A JP32563188A JPH02170413A JP H02170413 A JPH02170413 A JP H02170413A JP 63325631 A JP63325631 A JP 63325631A JP 32563188 A JP32563188 A JP 32563188A JP H02170413 A JPH02170413 A JP H02170413A
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
buffer layer
mixed crystal
dislocation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63325631A
Other languages
English (en)
Inventor
Riichi Inoue
利一 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63325631A priority Critical patent/JPH02170413A/ja
Priority to EP89403641A priority patent/EP0375564B1/en
Priority to KR1019890019297A priority patent/KR930009805B1/ko
Priority to DE89403641T priority patent/DE68913479D1/de
Publication of JPH02170413A publication Critical patent/JPH02170413A/ja
Priority to US07/725,889 priority patent/US5134446A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Lasers (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 化合物半導体装置に関し、更に詳しくは、半導体基板上
に化合物半導体を積層した化合物半導体装置に関し、 化合物半導体に生じる転位欠陥密度を十分に低減するこ
とを目的とし、 下地層と化合物半導体層との間に■族及びＶ族の元素か
らなる緩衝層が介在しており、該緩衝層は、層の厚み方
向の上部及び下部において小さく、中央部近傍において
最大となる分布をもって、転位欠陥を固定する転位固定
用■族元素を含有してなることを含み構成する。
〔産業上の利用分野〕
本発明は、化合物半導体装置に関し、更に詳しくは、半
導体基板上に化合物半導体を積層した化合物半導体装置
に関する。
〔従来の技術］ 高移動度トランジスタ（ＨＥＭＴ）や半導体レーザ等に
おいては、複数の化合物半導体層を重ねたものが用いら
れ、これらの装置は化合物半導体基板上に形成されるの
が一殴的であるが、シリコン基板上に形成するようにす
れば、廉価で大面積の基板を堤供できるといった利点が
ある。
しかし、シリコン基板上にＧａＡｓ等の化合物半導体層
を直接積層する場合には、格子定数の相違によってＧａ
Ａｓ１ｉＩに転位欠陥が発生するため、化合物半導体素
子のライフタイムを縮めたり、特性が劣化するといった
問題がある。
この問題を解決するため、第６図に示すように、シリコ
ン基板２１の上に非晶質状のＧａＡｓからなる緩衝層２
２を例えば４５０°Ｃ程度の低温下で１００〜２００人
の厚さに積層し、その上にＧａＡｓからなる混晶Ｉ！２
３を３〜５μｍ程度に積層して化合物半導体基板となし
、転位欠陥を少なくする装置が提案されている（文献Ｆ
　Ｍ、Ａｋｉｙａｍａ　ａｔ　ａｌ、　Ｅｘｔ　Ａｂｓ
ｔ。
ｏｆ　ｔｓｔｈ　１ｎｔｎ、　Ｃｏｎｆ、　ＳＳＤＭ　
ｐ、１６　（１９８６））。
〔発明が解決しようとする課題〕
しかし、上記した化合物半導体であっても、緩衝層２２
を介してシリコン基板２１上に形成したＧａＡｓ混晶１
１５２３の転位欠陥密度はｌ　Ｑ　＠　ｃｙＩ−ｉ程度
あり、この緩衝層を設けた基板をトランジスタ素子、発
光素子などの半導体装置に用いる場合には、転位欠陥の
抑制が不十分であり、ライフタイムの短縮、リーク電流
の発生、あるいは発光量の減少といった問題が残存して
いる。
本発明は上記問題に鑑みてなされたもので、下地層とＧ
ａＡｓ混晶層との間の格子不整合による結晶歪を更に緩
和して、転位欠陥密度を十分に低減することが可能な化
合物半導体装置を提供することを目的とするものである
。
〔課題を解決するための手段〕
上記課題は、下地層と化合物半導体層との間に■族及び
Ｖ族の元素からなる緩衝層が介在しており、該緩衝層は
、層の厚み方向の上部及び下部において小さく、中央部
近傍において最大となる分布をもって、転位欠陥を固定
する転位固定用■族元素を含有してなることを特徴とす
る化合物半導体装置によって達成される。
〔作用〕
本発明の化合物半導体装置においては、■族およびＶ族
の元素からなる混晶の緩衝層を設け、混晶を構成する■
族の元素の一部を所定の混合比の転位固定用元素で置換
している。
上記した転位固定用元素には、結晶歪によって生じる転
位欠陥を固定・消失させる働きがある。
例えば、引上げ法によって作成されたｃａＡｓ？Ｈ晶に
混合されたインジウム（！ｎ）の濃度を２×１０１　％
　ｃ　ｍ　−３とした場合には、このＧａＡｓ混晶に生
じる平均転位密度は１ｏｏｃ＋ａ−”と大幅に減少する
。
しかし、転位固定用■族元素の含を量が多い場合には、
緩衝層と化合物半導体層の格子定数の違いが大きくなる
ために、転位固定用■族元素１の混合比を大きくした緩
１１層を化合物半導体層に直接形成すると、その界面で
大きな格子不整合が生じ、かえって転位欠陥密度を増す
結果になる。
そこで、緩衝層に混入した転位固定用■族元素の混合比
を化合物半導体層との界面部分において小さくするとと
もに、その上下部分から中央にかけて徐々に転位固定用
■族元素の混合比を大きくすることにより格子定数の差
の変化を小さくし、転位の発生よりも転位固定用■族元
素による転位固定効果の方が大きくなるように調整する
と、転位欠陥の発生が防止されることになる。
従って、例えば下地層としてシリコン基板を使用し、そ
の上に緩衝層を介在させて化合物半導体層を設けると、
格子定数の不整合による結晶歪によって生じる転位欠陥
は緩衝層によって固定されてその密度が低減し、シリコ
ン基板の上に形成する化合物半導体層の転位の発生を十
分に抑制できることになる。
これにより、化合物半導体装置に生じる転位欠陥密度は
十分に低減される。
〔実施例〕
次に、本発明の実施例の化合物半導体装置について図を
参照しながら説明する。
第１図は、本発明の実施例の化合物半導体装置を示す断
面図であって、図中符号１はシリコン基板で、この上に
はＧ８＾Ｓからなる非晶質状の第１の緩衝層２、ＧａＡ
ｓからなる第１の混晶層３、Ｇａａｌｎ、−、Ａｓから
なる第２の緩衝層４　、ＧａＡｓよりなる第２の混晶層
５が順次積層されている。
上記したＧａ、Ｉｎ＋−ｘ　Ａｓからなる第２の＄１１
１ｉＪｉ４はその内部において、第２図に示すように、
Ｉｎの混合比（混合比＝Ｉｎの元素の数／ＧａとＩｎの
元素の総数）が第２の緩衝Ｎ４の上部及び下部において
最も小さく零（ｘ＝１）であり、またその中央部で最も
太きく　０．９　（ｘ＝　０．１）となるように階段状
に増減するように形成されている。なお、第２図のｙ軸
の零の点は第１図の第１の混晶層３と第２の緩衝層４と
の界面にとっである。
次に、上記した実施例の作用について説明する。
上述した実施例の化合物半導体装置においては、８１基
板１と第１の混晶１１３との間に設けた第１のｌｌｖｉ
層２により格子不整合による結晶歪を緩和し、第１の混
晶層３に発生する転位欠陥密度を低減している。この状
態においては、第１の混晶層３にはまだｉｏ’ｃｌ−”
程度の転位欠陥密度が生じている。
また、インジウム（Ｉｎ）を混合したＧａ工１ｎｌ−０
Ａｓからなる第２の緩衝層４においては、Ｉｎ元素が緩
衝層４中で結晶歪により生ずる転位を固定して消失させ
る働きがあるために、転位の発生を防止することが可能
になる。
例えば、引上げ法によって作成されたＧａＡｓ混晶中の
Ｉｎの４度が２　×１０１’ｌＣ「２のとき、ＧａＡｓ
混晶に生しる平均転位欠陥密度は１００ｃｍ−”と相当
に少なくなる（参考文献：　Ｍ、Ｇ、ｔｌｉｌ’ｖｉｄ
ｓｋｙ、　Ｖ、Ｂ　０ｓｖｅｎｓｋｙ　ａｎｄ　Ｓ、Ｓ
、５ｈｉｆｒｉｎ、　Ｊ、Ｃｒｙｓｔａｌ　Ｇｒｏｉｙ
Ｌｈ、　５２１９８１、　ｐ、３９６）。
しかし、Ｉｎの混合比が大きい場合には、Ｇａ。
１ｎｌ−、Ａｓ　＄１街Ｎ４とＧａＡｓ混晶層３，５の
格子定数の違いが大きくなるために、Ｉｎの混合比を大
きくした緩衝層４を混晶［３，５に直接形成すると、Ｇ
ａＡｓ混晶層３．５との界面で大きな格子不整合が生じ
、かえって転位欠陥を増す結果になる。
この転位欠陥を減少させるためには、上記した実施例で
説明したように、第２の緩衝Ｍ４に添加したＩｎの混合
比をＧａＡｓ混晶層３．５との接合部分において零にす
るとともに、その上下部分から中央にかけてステップ状
にＩｎの混合比を大きくすることにより格子定数の差の
変化を小さくし、転位の発生よりも１ｎによる転位固定
効果の方が大きくなるように調整する。
この結果、第１の緩衝層２により転位欠陥密度の低減を
はかるとともに、第１の緩衝層２によっては十分に除去
できずに下側の混晶層３に生じている転位欠陥をＧａｇ
ｌｒ＋＋−ｗＡｓｌｌＡｓｌｌ上層４に固定させてその
密度を低減できるので、第２の混晶層５に発生する転位
欠陥の密度を大幅に低減できる。
なお、本発明の実施例の化合物半導体を３７０°Ｃに加
熱したＫＯＨ溶液に１０分間浸漬して第２の混晶Ｎ５に
生じている転位欠陥の密度を調べると、ｌ　Ｑ　ｈ　ｃ
ｍ　−２となって従来例に比べて２桁も低減することが
明らかになった。
次に、本発明の実施例の化合物半導体装置の製造方法に
ついて、第４．５図に基づいて説明する。
第５図は、本発明の化合物半導体を積層するためのＭＯ
ＣＶＤ装置を示す構成図であり、反応室７内のサセプタ
８上に化合物半導体を積層するシリコン基板ｌが戴置さ
れ、この基板ｌは高周波加熱用コイル６により所定温度
に加熱される。
そして、イ貞層するｌ昆晶の種類によってアルシン（Ａ
ｓｌｈ）、トリメチルガリウム（Ｔ　Ｍ　Ｇ　：　（Ｃ
Ｈ３）　ｓＧａ　）、トリエチルインジウム（Ｔ　Ｅ　
Ｉ　：（ＣＪ、）３１ｎ　）の中から複数を選択し、ま
た水素（１１□）をキャリアガスとしてＴＭＧ、ＴＥＩ
を反応室７内に導入するようになっている。
これらＴＥＩとＴＭＧは液状となっており、ＴＭＧ用恒
温槽１０及びＴＥＩ用恒温槽１１によってそれぞれ所定
の温度に保持される。また、ＴＥＩおよびＴＭＧの？！
Ｌ量はＴＭＧ用バルブ１２およびＴＥＩ用バルブ１３に
よって制御され、ＡｓＨ，の流量はアルシン用バルブ１
４によって制御される。
さて、反応室７内のシリコン基板１を４５０°Ｃの温度
に加熱した状態で、温度Ｏ°Ｃに保持したＴＭＧ及び八
ｓ　ＩＩ　２を反応室７内に導入すると、ＴＭＧとＡｓ
１１３とが反応しシリコン基板工の上にはＧａＡｓから
汽る第１の緩衝層２が非晶質状に形成される（第４図（
ａ））。
次に、シリコン基板ｌを７００°Ｃに昇温した後、Ｔ　
Ｍ　ＧとＡｓ１１３とを反応室７内に導入することによ
リ、第１の緩衝層２上にＧａＡｓからなる第１の混晶層
３を成長する（第４図（ｂ））。
この段階で、ＡＳＨ，ガスの流量を１３２ｃｃ／分、Ｔ
ＭＣの流量を４４ｃｃ／分として反応室７内に導入し、
Ｉｎの混合比が零のＧａＡｓからなる緩衝層４の第１７
１４　ａを第１の混晶層３上に１００人程度の厚さに成
長する（第４図（Ｃ））。
次に、２５℃に保持されたＴＥＩの流量を１３８ｃｃ／
分に、ＴＭＧを４４ｃｃ／分にそれぞれ調整した後に、
ＴＥＩ、ＴＭＧ及びＡｓＨ３ガスによりＩｎの混合比を
０．１としてＧａｓ、　ｄｎ６．ＩＡｓからなる第２の
Ｎ４ｂを１００人程度の厚さに成長する（第４図（ｄ）
）。
この後、ＴＭＧとＴＥＩの流量比を変えることによりＩ
ｎの混合比を０．１ずつ段階的に大きくして厚さ１００
人ずつ成長していく、そして、緩衝層４の第１０層４ｊ
においてＩｎの添加量が最も高くなるように１０の混合
比を０．９に調整し、Ｇａｓ、　１１ｎｏ、　ｑＡ３を
成長させる（第４図（ｅ））。
次いで、混合比を０．９にして第１１の層４ｋを成長し
た後、逆に１００人成長する毎に混合比を０゜１ずつ小
さくしていき、最後に緩衝層４の最上部となる第２０層
４ＬにおけるＩｎの混合比が零となるように調整する（
第４図（ｆ））。
このように成長したＧａ、Ｉｎ１−、ＩＡｓからなる第
２の緩衝層４は、第２図に示すように、Ｉｎの混合比が
厚さ方向の中央部において最大となるような階段状の分
布を有することになる。
最後に、ＴＥＩを止めてＡｓＨ２ガスとＴＭＧとにより
第２の緩衝層４上にＧａＡｓからなる第２の混晶層６を
成長して、本発明の実施例の化合物半導体層が完成する
（第１図）。
なお、上記した実施例の化合物半導体層の製造方法にお
いては、化合物半導体の成長装置としてＭＯＣＶＤ装置
を用いたが、Ｍ　Ｂ　Ｅ　（ＭｏｌｅｃｕｌａｒＢｅａ
ｍ　［１ｐｉｔａｘｙ）装置を用いてもよい、これらの
装置によれば、Ｉｎの混合比を第２図に示すようなステ
ップ状に変化させて形成することもできるばかりでなく
、第３図に見られるような放物線状に連続的に大小変化
させることもできる。
また、第２の緩衝層４に含有する元素をボロン（Ｂ）や
アルミニウム（＾ｌ）などのＩｎと同じ他の■族の元素
としてもよい。
さらに、第１の緩衝層２をガリウム・リン（ＧａＰ　）
の非晶質層、かつ第２の緩衝層４を転位固定用■族元素
を含有したＧａＰの混晶層としても本発明を適用できる
。但しこの場合、■族元素の混合比は、第２の緩衝層４
の上下の第１および第２の混晶層と格子定数を整合する
ように設定するとよい。
また、本発明は、基板の結晶欠陥を成長半導体層上に伝
達されないことが望まれる分野であれば、全てに適用し
得るものであり、例えば基板上に基板と同一の半導体を
成長する場合にも適用できる。
その場合の基板としては、例えばＧａＡｓ、　ＧａＰ、
ＧａＳｂ、　ＩｎＰ　５ＩｎＡｓ、　ＩｎＳｂなどでも
よく、またその場合の転位欠陥を固定する元素としては
、基板がＧａ系の場合、Ｉｎ５Ｒ、＾ｌなどがあり、Ｉ
ｎ系の場合は、Ｇａ、　Ｂ　、＾ｌなどが使用される。
〔発明の効果〕
以上説明したように本発明の化合物半導体装置によれば
、半導体装置を構成する化合物半導体層と半導体基板と
の間に■族およびＶ族の元素からなる緩衝層を介在させ
るとともに、転位欠陥を固定する■族元素を緩衝層の厚
み方向の上下部において小さくし、その中央部において
最大となるように含有しているので、格子定数の相違に
よる転位を抑制しつつ転位を固定させてその密度を低減
でき、半導体基板と化合物半導体層の接合による転位の
発生を十分に抑制してその密度を低減できる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す化合物半導体装置の
断面図、 第２図は、本発明の実施例のＧａｇｌｎ＋−ｘ＾Ｓから
なる第２の緩衝層の【ｎの分布を示す図、第３図は、本
発明の他の実施例のＧａｘｌｎ＋−Ｊｓからなる第２の
緩衝層のＩｎの分布を示す図、第４図は、本発明の一実
施例装置の製造工程を示す断面図、 第５図は、 第６図は、 ある。 （符号の説明） １．２１・・・シリコン基板、 ２・・・第１の緩衝層、 ３・・・第１の混晶層、 ４・・・第２の緩衝層、 ５・・・第２の混晶層、 ６・・・高周波加熱用コイル、 ７・・・反応室、 ８・・・サセプタ、 １０．１１・・・恒温槽、 １２．１３．１４・・・バルブ、 ２２・・・緩衝層、 ２３・・・混晶層。 ＭＯＣＶＤ装置の概要構成図、 従来の化合物半導体装置の断面図で

Claims (1)

  1. 【特許請求の範囲】 下地層と化合物半導体層との間にIII族及びＶ族の元素
    からなる緩衝層が介在しており、 該緩衝層は、層の厚み方向の上部及び下部において小さ
    く、中央部近傍において最大となる分布をもって、転位
    欠陥を固定する転位固定用III族元素を含有してなるこ
    とを特徴とする化合物半導体装置。
JP63325631A 1988-12-22 1988-12-22 化合物半導体装置 Pending JPH02170413A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63325631A JPH02170413A (ja) 1988-12-22 1988-12-22 化合物半導体装置
EP89403641A EP0375564B1 (en) 1988-12-22 1989-12-22 Semiconductor device having a buffer structure for eliminating defects from a semiconductor layer grown thereon
KR1019890019297A KR930009805B1 (ko) 1988-12-22 1989-12-22 반도체 층 성장으로 부터 결함을 제거하기 위한 버퍼구조를 갖는 반도체장치.
DE89403641T DE68913479D1 (de) 1988-12-22 1989-12-22 Halbleiterbauelement mit einer Puffer-Struktur, um Defekte der darauf gewachsenen Halbleiterschicht aufzuheben.
US07/725,889 US5134446A (en) 1988-12-22 1991-07-01 Semiconductor device having a buffer structure for eliminating defects from a semiconductor layer grown thereon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63325631A JPH02170413A (ja) 1988-12-22 1988-12-22 化合物半導体装置

Publications (1)

Publication Number Publication Date
JPH02170413A true JPH02170413A (ja) 1990-07-02

Family

ID=18179010

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63325631A Pending JPH02170413A (ja) 1988-12-22 1988-12-22 化合物半導体装置

Country Status (5)

Country Link
US (1) US5134446A (ja)
EP (1) EP0375564B1 (ja)
JP (1) JPH02170413A (ja)
KR (1) KR930009805B1 (ja)
DE (1) DE68913479D1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03136319A (ja) * 1989-10-23 1991-06-11 Fujitsu Ltd ヘテロエピタキシャル基板および半導体装置
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JP3116731B2 (ja) * 1994-07-25 2000-12-11 株式会社日立製作所 格子不整合系積層結晶構造およびそれを用いた半導体装置
US6423990B1 (en) * 1997-09-29 2002-07-23 National Scientific Corporation Vertical heterojunction bipolar transistor
US5912481A (en) * 1997-09-29 1999-06-15 National Scientific Corp. Heterojunction bipolar transistor having wide bandgap, low interdiffusion base-emitter junction
US6087683A (en) * 1998-07-31 2000-07-11 Lucent Technologies Silicon germanium heterostructure bipolar transistor with indium doped base
KR100355636B1 (ko) * 2000-03-10 2002-10-11 광주과학기술원 인듐갈륨알소나이드 콜렉터 에이치비티의 에피택시얼구조
US6594293B1 (en) 2001-02-08 2003-07-15 Amberwave Systems Corporation Relaxed InxGa1-xAs layers integrated with Si
US6589335B2 (en) 2001-02-08 2003-07-08 Amberwave Systems Corporation Relaxed InxGa1-xAs layers integrated with Si
WO2002063665A2 (en) * 2001-02-08 2002-08-15 Amberwave Systems Corporation RELAXED InXGa1-xAs LAYERS INTEGRATED WITH Si
US7227174B2 (en) * 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
JP4333426B2 (ja) * 2004-03-19 2009-09-16 ソニー株式会社 化合物半導体の製造方法、及び半導体装置の製造方法
DE102011107657A1 (de) * 2011-07-12 2013-01-17 Nasp Iii/V Gmbh Monolithische integrierte Halbleiterstruktur

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821033A (en) * 1972-08-03 1974-06-28 Ibm Method for producing flat composite semiconductor substrates
US4568958A (en) * 1984-01-03 1986-02-04 General Electric Company Inversion-mode insulated-gate gallium arsenide field-effect transistors
JPH0650723B2 (ja) * 1984-10-17 1994-06-29 日本電気株式会社 エピタキシヤル成長方法
US4768074A (en) * 1984-11-20 1988-08-30 Kabushiki Kaisha Toshiba Heterojunction bipolar transistor having an emitter region with a band gap greater than that of a base region
US4872046A (en) * 1986-01-24 1989-10-03 University Of Illinois Heterojunction semiconductor device with <001> tilt
US4806996A (en) * 1986-04-10 1989-02-21 American Telephone And Telegraph Company, At&T Bell Laboratories Dislocation-free epitaxial layer on a lattice-mismatched porous or otherwise submicron patterned single crystal substrate
US4769341A (en) * 1986-12-29 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Method of fabricating non-silicon materials on silicon substrate using an alloy of Sb and Group IV semiconductors

Also Published As

Publication number Publication date
US5134446A (en) 1992-07-28
EP0375564B1 (en) 1994-03-02
EP0375564A1 (en) 1990-06-27
KR900010924A (ko) 1990-07-11
KR930009805B1 (ko) 1993-10-11
DE68913479D1 (de) 1994-04-07

Similar Documents

Publication Publication Date Title
US4876219A (en) Method of forming a heteroepitaxial semiconductor thin film using amorphous buffer layers
US5399522A (en) Method of growing compound semiconductor
US7491626B2 (en) Layer growth using metal film and/or islands
US6495868B2 (en) Relaxed InxGa1−xAs buffers
US6372981B1 (en) Semiconductor substrate, solar cell using same, and fabrication methods thereof
JPH02170413A (ja) 化合物半導体装置
JPH01289108A (ja) ヘテロエピタキシャル成長方法
KR20010090165A (ko) 이종접합구조의 양자점 버퍼층을 가지는 반도체 소자
US5107317A (en) Semiconductor device with first and second buffer layers
US5492860A (en) Method for growing compound semiconductor layers
JP2925004B2 (ja) 窒化ガリウムの結晶成長方法
JP2000150388A (ja) Ｉｉｉ族窒化物半導体薄膜およびその製造方法
US5341006A (en) Semiconductor device having diffusion-preventing layer between III-V layer and IV layer
JPH02221196A (ja) ３―ｖ族化合物半導体薄膜の形成方法
JPH10284510A (ja) 半導体基板
JP3242571B2 (ja) 気相成長方法
JPH02167895A (ja) 化合物半導体の成長方法
JP2900946B2 (ja) 半導体装置
JPH08264456A (ja) 化合物半導体の結晶成長方法
JPH01120011A (ja) ＩｎＰ半導体薄膜の製造方法
JPH0214513A (ja) 化合物半導体層の形成方法
JPH03188619A (ja) 異種基板上への３―５族化合物半導体のヘテロエピタキシャル成長法
JPH01184815A (ja) 半導体ウエハ及びその製造方法
JPH03188620A (ja) 半導体装置及びその製造方法
JP2599576B2 (ja) Ｉｉｉ−ｖ族の化合物半導体の二次元薄膜の成長方法