JP2649936B2 - 歪超格子バッファ - Google Patents

歪超格子バッファ

Info

Publication number
JP2649936B2
JP2649936B2 JP63045820A JP4582088A JP2649936B2 JP 2649936 B2 JP2649936 B2 JP 2649936B2 JP 63045820 A JP63045820 A JP 63045820A JP 4582088 A JP4582088 A JP 4582088A JP 2649936 B2 JP2649936 B2 JP 2649936B2
Authority
JP
Japan
Prior art keywords
lattice constant
layer
sls
substrate
strained superlattice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63045820A
Other languages
English (en)
Other versions
JPH01222431A (ja
Inventor
浩司 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63045820A priority Critical patent/JP2649936B2/ja
Priority to US07/316,633 priority patent/US4927471A/en
Priority to EP89301981A priority patent/EP0331433B1/en
Priority to DE68919485T priority patent/DE68919485T2/de
Priority to KR1019890002569A priority patent/KR930004239B1/ko
Publication of JPH01222431A publication Critical patent/JPH01222431A/ja
Application granted granted Critical
Publication of JP2649936B2 publication Critical patent/JP2649936B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/16—Superlattice
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】 〔概要〕 半導体基板とその上にエピタキシャル成長させる半導
体層との間に介在させるのに好適な歪超格子バッファに
関し、 歪超格子を介挿することで半導体基板上にそれと異な
る格子定数をもつ半導体層を形成し、しかも、その半導
体層が低欠陥であるようにすることを目的とし、 半導体基板に於ける格子定数から必要とされる格子定
数まで変化させる為の格子定数変化用歪超格子並びに該
格子定数変化用歪超格子で変化させた前記必要とされる
格子定数をもつバッファ層並びに平均格子定数が前記必
要とされる格子定数と同じ値である転位伝播阻止用歪超
格子が前記半導体基板に近い側から順に積層されてなる
よう構成する。
〔産業上の利用分野〕
本発明は、半導体基板とその上にエピタキシャル成長
させる半導体層との間に介在させるのに好適な歪超格子
バッファに関する。
〔従来の技術〕 一般に、化合物半導体層をエピタキシャル成長させる
為の基板としては、GaAs或いはInPなど、主として二元
合金が用いられている。
また、そのような化合物半導体基板上に良質の化合物
半導体層をエピタキシャル成長させる為には、その化合
物半導体基板と化合物半導体層との格子定数を一致させ
ることが必要とされていて、この条件はエピタキシャル
成長される化合物半導体層の組成範囲を著しく制限して
いる。
〔発明が解決しようとする課題〕
近年、短波長帯半導体レーザなどの材料として基板と
格子定数を異にする半導体層を形成することが必要にな
っている。
このような要求に対処する為、歪超格子（strained−
layer superlattice:SLS）をバッファとして基板と半導
体層との間に介挿することが行われている。
その理由は、歪超格子が、 （１） 超格子内の応力場に依って基板からの転位が半
導体層の成長方向に伝達されるのを防止することができ
ること、 （２） 基板とは格子定数を異にする半導体層をエピタ
キシャル成長させ得ること、 に依る。
然しながら、前記（１）及び（２）の効果を同時に得
られるこのは実現されていない。
第７図（Ａ）乃至（Ｃ）は試作された歪超格子を有す
る半導体ウエハの要部切断側面図を表している。
図に於いて、１は格子定数がasであるGaAs基板、２は
ｘ値が基板側から表面側に向かって小になるよう変化さ
せたInxGa1-xPグレーデッド層、３はIn0.24Ga0.76Ｐ膜
とIn0.76Ga0.24Ｐ膜とを要素とするSLS、４は格子定数
がaeであるエピタキシャル成長In0.3Ga0.7Ｐ層、５は格
子定数a1が基板１に近いSLS、６は格子定数a2がIn0.3Ga
0.7Ｐ層４に近いSLS、７は発生した転位をそれぞれ示し
ている。
第７図（Ａ）に見られるウエハに於いては、基板１に
於ける格子定数asとIn0.3Ga0.7Ｐ層４に於ける格子定数
aeとは、as≠ae、ではあるが、基板１の転位密度が〜10
4〔cm-2〕程度であるのに対し、グレーテッド層２に於
ける転位密度は〜108〔cm-2〕程度となって、その内部
で新たに転位が発生してしまう。従って、その転位はSL
S3で低減されはするが、それでも〜106〔cm-2〕程度と
なり、これはエピタキシャル成長のIn0.3Ga0.7Ｐ層４に
も引き継がれ、その転位密度は同じく〜106〔cm-2〕程
度になってしまう。
第７図（Ｂ）に見られるウエハに於いては、各格子定
数は、ae＞a2＞a1＞as、或いは、ae＞a2＞a1＞asなる関
係にある。この例に於いても転位の発生は避けられず、
SLS6も転位の発生源であり、従って、In0.3Ga0.7Ｐ層４
に於ける転位密度は基板１のそれに比較して２桁程度高
くなってしまう。
第７図（Ｃ）に見られるウエハに於いては、略無転
位、即ち、無欠陥であるが、但し、格子定数は、ae＝a1
＝a2、であって、前記したSLSを用いることの目的の一
つは達成することができない。
前記したようなことから、半導体基板と半導体層との
間に単にSLSを介挿したり、単純に組み合わせたSLSを介
挿したからといって、前記二つの効果を同時に得ること
はできない。
本発明は、SLSを介挿することで半導体基板上にそれ
と異なる格子定数をもつ半導体層を形成し、しかも、そ
の半導体層が低欠陥であるようにする。
〔課題を解決するための手段〕
本発明では、格子定数を変化させるのに最適化された
SLS及び転位密度を低減させるのに最適化されたSLSを組
み合わせてバッファとして用いるようにしている。
第１図（Ａ）は本発明の原理を説明する為の半導体ウ
エハを表す要部切断側面図であり、第７図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
図に於いて、11は格子定数がasである半導体基板、12
は平均の格子定数がaA(Z)であって半導体基板11の格子
手数asと異なる格子定数aeを得る為の格子定数変化用SL
S、13は格子定数abが半導体基板11の格子定数asと等し
いエピタキシャル成長のバッファ層、14は格子定数aBが
格子定数aeと等しい転位伝播阻止用SLS、15は格子定数
がaeである目的とするエピタキシャル成長の半導体層、
Z1,Zb・・・・は縦方向の位置を表す座標をそれぞれ示
している。尚、エピタキシャル成長のバッファ層13の厚
さは約３〜４〔μｍ〕である。
第１図（Ｂ）は第１図（Ａ）に見られる半導体ウエハ
に於ける格子定数の変化を説明する為の線図であり、第
１図（Ａ）に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
図から明らかなように、格子定数は、基板11に於いて
asであり、格子定数変化用SLS12の部分でasからaeへと
変化し、それらは半導体層15に至るまでaeを維持してい
る。
前記説明から明らかなように、格子定数変化用SLS12
に於いては、その格子定数が基板11のそれから半導体層
15のそれへと徐々に変化するようになっていて、それに
伴う応力及び欠陥の表面方向への伝播を最小限に抑える
働きをしているものであり、その為の歪緩和は、或る程
度の転位の導入に依って実現させている。
この粒子定数変化用SLS12の働きは、第２図を参照す
ると、更に明らかとなる。
第２図は第１図に於ける格子定数変化用SLS12の近傍
を拡大して表した要部切断側面図であり、第１図に於い
て用いた記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。
図に於いて、16は歪を緩和する転位、17は内部で発生
した転位の中で曲げられて表面側に伝播するのを阻止さ
れた貫通転位（スレッデイング転位:threading転位）を
それぞれ示している。
このSLS12に於いては、基板11との界面近傍に於いて
は格子定数aA(Z)が略asであり、そして、バッファ層13
との界面近傍に於いては略aeになっている。また、転位
16を或る程度導入することで歪緩和を行い、そして、貫
通転位17は表面側に向かわないように曲げられている。
第１図及び第２図に見られるバッファ層13はSLS12に
依って変化させた格子定数がaeを保つように安定化する
と共にSLS14に対しては格子定数がaeの基板としての役
割も果たさなければならないので、その層厚はSLS全体
の厚さと比較して充分な厚さ、即ち、〔μｍ〕オーダー
にすることが望ましい。
第１図に見られるSLS14は貫通転位が表面側に伝達さ
れるのを阻止する役割を果し、その面内格子定数がaeで
あるように設計される。
第３図（Ａ），（Ｂ），（Ｃ）は第１図に於けるSLS1
4の近傍を拡大して表した要部切断側面図、格子定数を
表す線図、組成を表す線図であり、第１図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
図に於いて、C0は平均組成を示している。
図から明らかなように、SLS14に於ける面内格子定数
は、その上下に在るバッファ層13及び半導体層15に於け
るそれと一致している。
一般に、SLSでは、その面内格子定数が基板（前記のS
LS14の場合はバッファ層13）のそれと一致する場合、SL
S中の各層の厚さが或る臨界厚さを越えない限り、新た
な転位の発生はなく、効率的に転位密度を低減させるこ
とが可能である。
前記したところから、本発明に依るSLSバッファに於
いては、半導体基板（例えば半導体基板11）に於ける格
子定数（例えば格子定数as）から必要とされる格子定数
（例えば格子定数ae）まで変化させる為の格子定数変化
用歪超格子（例えば格子定数変化用歪超格子12）及び該
格子定数変化用歪超格子で変化させた前記必要とされる
格子定数をもつバッファ層（例えばバッファ層13）及び
平均格子定数が前記必要とされる格子定数と同じ値であ
る転位阻止層（例えば転位阻止層14）が前記半導体基板
に近い側から順に積層されている。
〔作用〕
前記手段を採ることに依り、或る格子定数の半導体基
板にそれとは異なる格子定数をもつ半導体層を形成する
ことができると共に得られた半導体層には転位の伝播が
低減されているので結晶欠陥は極めて少ない。
〔実施例〕
第４図（Ａ）及び（Ｂ）は本発明一実施例に関してSL
S12の近傍を拡大して表した格子定数を説明する為の線
図及び組成を説明する為の線図であり、第１図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
本実施例では、格子定数aA(Z)をasからaeへと変化さ
せ、しかも、欠陥密度が大幅には増加しないよう抑制す
る為に組成をグレーデッドにしてあり、例えば、 InxGa1-xP/InyGa1-yP なるSLSで、ｘ及びｙを基板側から表面側に徐々に変化
させ、当初、格子定数がasであったものを目標とする格
子定数aeにしている。
第５図（Ａ）及び（Ｂ）は本発明に於ける他の実施例
に関してSLS12の近傍を拡大して表した格子定数を説明
する為の線図及び組成を説明する為の線図であり、第１
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
本実施例では、第４図（Ａ）及び（Ｂ）について説明
した実施例と同様の目的をもって、多段のSLSを用いた
ものであり、例えば、 InxGa1-xP/InyGa1-yP なるSLSで、その面内格子定数がa1,a2,a3・・・・であ
るようなSLS、例えば、 を基板側から表面側に向かって順に積層し、格子定数を
ステップ状に目標値aeに近づけるものである。
これらSLS12を形成するには、有機金属化学気相成長
（metalorganic chemical vapor deposition:MOCVD）法
などを適用すれば容易である。
前記説明したようなSLS12の上には、目標とする格子
定数aeを有するバッファ層13をエピタキシャル成長さて
転位密度の低減と格子定数aeの安定化を図るものであ
り、その厚さとしては約0.1〔μｍ〕〜２〔μｍ〕程度
を選択して良い。
このバッファ層13の上には、面内格子定数がaeである
SLS14を成長させるのであるが、第４図及び第５図につ
いて説明したSLS12などと組み合わせた全体の構成を第
６図について説明しよう。
第６図（Ａ）及び（Ｂ）は本発明一実施例の全体に関
する格子定数を説明する為の線図及び組成を説明する為
の線図であり、第１図乃至第５図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
ここで、GaAsからなる基板11に、In0.25Ga0.75Ｐから
なる半導体層15をエピタキシャル成長させる場合、SLS1
2としては、 InxGa1-xP/InyGa1-yP を用い、基板11側から表面側に向かって、ｘ値が0.63→
0.38へ、また、ｙ値が0.37→0.12へと変化するように、
従って、平均組成（ｘ＋y/2）が0.5→0.25へと変化する
ように設定することができ、そして、それぞれの層厚が
約200〔Å〕程度であるグレーデッドSLSにすれば良い。
次に、バッファ層13としては、厚さ約１〔μｍ〕程度の
GaAs0.5Ｐ0.5層か、或いは、厚さ約１〔μｍ〕程度のIn
0.25Ga0.75Ｐ層を積層する。次に、SLS14としては、 InxGa1-xP/InyGa1-yP を用い、ｘ値を0.35、ｙ値を0.14とし、各層厚を150
〔Å〕にして例えば10周期を積層する。この後、所要の
半導体層15をエピタキシャル成長させれば良い。
〔発明の効果〕
本発明は歪超格子バッファに於いては、格子定数変化
用歪超格子と格子定数安定化用バッファ層と転位伝播阻
止用歪超格子とからなっている。
前記手段を採ることに依り、或る格子定数の半導体基
板にそれとは異なる格子定数をもつ半導体層を形成する
ことができると共に得られた半導体層には転位の伝播が
低減されているので結晶欠陥は極めて少ない。また、格
子定数を変化させること及び転位伝播を阻止することは
別個に設計することができるので、それぞれについて最
適化することが容易である。
【図面の簡単な説明】
第１図（Ａ）は本発明の原理を説明する為の半導体ウエ
ハを表す要部切断側面図、第１図（Ｂ）は第１図（Ａ）
に見られる半導体ウエハに於ける格子定数の変化を説明
する為の線図、第２図は第１図の一部拡大要部切断側面
図、第３図（Ａ）及び（Ｂ）及び（Ｃ）は第１図の一部
拡大要部切断側面図及び格子定数に関する線図及び組成
に関する線図、第４図（Ａ）及び（Ｂ）は一実施例の格
子定数を説明する為の線図及び組成を説明する為の線
図、第５図（Ａ）及び（Ｂ）は他の実施例の格子定数を
説明する為の線図及び組成を説明する為の線図、第６図
（Ａ）及び（Ｂ）は一実施例の全体について格子定数を
説明する為の線図及び組成を説明する為の線図、第７図
（Ａ）乃至（Ｃ）は試作された歪超格子を有する半導体
ウエハの要部切断側面図をそれぞれ表している。 図に於いて、11は格子定数がasである半導体基板、12は
平均の格子定数aA(Z)であって半導体基板11の格子手数a
sと異なる格子定数aeを得る為の格子定数変化用SLS、13
は格子定数abが半導体基板11の格子定数asと等しいエピ
タキシャル成長のバッファ層、14は格子定数aBが格子定
数aeと等しい転位伝播阻止用SLS、15は格子定数がaeで
ある目的とするエピタキシャル成長の半導体層をそれぞ
れ示している。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板に於ける格子定数から必要とさ
    れる格子定数まで変化させる為の格子定数変化用歪超格
    子 及び該格子定数変化用歪超格子で変化させた前記必要と
    される格子定数をもつバッファ層 及び平均格子定数が前記必要とされる格子定数と同じ値
    である転位伝播阻止用歪超格子 が前記半導体基板に近い側から順に積層されてなること を特徴とする歪超格子バッファ。
JP63045820A 1988-03-01 1988-03-01 歪超格子バッファ Expired - Lifetime JP2649936B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63045820A JP2649936B2 (ja) 1988-03-01 1988-03-01 歪超格子バッファ
US07/316,633 US4927471A (en) 1988-03-01 1989-02-28 Semiconductor substrate comprising wafer substrate and compound semiconductor layer
EP89301981A EP0331433B1 (en) 1988-03-01 1989-02-28 Semiconductor substrate comprising wafer substrate and compound semiconductor layer
DE68919485T DE68919485T2 (de) 1988-03-01 1989-02-28 Halbleitersubstrat mit Substratscheibe und Verbindungshalbleiterschicht.
KR1019890002569A KR930004239B1 (ko) 1988-03-01 1989-03-02 웨이퍼기판 및 화합물 반도체층으로 구성된 반도체기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63045820A JP2649936B2 (ja) 1988-03-01 1988-03-01 歪超格子バッファ

Publications (2)

Publication Number Publication Date
JPH01222431A JPH01222431A (ja) 1989-09-05
JP2649936B2 true JP2649936B2 (ja) 1997-09-03

Family

ID=12729886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63045820A Expired - Lifetime JP2649936B2 (ja) 1988-03-01 1988-03-01 歪超格子バッファ

Country Status (5)

Country Link
US (1) US4927471A (ja)
EP (1) EP0331433B1 (ja)
JP (1) JP2649936B2 (ja)
KR (1) KR930004239B1 (ja)
DE (1) DE68919485T2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101588B2 (ja) * 1989-08-22 1994-12-12 京都大学長 半導体材料
US5021360A (en) * 1989-09-25 1991-06-04 Gte Laboratories Incorporated Method of farbicating highly lattice mismatched quantum well structures
JPH03174790A (ja) * 1989-09-26 1991-07-29 Fujitsu Ltd 光半導体素子
JPH03136319A (ja) * 1989-10-23 1991-06-11 Fujitsu Ltd ヘテロエピタキシャル基板および半導体装置
US5164359A (en) * 1990-04-20 1992-11-17 Eaton Corporation Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate
US5225368A (en) * 1991-02-08 1993-07-06 The United States Of America As Represented By The United States Department Of Energy Method of producing strained-layer semiconductor devices via subsurface-patterning
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
US5523592A (en) * 1993-02-03 1996-06-04 Hitachi, Ltd. Semiconductor optical device, manufacturing method for the same, and opto-electronic integrated circuit using the same
JP3274246B2 (ja) * 1993-08-23 2002-04-15 コマツ電子金属株式会社 エピタキシャルウェーハの製造方法
US5479032A (en) * 1994-07-21 1995-12-26 Trustees Of Princeton University Multiwavelength infrared focal plane array detector
JP3888668B2 (ja) * 2000-12-28 2007-03-07 日本碍子株式会社 半導体発光素子
JP3785970B2 (ja) * 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
US7045836B2 (en) * 2003-07-31 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US7495267B2 (en) * 2003-09-08 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US20080054248A1 (en) * 2006-09-06 2008-03-06 Chua Christopher L Variable period variable composition supperlattice and devices including same
US8513643B2 (en) 2006-09-06 2013-08-20 Palo Alto Research Center Incorporated Mixed alloy defect redirection region and devices including same
EP2037506B1 (en) * 2007-09-17 2019-07-24 Palo Alto Research Center Incorporated Semiconductor light emitting device with superlattices
JP5558454B2 (ja) 2011-11-25 2014-07-23 シャープ株式会社 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
US10991847B2 (en) * 2019-01-18 2021-04-27 Alliance For Sustainable Energy, Llc Semiconducting devices containing quantum wells
WO2023091693A1 (en) * 2021-11-18 2023-05-25 Meta Platforms Technologies, Llc Red light-emitting diode with phosphide epitaxial heterostructure grown on silicon

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2225207B1 (ja) * 1973-04-16 1978-04-21 Ibm
JPS6191098A (ja) * 1984-10-09 1986-05-09 Daido Steel Co Ltd シリコン基板上における砒素化ガリウム成長結晶体とその結晶成長方法
FR2595509B1 (fr) * 1986-03-07 1988-05-13 Thomson Csf Composant en materiau semiconducteur epitaxie sur un substrat a parametre de maille different et application a divers composants en semiconducteurs
US4804639A (en) * 1986-04-18 1989-02-14 Bell Communications Research, Inc. Method of making a DH laser with strained layers by MBE
US4771013A (en) * 1986-08-01 1988-09-13 Texas Instruments Incorporated Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice
US4769341A (en) * 1986-12-29 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Method of fabricating non-silicon materials on silicon substrate using an alloy of Sb and Group IV semiconductors
JPS63248121A (ja) * 1987-04-03 1988-10-14 Mitsubishi Electric Corp エピタキシヤル結晶成長方法

Also Published As

Publication number Publication date
EP0331433A1 (en) 1989-09-06
US4927471A (en) 1990-05-22
KR930004239B1 (ko) 1993-05-22
DE68919485D1 (de) 1995-01-12
EP0331433B1 (en) 1994-11-30
DE68919485T2 (de) 1995-04-06
KR890015346A (ko) 1989-10-30
JPH01222431A (ja) 1989-09-05

Similar Documents

Publication Publication Date Title
JP2649936B2 (ja) 歪超格子バッファ
US6232138B1 (en) Relaxed InxGa(1-x)as buffers
KR100319300B1 (ko) 이종접합구조의 양자점 버퍼층을 가지는 반도체 소자
JP3500281B2 (ja) 窒化ガリウム系半導体素子およびその製造方法
KR20000005908A (ko) 반도체디바이스
JPH03236218A (ja) 化合物半導体装置およびその製造方法
JP4662345B2 (ja) 多重歪量子井戸構造及びその製造方法
US10332857B2 (en) Rare earth pnictides for strain management
US4517047A (en) MBE growth technique for matching superlattices grown on GaAs substrates
EP1748497A2 (en) Silicon carbon germanium (SiCGe) substrate for a group III nitride-based device
JPH09246654A (ja) 半導体レーザ装置
US6594293B1 (en) Relaxed InxGa1-xAs layers integrated with Si
EP1443616B1 (en) InP based high temperature lasers with InAsP quantum well layers and barrier layers of Gax(AIIN) 1-xP
JP4078891B2 (ja) 化合物半導体エピタキシャルウェハの製造方法および化合物半導体エピタキシャルウェハ
JP4575173B2 (ja) 量子井戸構造の製造方法
JP6001124B2 (ja) 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法
JP3169057B2 (ja) 化合物半導体層の成長方法
JP6290321B2 (ja) 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法
WO2016166949A1 (ja) 半導体ウエハ及び半導体装置
US5341006A (en) Semiconductor device having diffusion-preventing layer between III-V layer and IV layer
JPH0263115A (ja) 薄膜の選択成長方法
JPH0434920A (ja) 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH0529715A (ja) 歪量子井戸構造半導体素子
JPH09260787A (ja) ＩｎＰ系半導体素子
JP2803375B2 (ja) 半導体構造体