JPH01222431A - 歪超格子バッファ - Google Patents

歪超格子バッファ

Info

Publication number
JPH01222431A
JPH01222431A JP63045820A JP4582088A JPH01222431A JP H01222431 A JPH01222431 A JP H01222431A JP 63045820 A JP63045820 A JP 63045820A JP 4582088 A JP4582088 A JP 4582088A JP H01222431 A JPH01222431 A JP H01222431A
Authority
JP
Japan
Prior art keywords
lattice constant
substrate
semiconductor
sls
changing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63045820A
Other languages
English (en)
Other versions
JP2649936B2 (ja
Inventor
Koji Okuda
浩司 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63045820A priority Critical patent/JP2649936B2/ja
Priority to EP89301981A priority patent/EP0331433B1/en
Priority to DE68919485T priority patent/DE68919485T2/de
Priority to US07/316,633 priority patent/US4927471A/en
Priority to KR1019890002569A priority patent/KR930004239B1/ko
Publication of JPH01222431A publication Critical patent/JPH01222431A/ja
Application granted granted Critical
Publication of JP2649936B2 publication Critical patent/JP2649936B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/16—Superlattice
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体基板とその上にエピタキシャル成長させる半導体
層との間に介在させるのに好適な歪超格子バッファに関
し、 歪超格子を介挿することで半導体基板上にそれと異なる
格子定数をもつ半導体層を形成し、しかも、その半導体
層が低欠陥であるようにすることを目的とし、 半導体基板に於ける格子定数から必要とされる格子定数
まで変化させる為の格子定数変化用歪超格子並びに該格
子定数変化用歪超格子で変化させた前記必要とされる格
子定数をもつバッファ層並びに平均格子定数が前記必要
とされる格子定数と同じ値である転位伝播阻止用歪超格
子が前記半導体基板に近い側から順に積層されてなるよ
う構成する。
〔産業上の利用分野〕
本発明は、半導体基板とその上にエピタキシャル成長さ
せる半導体層との間に介在させるのに好適な歪超格子バ
ッファに関する。
〔従来の技術〕
一般に、゛化合物半導体層をエピタキシャル成長させる
為の基板としては、ＧａＡｓ或いはＩｎＰなど、主とし
て二元合金が用いられている。
また、そのような化合物半導体基板上に良質の化合物半
導体層をエピタキシャル成長させる為には、その化合物
半導体基板と化合物半導体層との格子定数を一致させる
ことが必要とされていて、この条件はエピタキシャル成
長される化合物半導体層の組成範囲を著しく制限してい
る。
〔発明が解決しようとする課題〕
近年、短波長帯半導体レーザなどの材料として基板と格
子定数を異にする半導体層を形成することが必要になっ
ている。
このような要求に対処する為、歪超格子（ｓｔｒａｉｎ
ｅｄ−１ａｙｅｒ　　５ｕｐｅｒｌａｔｔｉｃｅ：５Ｌ
Ｓ）をバッファとして基板と半導体層との間に介挿する
ことが行われている。
その理由は、歪超格子が、 （１１超格子内の応力場に依って基板からの転位が半導
体層の成長方向に伝達されるのを防止することができる
こと、 （２）基板とは格子定数を異にする半導体層をエピタキ
シャル成長させ得ること、 に依る。
然しなから、前記＋１１及び（２）の効果を同時に得ら
れるものは実現されていない。
第７図（Ａ）乃至（Ｃ）は試作された歪超格子を有する
半導体ウェハの要部切断側面図を表している。
図に於いて、ｌは格子定数がａ、であるＧａＡｓ基板、
２はＸ値が基板側から表面側に向かって小になるよう変
化させたＩｎ、１Ｇａｐ−ｘＰグレーデッド層、３はＩ
　ｎｏ、ｚｎＧ　ａ　１１．ｂＰ膜と１１１０．７６ｃ
ａ１１．１４ｐ膜とを要素とするＳＬＳ、４は格子定数
がａ、であるエピタキシャル成長１　ｎｏ、＝　Ｇａ、
、、ｙＰ層、５は格子定数ａ、が基板ｌに近いＳＬＳ、
６は格子定数ａ２がＩｎ、、、Ｇａｏ、ｔ　Ｐ層４に近
いＳＬＳ、７は発生した転位をそれぞれ示している。
第７図（Ａ）に見られるウェハに於いては、基板１に於
ける格子定数ａ、とＩ　ｎ、、、Ｇａ、、、Ｐ層４に於
ける格子定数ａ、とは、ａ８≠ａ、、ではあるが、基板
ｌの転位密度が〜１０’　　（ｃｍ−”）程度であるの
に対し、グレーデツド層２に於ける転位密度は〜１０”
　　（ｃｍ−”）程度となって、その内部で新たに転位
が発生してしまう。従って、その転位は５ＬＳ３で低減
されはするが、それでも〜１０’　　（ｃｍ−”）程度
となり、これはエピタキシャル成長のＩ　ｒ１６．３　
Ｇａｏ、ｙ　Ｐ層４にも引き継がれ、その転位密度は同
じく〜１０’　　（ａｍ−”）程度になってしまう。
第７図（Ｂ）に見られるウェハに於いては、各格子定数
は、ａ、＞３．＞ａ、＞３．　、或いは、ａ、＜ａ、＜
ａ、＜ａ、なる関係にある。この例に於いても転位の発
生は避けられず、５ＬＳ６も転位の発生源であり、従っ
て、Ｉ　ｎｓ、ｚ　ＧａｏｓｔＰ層４に於ける転位密度
は基板１のそれに比較して２桁程度高くなってしまう。
第７図（Ｃ）に見られるウェハに於いては、略無転位、
即ち、無欠陥であるが、但し、格子定数は、３　、−３
　、　！　３　、、であって、前記したＳＬＳを用いる
ことの目的の一つは達成することができない。
前記したようなことから、半導体基板と半導体層との間
に単にＳＬＳを介挿したり、単純に組み合わせたＳＬＳ
を介挿したからといって、前記二つの効果を同時に得る
ことはできない。
本発明は、ＳＬＳを介挿することで半導体基板上にそれ
と異なる格子定数をもつ半導体層を形成し、しかも、そ
の半導体層が低欠陥であるようにする。
〔課題を解決するための手段〕
本発明では、格子定数を変化させるのに最適化されたＳ
ＬＳ及び転位密度を低減させるのに最適化されたＳＬＳ
を組み合わせてバッファとして用いるようにしている。
第１図（Ａ）は本発明の詳細な説明する為の半導体ウェ
ハを表す要部切断側面図であり、第７図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
図に於いて、１１は格子定数がａ、である半導体基板、
１２は平均の格子定数がａＡ（２）であって半導体基板
１１の格子手数ａ、と異なる格子定数ａ、を得る為の格
子定数変化用ＳＬＳ、１３は格予定数ａｌ、が半導体基
板１１の格子定数ａ５と等しいエピタキシャル成長のバ
ッファ層、１４は格子定数ａ、が格子定数ａ０と等しい
転位伝播阻止用ＳＬＳ、１５は格子定数がａｏである目
的とするエピタキシャル成長の半導体層、Ｚ＋、Ｚｂ　
　・・・・は縦方向の位置を表す座標をそれぞれ示して
いる。尚、エピタキシャル成長のバッファ層１３の厚さ
は約３〜４〔μｍ〕である。
第１図（Ｂ）は第１図（Ａ）に見られる半導体ウェハに
於ける格子定数の変化を説明する為の線図であり、第１
図（Ａ）に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
図から明らかなように、格子定数は、基板１１に於いて
ａ、であり、格子定数変化用ＳＬＳ　１２の部分でａｌ
からａｏへと変化し、それからは半導体層１５に至るま
でａ、を維持している。
前記説明から明らかなように、格子定数変化用５ＬＳ１
２に於いては、その格子定数が基板１１のそれから半導
体層１５のそれへと徐々に変化するようになっていて、
それに伴う応力及び欠陥の表面方向への伝播を最小限に
抑える働きをしているものであり、その為の歪緩和は、
成る程度の転位の導入に依って実現させている。
この格子定数変化用５ＬＳ１２の働きは、第２図を参照
すると、更に明らかとなる。
第２図は第１図に於ける格子定数変化用５ＬＳ１２の近
傍を拡大して表した要部切断側面図であり、第１図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
図に於いて、１６は歪を緩和する転位、１７は内部で発
生した転位の中で曲げられて表面側に伝播するのを阻止
された貫通転位（スレッディング転位：　ｔｈｒｅａｄ
　ｉｎｇ転位）をそれぞれ示している。
このＳＬＳ　１２に於いては、基板１１との界面近傍に
於いては楊子定数ａＡ（２）が略ａ、であり、そして、
バッファ層１３との界面近傍に於いては略ａ１になって
いる。また、転位１６を成る程度導入することで歪緩和
を行い、そして、貫通転位１７は表面側に向かわないよ
うに曲げられている。
第１図及び第２図に見られるバッファ層１３は５ＬＳ１
２に依って変化させた格子定数がａｌを保つように安定
化すると共に５ＬＳ１４に対しては格子定数がａ、の基
板としての役割も果たさなければならないので、その層
厚はＳＬＳ全体の厚さと比較して充分な厚さ、即ち、〔
μｍ〕オーダーにすることが望ましい。
第１図に見られる５ＬＳ１４は貫通転位が表面側に伝達
されるのを阻止する役割を果し、その面内格子定数がａ
ｏであるように設計される。
第３図（Ａ）、（Ｂ）、（Ｃ）は第１図に於ける５ＬＳ
１４の近傍を拡大して表した要部切断側面図、格子定数
を表す線図、組成を表す線図であり、第１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
図に於いて、Ｃ０は平均組成を示している。
図から明らかなように、５ＬＳ１４に於ける面内格子定
数は、その上下に在るバッファ層１３及び半導体層１５
に於けるそれと一敗している。
一般に、ＳＬＳでは、その面内格子定数が基板（前記の
５ＬＳＩ４の場合はバッファ層１３）のそれと一致する
場合、ＳＬＳ中の各層の厚さが成る臨界厚さを越えない
限り、新たな転位の発生はなく、効率的に転位密度を低
減させることが可能である。
前記したところから、本発明に依るＳＬＳバッファに於
いては、半導体基板（例えば半導体基板１１）に於ける
格子定数（例えば格子定数ａ、）から必要とされる格子
定数（例えば格子定数ａ０）まで変化させる為の格子定
数変化用歪超格子（例えば格子定数変化用歪超格子１２
）及び該格子定数変化用歪超格子で変化させた前記必要
とされる格子定数をもつバッファ層（例えばバッファ層
１３）及び平均格子定数が前記必要とされる格子定数と
同じ値である転位阻止層（例えば転位阻止層１４）が前
記半導体基板に近い側から順に積層されている。
〔作用〕
前記手段を採ることに依り、成る格子定数の半導体基板
にそれとは異なる格子定数をもつ半導体層を形成するこ
とができると共に得られた半導体層には転位の伝播が低
減されているので結晶欠陥は極めて少ない。
〔実施例〕
第４図（Ａ）及び（Ｂ）は本発明一実施例に関して５Ｌ
Ｓ１２の近傍を拡大して表した格子定数を説明する為の
線図及び組成を説明する為の線図であり、第１図に於い
て用いた記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。
本実施例では、格子定数ａＡ（２）をａ３からａｏへと
変化させ、しかも、欠陥密度が大幅には増加しないよう
抑制する為に組成をグレーデッドにしてあり、例えば、 ｉ　ｎ、１Ｇａｌ−＊　Ｐ／Ｉ　ｎ、Ｇａｔ−ｙＰなる
ＳＬＳで、Ｘ及びｙを基板側から表面側に徐々に変化さ
せ、当初、格子定数がａ＠であったものを目標とする格
子定数ａ、にしている。
第５図（Ａ）及び（Ｂ）は本発明に於ける他の実施例に
関して５ＬＳ１２の近傍を拡大して表した格子定数を説
明する為の線図及び組成を説明する為の線図であり、第
１図に於いて用いた記号と同記号は同部分を示すか或い
は同じ意味を持つものとする。
本実施例では、第４図（Ａ）及び（Ｂ）について説明し
た実施例と同様の目的をもって、多段のＳＬＳを用いた
ものであり、例えば、 ｌ　ｎＸＧａ、−ＸＰ／Ｉ　ｎ、Ｇａ、−、ＰなるＳＬ
Ｓで、その面内格子定数がａｌ＋　　ａ！＋ａ３　・・
・・であるようなＳＬＳ、例えば、（Ｉ　ｎＨＧａ＋−
＋ｕＰ／［ｎｙ＋Ｇａ＋−ｙ＋Ｐ）ｎｌ（ＩｎｘｚＧａ
＋−ｘｔＰ／Ｉｎｙ＊Ｇａ＋−ｙｇＰ）ｈｔを基板側か
ら表面側に向かって順に積層し、格子定数をステップ状
に目標値ａ、に近づけるものである。
これら５ＬＳ１２を形成するには、有機金属化学気相成
長（ｍｅｔａｌｏｒｇａｎｉｃ　　ｃｈｅｍｉｃａｌ　
　Ｖａｐｏｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）
法などを適用すれば容易である。
前記説明したような５ＬＳ１２の上には、目標とする格
子定数ａ、を有するバッファ層１３をエピタキシャル成
長さて転位密度の低減と格子定数ａ、の安定化を図るも
のであり、その厚さとしては約０．　１　　（μｍ〕〜
２〔μｍ〕程度を選択して良い。
このバッファ層１３の上には、面内格子定数がａ、であ
る５ＬＳ１４を成長させるのであるが、第４図及び第５
図について説明した５Ｌ３１２などと組み合わせた全体
の構成を第６図について説明しよう。
第６図（Ａ）及び（Ｂ）は本発明一実施例の全体に関す
る格子定数を説明する為の線図及び組成を説明する為の
線図であり、第１図乃至第５図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとする
。
ここで、ＧａＡｓからなる基板１１に、ｘｎｏ、ｚｓＧ
ａ、、、、ｐからなる半導体層１５をエピタキシャル成
長させる場合、ＳＬＳ　ｌ　２としては、Ｉ　ｎｚ　Ｇ
ａｔ−１１Ｐ　／　Ｉ　ｎ、　Ｇａ１−ｙ　Ｐを用い、
基板１１側から表面側に向かって、Ｘ値が０．６３→０
．３８へ、また、ｙ値が０．３７→０．１２へと変化す
るように、従って、平均組成（ｘ＋ｙ／２）が０．５→
０．２５へと変化するように設定することができ、そし
て、それぞれの層厚が約２００〔人〕程度であるグレー
デッドＳＬＳにすれば良い０次に、バッファ層１３とし
ては、厚さ約１　〔μｍ〕程度のＧａＡＳｏ、ｓ　Ｐｏ
、ｓ層か、或いは、厚さ約１　〔μｍ〕程度のＩｎｏ、
□Ｇａ、、、、ｐ層を積層する０次に、５ＬＳ１４とし
ては、 Ｉ　ｎＸＧ！＋−ｘ　Ｐ／Ｉ　ｎ、Ｇａ、−、Ｐを用い
、Ｘ値を０．３５、ｙ値を０．１４とし、各層厚を１５
０〔人〕にして例えば１０周期を積層する。この後、所
要の半導体層１５をエピタキシャル成長させれば良い。
〔発明の効果〕
本発明の歪超格子バッフ１に於いては、格子定数変化用
歪超格子と格子定数安定化用バッファ層と転位伝播阻止
用歪超格子とからなっている。
前記手段を採ることに依り、成る格子定数の半導体基板
にそれとは異なる格子定数をもつ半導体層を形成するこ
とができると共に得られた半導体層には転位の伝播が低
減されているので結晶欠陥は極めて少ない、また、格子
定数を変化させること及び転位伝播を阻止することは別
個に設計することができるので、それぞれについて最適
化することが容易である。
【図面の簡単な説明】
第１図（Ａ）は本発明の詳細な説明する為の半導体ウェ
ハを表す要部切断側面図、第１図（Ｂ）は第１図（Ａ）
に見られる半導体ウェハに於ける格子定数の変化を説明
する為の線図、第２図は第１図の一部拡大要部切断側面
図、第３図（Ａ）及び（Ｂ）及び（Ｃ）は第１図の一部
拡大要部切断側面図及び格子定数に関する線図及び組成
に関する線図、第４図（Ａ）及び（Ｂ）は一実施例の格
子定数を説明する為の線図及び組成を説明する為の線図
、第５図（Ａ）及び（Ｂ）は他の実施例の格子定数を説
明する為の線図及び組成を説明する為の線図、第６図（
Ａ）及び（Ｂ）は一実施例の全体についての格子定数を
説明する為の線図及び組成を説明する為の線図、第７図
（Ａ）乃至（Ｃ）は試作された歪超格子を有する半導体
ウェハの要部切断側面図をそれぞれ表している。 図に於いて、１１は格子定数がａ８である半導体基板、
１２は平均の格子定数がａＡ（□、であって半導体基板
１１の格子手数ａ、と異なる格子定数ａ１を得る為の格
子定数変化用ＳＬＳ、１３は格子定数ａ、が半導体基板
１１の格子定数ａ８と等しいエピタキシャル成長のバッ
ファ層、１４は格子定数ａ８が格子定数ａ、と等しい転
位伝播阻止用ＳＬＳ、１５は格子定数がａ、である目的
とするエピタキシャル成長の半導体層をそれぞれ示し゛
　ている。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第１図の一部拡大要部切断側面図 第２図 寸さ 格子定数　　　　　　　　　　　　組成（Ａ）　　　　
　　　　　　　　　　（Ｂ）第６図

Claims (1)

  1. 【特許請求の範囲】 　半導体基板に於ける格子定数から必要とされる格子定
    数まで変化させる為の格子定数変化用歪超格子 及び該格子定数変化用歪超格子で変化させた前記必要と
    される格子定数をもつバッファ層 及び平均格子定数が前記必要とされる格子定数と同じ値
    である転位伝播阻止用歪超格子 が前記半導体基板に近い側から順に積層されてなること を特徴とする歪超格子バッファ。
JP63045820A 1988-03-01 1988-03-01 歪超格子バッファ Expired - Lifetime JP2649936B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63045820A JP2649936B2 (ja) 1988-03-01 1988-03-01 歪超格子バッファ
EP89301981A EP0331433B1 (en) 1988-03-01 1989-02-28 Semiconductor substrate comprising wafer substrate and compound semiconductor layer
DE68919485T DE68919485T2 (de) 1988-03-01 1989-02-28 Halbleitersubstrat mit Substratscheibe und Verbindungshalbleiterschicht.
US07/316,633 US4927471A (en) 1988-03-01 1989-02-28 Semiconductor substrate comprising wafer substrate and compound semiconductor layer
KR1019890002569A KR930004239B1 (ko) 1988-03-01 1989-03-02 웨이퍼기판 및 화합물 반도체층으로 구성된 반도체기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63045820A JP2649936B2 (ja) 1988-03-01 1988-03-01 歪超格子バッファ

Publications (2)

Publication Number Publication Date
JPH01222431A true JPH01222431A (ja) 1989-09-05
JP2649936B2 JP2649936B2 (ja) 1997-09-03

Family

ID=12729886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63045820A Expired - Lifetime JP2649936B2 (ja) 1988-03-01 1988-03-01 歪超格子バッファ

Country Status (5)

Country Link
US (1) US4927471A (ja)
EP (1) EP0331433B1 (ja)
JP (1) JP2649936B2 (ja)
KR (1) KR930004239B1 (ja)
DE (1) DE68919485T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099586B2 (en) 2011-11-25 2015-08-04 Sharp Kabushiki Kaisha Nitride semiconductor light-emitting element and method for producing nitride semiconductor light-emitting element

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101588B2 (ja) * 1989-08-22 1994-12-12 京都大学長 半導体材料
US5021360A (en) * 1989-09-25 1991-06-04 Gte Laboratories Incorporated Method of farbicating highly lattice mismatched quantum well structures
JPH03174790A (ja) * 1989-09-26 1991-07-29 Fujitsu Ltd 光半導体素子
JPH03136319A (ja) * 1989-10-23 1991-06-11 Fujitsu Ltd ヘテロエピタキシャル基板および半導体装置
US5164359A (en) * 1990-04-20 1992-11-17 Eaton Corporation Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate
US5225368A (en) * 1991-02-08 1993-07-06 The United States Of America As Represented By The United States Department Of Energy Method of producing strained-layer semiconductor devices via subsurface-patterning
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
US5523592A (en) * 1993-02-03 1996-06-04 Hitachi, Ltd. Semiconductor optical device, manufacturing method for the same, and opto-electronic integrated circuit using the same
JP3274246B2 (ja) * 1993-08-23 2002-04-15 コマツ電子金属株式会社 エピタキシャルウェーハの製造方法
US5479032A (en) * 1994-07-21 1995-12-26 Trustees Of Princeton University Multiwavelength infrared focal plane array detector
JP3888668B2 (ja) * 2000-12-28 2007-03-07 日本碍子株式会社 半導体発光素子
JP3785970B2 (ja) * 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
US7045836B2 (en) * 2003-07-31 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US7495267B2 (en) * 2003-09-08 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US20080054248A1 (en) * 2006-09-06 2008-03-06 Chua Christopher L Variable period variable composition supperlattice and devices including same
US8513643B2 (en) 2006-09-06 2013-08-20 Palo Alto Research Center Incorporated Mixed alloy defect redirection region and devices including same
EP2037506B1 (en) * 2007-09-17 2019-07-24 Palo Alto Research Center Incorporated Semiconductor light emitting device with superlattices
US10991847B2 (en) * 2019-01-18 2021-04-27 Alliance For Sustainable Energy, Llc Semiconducting devices containing quantum wells
WO2023091693A1 (en) * 2021-11-18 2023-05-25 Meta Platforms Technologies, Llc Red light-emitting diode with phosphide epitaxial heterostructure grown on silicon

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2225207B1 (ja) * 1973-04-16 1978-04-21 Ibm
JPS6191098A (ja) * 1984-10-09 1986-05-09 Daido Steel Co Ltd シリコン基板上における砒素化ガリウム成長結晶体とその結晶成長方法
FR2595509B1 (fr) * 1986-03-07 1988-05-13 Thomson Csf Composant en materiau semiconducteur epitaxie sur un substrat a parametre de maille different et application a divers composants en semiconducteurs
US4804639A (en) * 1986-04-18 1989-02-14 Bell Communications Research, Inc. Method of making a DH laser with strained layers by MBE
US4771013A (en) * 1986-08-01 1988-09-13 Texas Instruments Incorporated Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice
US4769341A (en) * 1986-12-29 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Method of fabricating non-silicon materials on silicon substrate using an alloy of Sb and Group IV semiconductors
JPS63248121A (ja) * 1987-04-03 1988-10-14 Mitsubishi Electric Corp エピタキシヤル結晶成長方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099586B2 (en) 2011-11-25 2015-08-04 Sharp Kabushiki Kaisha Nitride semiconductor light-emitting element and method for producing nitride semiconductor light-emitting element

Also Published As

Publication number Publication date
EP0331433B1 (en) 1994-11-30
KR930004239B1 (ko) 1993-05-22
US4927471A (en) 1990-05-22
JP2649936B2 (ja) 1997-09-03
DE68919485T2 (de) 1995-04-06
EP0331433A1 (en) 1989-09-06
KR890015346A (ko) 1989-10-30
DE68919485D1 (de) 1995-01-12

Similar Documents

Publication Publication Date Title
JPH01222431A (ja) 歪超格子バッファ
US5221367A (en) Strained defect-free epitaxial mismatched heterostructures and method of fabrication
US6239454B1 (en) Net strain reduction in integrated laser-modulator
EP0442414B1 (en) Compound semiconductor substrate and method of manufacturing the same
JPH0422185A (ja) 半導体光素子
JP3114809B2 (ja) 半導体装置
JPH0692278B2 (ja) エピタキシャル成長方法
JPH03136319A (ja) ヘテロエピタキシャル基板および半導体装置
US5341006A (en) Semiconductor device having diffusion-preventing layer between III-V layer and IV layer
JP2742856B2 (ja) 半導体薄膜の製造方法
JP3458413B2 (ja) 結晶成長方法
JPH05267175A (ja) 化合物半導体基板
JPH09246671A (ja) 歪多重量子井戸構造
JP2016207715A (ja) 半導体ウエハ及び半導体装置
JPH04106916A (ja) ＧａＡｓ層の形成方法
JPS63184321A (ja) 化合物半導体成長法
JP3255798B2 (ja) 化合物半導体装置およびその製造方法
JP2970103B2 (ja) 半導体超格子構造
JP2987967B2 (ja) エピタキシャルウエハとその成長方法
JPH0336717A (ja) 積層型半導体基板
JP3473052B2 (ja) 結晶成長方法
JPS6251266A (ja) 半導体装置
JPH0362985A (ja) 分布帰還型半導体レーザおよびその製造方法
JPH03239317A (ja) 化合物半導体基板およびその製造方法
JPS63288013A (ja) ＧａＡｓエピタキシャル層のＭＯＣＶＤ成長方法