JP3274246B2 - エピタキシャルウェーハの製造方法 - Google Patents

エピタキシャルウェーハの製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はエピタキシャルウェー
ハに関し、特に該ウェーハの酸化膜耐圧等の電気的特性
に関連する微小欠陥（レーザー散乱体）の低減に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】エピタ
キシャルウェーハの表層には各種のデバイスが組み込ま
れるが、各デバイスが電気的に良好に作動するために
は、その酸化膜耐圧の値が基準値を越えている必要があ
り、またエピタキシャル層中に形成したＰ−Ｎ接合のリ
ーク電流が基準値以下である必要がある。しかるに従来
よりデバイスの前記電気的特性に影響を及ぼす因子につ
いては必ずしも十分に解明されておらず、この結果組み
込んだデバイスの酸化膜耐圧が基準値に達していない場
合や、Ｐ−Ｎ接合リーク電流が基準値以上になったため
に、不良品とされるものが少なからず存在し、デバイス
の歩留りを悪化させていた。本発明は、エピタキシャル
層中の微小欠陥（レーザー散乱体）を低密度にする事
で、デバイスを組み込んだときの酸化膜耐圧が十分に高
く、且つＰ−Ｎ接合リークも少なく、したがってデバイ
スの歩留りを向上することができる高品質エピタキシャ
ルウェーハを提供することを目的とする。
【０００３】
【課題を解決するための手段】本発明者は上記目的を達
成するために研究を重ね、半導体ウェーハにレーザーを
照射したときの散乱光に着目し、この散乱光を生じさせ
るレーザー散乱体が半導体ウェーハの表層部に多く存在
すると、酸化膜耐圧が劣化することを見出した。又、前
記レーザー散乱体の増加はＰ−Ｎ接合リーク電流を増加
せしめる事も解って来た。更に半導体ウェーハの基板上
にエピタキシャル層を積層したエピタキシャルウェーハ
について上記レーザー散乱体の密度を測定したところ、
レーザー散乱体の密度はエピタキシャル層の表面側では
０となっているものの、基板との界面側では基板のレー
ザー散乱体密度を引き継いで成長することが解り、かか
るエピタキシャル層内レーザー散乱体分布領域がデバイ
ス活性領域に対して電気的特性悪化要因となることを見
出し、こうして本発明を完成するに至った。
【０００４】すなわち本発明の第１発明は、基板をＣＺ
法によって生成し、この基板上にエピタキシャル層を積
層してエピタキシャルウェーハを形成し、その後にデバ
イスを組み込むようにしたエピタキシャルウェーハの製
造方法において、前記基板をＣＺ法によって生成する際
に、前記基板のうち少なくとも表面の領域の欠陥の密度
を、レーザ散乱体密度で５×１０５個/ｃｍ３以下にす
ることによって、前記デバイスを組み込む前に、前記エ
ピタキシャル層のうち前記基板との界面側の領域の欠陥
の密度を、前記レーザ散乱体密度で５×１０５個/ｃｍ
３以下にしたことを特徴とする。また第２発明は、基板
をＣＺ法によって生成し、この基板上にエピタキシャル
層を積層してエピタキシャルウェーハを形成し、その後
にデバイスを組み込むようにしたエピタキシャルウェー
ハの製造方法において、前記基板をＣＺ法によって生成
する際に、引き上げ速度を０．６ｍｍ/ｍｉｎ以下にす
ることによって、前記デバイスを組み込む前に、前記エ
ピタキシャル層のうち前記基板との界面側の領域の欠陥
の密度を、前記レーザ散乱体密度で５×１０５個/ｃｍ
３以下にしたことを特徴とする。また第３発明は、基板
上にエピタキシャル層を積層してエピタキシャルウェー
ハを形成し、その後にデバイスを組み込むようにしたエ
ピタキシャルウェーハの製造方法において、前記基板を
ＣＺ法によって生成し、この生成した基板に対して、少
なくともその表面の領域の欠陥の密度を、レーザ散乱体
密度で５×１０５個/ｃｍ３以下にする処理を施すこと
によって、前記デバイスを組み込む前に、前記エピタキ
シャル層のうち前記基板との界面側の領域の欠陥の密度
を、前記レーザ散乱体密度で５×１０５個/ｃｍ３以下
にしたことを特徴とする。また第４発明は、基板上にエ
ピタキシャル層を積層してエピタキシャルウェーハを形
成し、その後にデバイスを組み込むようにしたエピタキ
シャルウェーハの製造方法において、前記基板をＣＺ法
によって生成し、この生成した基板に対して、１３３０
゜Ｃ〜１４００゜Ｃで０．５Ｈr以上の熱処理を施すこ
とによって、前記デバイスを組み込む前に、前記エピタ
キシャル層のうち前記基板との界面側の領域の欠陥の密
度を、前記レーザ散乱体密度で５×１０５個/ｃｍ３以
下にしたことを特徴とする。また第５発明は、基板をＣ
Ｚ法によって生成し、この基板上に、該基板と同一の伝
導型と同等の電気抵抗率とを有する第１のエピタキシャ
ル層を積層し、この第１のエピタキシャル層上に、第２
のエピタキシャル層を積層してエピタキシャルウェーハ
を形成し、その後にデバイスを組み込むようにしたエピ
タキシャルウェーハの製造方法において、前記第１のエ
ピタキシャル層を、欠陥の密度がレーザ散乱体密度で５
×１０５個/ｃｍ３以下になる厚さまで積層することに
よって、前記デバイスを組み込む前に、前記第２のエピ
タキシャル層のうち前記第１のエピタキシャル層との界
面側の領域の欠陥の密度を、前記レーザ散乱体密度で５
×１０５個/ｃｍ３以下に形成したことを特徴とする。
【０００５】
【実施例】以下に本発明の実施例を説明する。引上げ法
すなわちチョクラルスキー法によって単結晶シリコンイ
ンゴットを製造し、これにスライス・ラップ・面取り・
化学研磨の各工程を施してシリコンウェーハの試料とし
た。試料の諸元は、直径６インチ、結晶軸＜１００＞、
Ｐ型、ボロンドープ、抵抗率１０〜２０Ωｃｍ、酸素濃
度１２〜１５×１０17ａｔｏｍｓ／ｃｍ3（１９７９年
版アニュアル ブック オブ エーエスティエム スタ
ンダーズ［以下の計測値は、この標準に従う］表示）で
ある。この試料についてレーザー散乱体の密度を測定
し、また実際にＭＯＳキャパシターを作成して酸化膜耐
圧を測定した。図１は、上記試料のレーザー散乱体密度
を測定するための装置を示している。シリコンウェーハ
１の表面に向けてレーザー発射装置２より波長１．３μ
ｍのレーザー光が垂直に照射され、シリコンウェーハの
表面又は内部にこのビームをフォーカスして、ウェーハ
の表面又は内部の任意に定めた複数のポイントを、ウェ
ーハがスライドすることで走査する。ビームが欠陥に当
たるとわずかな位相のずれを生じるが、このずれを検出
することで欠陥を検出する。
【０００６】図２は、シリコンウェーハ１の表面近傍
（０〜３μｍ）でのレーザー散乱体の密度と、酸化膜耐
圧が３ＭＶ／ｃｍ以上、８ＭＶ／ｃｍ以下のＢモード不
良品率との関係を示す。同図より明らかなように、レー
ザー散乱体密度とＢモード不良品率との間には著しい相
関関係があり、すなわちレーザー散乱体密度が増加する
とＢモード不良品率が増加することが良く理解される。
また図３はレーザー散乱体の密度と酸化膜耐圧が８ＭＶ
／ｃｍ以上のＣモード良品率との関係を示し、同図より
明らかなように、レーザー散乱体密度が増加するとＣモ
ード良品率が減少することが理解される。具体的な数値
としては、一般的に酸化膜耐圧のＣモード良品率として
は９５％以上が要求されるから、図３よりレーザー散乱
体密度としては約５×１０5／ｃｍ3以下である必要があ
ることが解る。これはエピタキシャルウェーハについて
も当てはまるから、結局酸化膜耐圧が十分に高いエピタ
キシャルウェーハとしては、そのレーザー散乱体密度が
５×１０5個／ｃｍ3以下である必要があることが解る。
【０００７】次に図４は、チョクラルスキー法（ＣＺ
法）によって製造したシリコンウェーハの基板上に厚さ
１０μｍ、２０μｍ、３０μｍ、及び６０μｍのエピタ
キシャル層（Ｅｐｉ）を積層したエピタキシャルウェー
ハと、浮遊帯域溶融法（ＦＺ法）によって製造したシリ
コンウェーハの基板上に厚さ１０μｍのエピタキシャル
層を積層したエピタキシャルウェーハについて、深さ方
向のレーザー散乱体密度を測定した結果を示す。先ずチ
ョクラルスキー法によって製造したシリコンウェーハの
基板上にエピタキシャル層を積層したエピタキシャルウ
ェーハでは、エピタキシャル層の表面側ではレーザー散
乱体密度は０となっているものの、基板との界面側で
は、レーザー散乱体密度は基板のレーザー散乱体密度を
引き継いで成長している。すなわちこの実施例では、基
板のレーザー散乱体密度はほぼ１×１０6個／ｃｍ3であ
り、エピタキシャル層の基板側の遷移域において、レー
ザー散乱体密度は１×１０6個／ｃｍ3から５×１０5個
／ｃｍ3に漸減し、更に０にまで漸減している。図５は
この結果を別の視点から表わしたものであり、レーザー
散乱体密度が０の範囲、及び５×１０5個／ｃｍ3以下の
範囲を示す。すなわちエピタキシャル層の全域において
レーザー散乱体密度が０あるいは５×１０5個／ｃｍ3以
下となっている訳ではないことが解る。図４に戻って、
浮遊帯域溶融法によって製造したシリコンウェーハの基
板上にエピタキシャル層を積層したエピタキシャルウェ
ーハについて見ると、この場合には基板のレーザー散乱
体密度が０のために、エピタキシャル層のレーザー散乱
体密度も０となっている。
【０００８】先に述べたように酸化膜耐圧が十分に高い
エピタキシャルウェーハとしては、そのレーザー散乱体
密度が５×１０5個／ｃｍ3以下である必要がある。した
がってエピタキシャル層の全域でレーザー散乱体密度が
５×１０5個／ｃｍ3以下となるためには、図４より、基
板のレーザー散乱体密度が５×１０5個／ｃｍ3以下とな
っている必要があることが解る。発明者が調べた範囲で
は、エピタキシャル層の全域でレーザー散乱体密度が５
×１０5個／ｃｍ3以下であるエピタキシャルウェーハ
は、従来存在しなかった。以上のレーザー散乱体に関連
する結果は、図７に示されているごとく、前記透過散乱
法評価によるものであるが、波長１．０６μｍのレーザ
ー光を用いた垂直散乱法評価によっても同傾向を示して
いる。ただし、前記垂直散乱法では表面近傍（０〜１０
μｍ）の測定が表面散乱光の影響を受け困難である為、
ウェーハ全領域測定可能な前記透過散乱法による結果を
述べたものである。
【０００９】基板のレーザー散乱体密度を５×１０5個
／ｃｍ3以下とするための手段として第１には、図４に
示されているごとく、基板を浮遊帯域溶融法によって製
造すればよい。第２の手段として、チョクラルスキー法
において引上げ速度を０．６ｍｍ／ｍｉｎ以下とするこ
とによっても、レーザー散乱体密度を５×１０5個／ｃ
ｍ3以下とすることができる。但しこの方法は結晶成長
の生産性の観点からは、生産性が悪いという弱点があ
る。第３の手段として、チョクラルスキー法において通
常の引上げ速度でシリコン単結晶を製造した後に熱処理
を施す方法について、次に説明する。
【００１０】図６は熱処理条件を各種変更したときのシ
リコンウェーハ１の表面近傍（０〜３μｍ）でのレーザ
ー散乱体の密度を示す。同図に示されるごとく、熱処理
を何ら施さないときには、この実施例では３×１０6／
ｃｍ3程度のレーザー散乱体が存在しており、このレー
ザー散乱体の密度は１３００℃程度までの熱処理を施そ
うとも、また熱処理時間を長くしてもほとんど変わるこ
とがなく、すなわちこのレーザー散乱体は非常に安定で
あることが解る。しかしながら熱処理温度を１３３０℃
程度以上とすると、少なくとも０．５Ｈｒの熱処理を施
すことにより、ほぼ完全にレーザー散乱体は消滅してい
る。したがってシリコンの融点を考慮して、１３３０〜
１４００℃、０．５Ｈｒ以上の熱処理を施すことによ
り、レーザー散乱体をほぼ完全に消し去ることができ、
この基板の上にエピタキシャル層を積層することによ
り、酸化膜耐圧良品率が十分に高いエピタキシャルウェ
ーハを得ることができる。なおシリコンインゴットから
シリコンウェーハへの加工と、１３３０〜１４００℃、
０．５Ｈｒ以上の熱処理との間には特に関係はないか
ら、本実施例のようにシリコンウェーハに加工した後に
熱処理を行うことが出来るほか、シリコンインゴットの
ままで熱処理を施し、しかる後にシリコンウェーハに加
工することも出来る。また熱処理を行う装置について
は、熱処理専用の容器を用いることが出来るほか、引き
上げ装置自体を熱処理炉として用いることができ、この
方法はシリコンインゴットのままで熱処理を施すときに
特に効果的である。
【００１１】上記実施例の他に、チョクラルスキー法に
おいて引上げ速度を０．６ｍｍ／ｍｉｎ以下で引き上げ
た直径６インチ、結晶軸＜１００＞、Ｐ型、ボロンドー
プ、抵抗率０．０１〜０．０２Ωｃｍ、酸素濃度１２〜
１５×１０17ａｔｏｍｓ／ｃｍ3の結晶についてエピタ
キシャル成長を行っても、エピタキシャル層中のレーザ
ー散乱体は、５×１０5個／ｃｍ3以下で、酸化膜耐圧、
Ｐ−Ｎ接合リーク等の電気的特性には同様の効果が得ら
れた。また、チョクラルスキー法において通常の引上げ
速度で成長させた直径６インチ、結晶軸＜１００＞、Ｎ
型、アンチモンドープ、抵抗率０．０１〜０．０２Ωｃ
ｍ、酸素濃度１３〜１６×１０17ａｔｏｍｓ／ｃｍ3の
結晶について、上記１３３０〜１４００℃、０．５Ｈｒ
以上の熱処理を施し、エピタキシャル成長を行っても、
エピタキシャル層中のレーザー散乱体は、５×１０5個
／ｃｍ3以下で、酸化膜耐圧、Ｐ−Ｎ接合リーク等の電
気的特性には同様の効果が得られた。エピタキシャルウ
ェーハの基板の抵抗率が０．０１Ωｃｍ程度と低い場合
は、デバイス形成後の耐ラッチアップ特性の向上が期待
される。すなわち、本発明により、エピタキシャルウェ
ーハの基板から引き継いで成長するエピタキシャル層中
のレーザー散乱体が抑制される事から、工業的には、エ
ピタキシャル層の厚みをデバイス活性層の厚みまで薄く
する事により耐ラッチアップ特性を向上する事もでき
た。
【００１２】次に既述のごとくチョクラルスキー法によ
って製造したシリコンウェーハの基板上にエピタキシャ
ル層を積層したエピタキシャルウェーハでは、エピタキ
シャル層の基板側に遷移域が存在するから、この遷移域
よりも表面側を使用層とすることもできる。その際使用
層の電気抵抗率を遷移域の電気抵抗率よりも高くするこ
とにより、デバイス形成後の耐ラッチアップ特性を向上
することができる。すなわち遷移域を第１層とし、使用
層を第２層とし、先ず使用層となる第２層の厚さを定
め、次いで第２層のレーザー散乱体密度が５×１０5個
／ｃｍ3となるために必要なエピタキシャル層全体の厚
さを図５より求め、全体の厚さから第２層の厚さを減じ
て第１層の厚さを定める。しかる後、例えば基板がＢド
ープ、電気抵抗率０．０１〜０．０２Ωｃｍならば、第
１層もＢドープ、電気抵抗率０．０１〜０．０２Ωｃｍ
程度とし、第２層の電気抵抗率を例えば５〜１０Ωｃｍ
とすることにより、第２層のエピタキシャル層中のレー
ザー散乱体は低密度であることから、かかるエピタキシ
ャル層の厚みを必要最小限にする事が可能である為、耐
ラッチアップ特性の優れたエピタキシャルウェーハを得
る事が出来る。
【００１３】
【発明の効果】本発明によれば、エピタキシャル層中の
レーザー散乱体密度を５×１０5個／ｃｍ3以下にする事
によって、酸化膜耐圧、Ｐ−Ｎ接合リーク等の電気的特
性の向上をうながし、耐ラッチアップ特性の優れたエピ
タキシャルウェーハを得ることができる。
【図面の簡単な説明】
【図１】レーザー散乱体密度の測定手法を示す図
【図２】レーザー散乱体密度とＢモード不良品率との関
係を示す図
【図３】同じくＣモード良品率との関係を示す図
【図４】エピタキシャルウェーハの深さ方向のレーザー
散乱体密度を示す図
【図５】エピタキシャル層の厚さに対する低欠陥領域と
遷移域を示す図
【図６】熱処理温度とレーザー散乱体密度との関係を示
す図
【図７】垂直散乱法および透過散乱法によるエピタキシ
ャルウェーハのレーザー散乱体深さ方向分布を示す図
【符号の説明】
１…シリコンウェーハ ２…レーザー発射装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 光雄 神奈川県平塚市四之宮2612番地 コマツ 電子金属株式会社内 (56)参考文献 特開 平１−192796（ＪＰ，Ａ) 特開 平５−17292（ＪＰ，Ａ) 特開 平５−102162（ＪＰ，Ａ) 特開 平３−93700（ＪＰ，Ａ) 特開 平１−148800（ＪＰ，Ａ) 特開 平２−116700（ＪＰ，Ａ) 特開 平５−345699（ＪＰ，Ａ) 特開 平７−41391（ＪＰ，Ａ) 欧州特許出願公開468213（ＥＰ，Ａ １) Ｔ．Ｌｕ ｅｔ ａｌ，”Ｄｅｔｅｃ ｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒ ｉｚａｔｉｏｎ ｏｆ ｍｉｃｒｏｄｅ ｆｅｃｔｓ ａｎｄ ｍｉｃｒｏ ｐｒ ｅｃｐｉｔａｔｅｓ ｉｎ Ｓｉ ｗａ ｆｅｒｓ・・・ｓｙｓｔｅｍ”，Ｊｏｕ ｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒ ｏｗｔｈ，Ｖｏｌ．114，ｐ．64 − 70 (58)調査した分野(Int.Cl.7，ＤＢ名) C30B 1/00 - 35/00 ＣＡ（ＳＴＮ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＥＰＡＴ（ＱＵＥＳＴＥＬ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板をＣＺ法によって生成し、この
    基板上にエピタキシャル層を積層してエピタキシャルウ
    ェーハを形成し、その後にデバイスを組み込むようにし
    たエピタキシャルウェーハの製造方法において、 前記基板をＣＺ法によって生成する際に、前記基板のう
    ち少なくとも表面の領域の欠陥の密度を、レーザ散乱体
    密度で５×１０５個/ｃｍ３以下にすることによって、 前記デバイスを組み込む前に、前記エピタキシャル層の
    うち前記基板との界面側の領域の欠陥の密度を、前記レ
    ーザ散乱体密度で５×１０５個/ｃｍ３以下にしたこと
    を特徴とするエピタキシャルウェーハの製造方法。
  2. 【請求項２】 基板をＣＺ法によって生成し、この
    基板上にエピタキシャル層を積層してエピタキシャルウ
    ェーハを形成し、その後にデバイスを組み込むようにし
    たエピタキシャルウェーハの製造方法において、 前記基板をＣＺ法によって生成する際に、引き上げ速度
    を０．６ｍｍ/ｍｉｎ以下にすることによって、 前記デバイスを組み込む前に、前記エピタキシャル層の
    うち前記基板との界面側の領域の欠陥の密度を、前記レ
    ーザ散乱体密度で５×１０５個/ｃｍ３以下にしたこと
    を特徴とするエピタキシャルウェーハの製造方法。
  3. 【請求項３】 基板上にエピタキシャル層を積層し
    てエピタキシャルウェーハを形成し、その後にデバイス
    を組み込むようにしたエピタキシャルウェーハの製造方
    法において、 前記基板をＣＺ法によって生成し、 この生成した基板に対して、少なくともその表面の領域
    の欠陥の密度を、レーザ散乱体密度で５×１０５個/ｃ
    ｍ３以下にする処理を施すことによって、 前記デバイスを組み込む前に、前記エピタキシャル層の
    うち前記基板との界面側の領域の欠陥の密度を、前記レ
    ーザ散乱体密度で５×１０５個/ｃｍ３以下にしたこと
    を特徴とするエピタキシャルウェーハの製造方法。
  4. 【請求項４】 基板上にエピタキシャル層を積層し
    てエピタキシャルウェーハを形成し、その後にデバイス
    を組み込むようにしたエピタキシャルウェーハの製造方
    法において、 前記基板をＣＺ法によって生成し、 この生成した基板に対して、１３３０゜Ｃ〜１４００゜
    Ｃで０．５Ｈr以上の熱処理を施すことによって、 前記デバイスを組み込む前に、前記エピタキシャル層の
    うち前記基板との界面側の領域の欠陥の密度を、前記レ
    ーザ散乱体密度で５×１０５個/ｃｍ３以下にしたこと
    を特徴とするエピタキシャルウェーハの製造方法。
  5. 【請求項５】 基板をＣＺ法によって生成し、この
    基板上に、該基板と同一の伝導型と同等の電気抵抗率と
    を有する第１のエピタキシャル層を積層し、この第１の
    エピタキシャル層上に、第２のエピタキシャル層を積層
    してエピタキシャルウェーハを形成し、その後にデバイ
    スを組み込むようにしたエピタキシャルウェーハの製造
    方法において、 前記第１のエピタキシャル層を、欠陥の密度がレーザ散
    乱体密度で５×１０５個/ｃｍ３以下になる厚さまで積
    層することによって、 前記デバイスを組み込む前に、前記第２のエピタキシャ
    ル層のうち前記第１のエピタキシャル層との界面側の領
    域の欠陥の密度を、前記レーザ散乱体密度で５×１０５
    個/ｃｍ３以下に形成したことを特徴とするエピタキシ
    ャルウェーハの製造方法。
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