JP6003447B2 - 半導体基板の金属汚染評価方法および半導体基板の製造方法 - Google Patents
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Description
本発明は、半導体基板の金属汚染評価方法に関するものであり、詳しくは、ＤＬＴＳ法（Deep-Level Transient Spectroscopy）により半導体基板の微量の金属汚染の評価を可能とする金属汚染評価方法に関するものである。
更に本発明は、前記方法による評価結果に基づく品質管理がなされた製品基板を提供する半導体基板の製造方法にも関するものである。
更に本発明は、前記方法による評価結果に基づく品質管理がなされた製品基板を提供する半導体基板の製造方法にも関するものである。
半導体基板の金属汚染は、製品のデバイス特性に悪影響を及ぼす。例えばＦｅやＮｉなどの重金属は、Ｓｉ中に入るとバンドギャップ中に深い準位を作ってキャリア捕獲中心や再結合中心として働き、デバイス中のｐｎ接合リークやライフタイム低下の原因となる。したがって、金属汚染の少ない高品質な半導体基板を提供するために、半導体基板の金属汚染を高い信頼性をもって評価する方法が求められている。
半導体基板の金属汚染評価方法としては様々な手法が提案され実用されているが、中でもＤＬＴＳ法は高感度であるため、特に近年のシリコンウェーハのクリーン化に伴い頻繁に使用されるようになってきている（例えば特許文献１参照）。
ＤＬＴＳ法では、評価対象の半導体基板の一方の表面に半導体接合（ショットキー接合またはｐｎ接合）を形成し、他方の表面にオーミック層を形成することでダイオードを作製し、このダイオードの容量（キャパシタンス）の過渡応答を、温度掃引を行いながら周期的に電圧を印加し測定する。温度に対してＤＬＴＳ信号をプロットして得られるＤＬＴＳスペクトルのピーク位置により汚染金属種を特定することができ、ピーク高さから金属汚染の定量評価を行うことができる。
この点について更に説明すると、ＤＬＴＳスペクトルのピーク位置（温度）Ｔの逆数１／Ｔを横軸に、ｅ／Ｔ2を縦軸に取り、いわゆるアレニウスプロットを取ることで、プロットの傾き（ｙ切片）から深い準位のエネルギーレベルを求めることができる。また、過去の文献・論文で紹介されているＤＬＴＳ測定結果に基づくアレニウスプロットのライブラリーや、意図的に欠陥や金属汚染を導入した半導体基板でのＤＬＴＳ測定結果を蓄積して各自で作成したアレニウスプロットのライブラリーと照合することにより、今回の測定で検出された深い準位の正体（汚染金属種）を特定することができる。
この点について更に説明すると、ＤＬＴＳスペクトルのピーク位置（温度）Ｔの逆数１／Ｔを横軸に、ｅ／Ｔ2を縦軸に取り、いわゆるアレニウスプロットを取ることで、プロットの傾き（ｙ切片）から深い準位のエネルギーレベルを求めることができる。また、過去の文献・論文で紹介されているＤＬＴＳ測定結果に基づくアレニウスプロットのライブラリーや、意図的に欠陥や金属汚染を導入した半導体基板でのＤＬＴＳ測定結果を蓄積して各自で作成したアレニウスプロットのライブラリーと照合することにより、今回の測定で検出された深い準位の正体（汚染金属種）を特定することができる。
半導体基板に含まれる汚染金属量が多い場合には、深い準位からのＤＬＴＳ信号が十分大きく、それに比べてベースラインのうねりやノイズの影響は十分小さく無視できるため、ピークの検出は容易である。しかし近年、半導体デバイスの高性能化にともなって、シリコンウェーハ等の半導体基板のクリーン化（金属不純物濃度の低減）が進められているため、ＤＬＴＳ法には、微量の金属汚染を評価するために更なる高感度化が求められている。
しかしクリーン化された半導体基板では、深い準位の形成要因となるような金属不純物量が少ないためＤＬＴＳ信号は極めて微弱である。このような場合、深い準位からのキャリア放出とは無関係なベースラインのうねり成分やノイズの大きさが、深い準位による真のＤＬＴＳ信号の強度に比べて無視できないほど大きくなり、ピーク位置や高さを精度良く検出する上での妨げとなる。
しかしクリーン化された半導体基板では、深い準位の形成要因となるような金属不純物量が少ないためＤＬＴＳ信号は極めて微弱である。このような場合、深い準位からのキャリア放出とは無関係なベースラインのうねり成分やノイズの大きさが、深い準位による真のＤＬＴＳ信号の強度に比べて無視できないほど大きくなり、ピーク位置や高さを精度良く検出する上での妨げとなる。
以上説明したように、ＤＬＴＳ法による半導体基板の金属汚染評価には、より一層の高感度化が求められている。
そこで本発明の目的は、半導体基板の金属汚染評価をＤＬＴＳ法によって高感度に行うための手段を提供することにある。
本発明者らは、上記目的を達成するために鋭意検討を重ね、評価対象の半導体基板がＤＬＴＳ測定用ダイオードの直列抵抗を高めることが、ＤＬＴＳスペクトルのベースラインにうねりが入ることや、不純物準位に起因しない擬似的な信号（ノイズ）が発生することの原因であると考えるに至った。
そのうえで本発明者らは更なる検討を重ねた結果、ダイオード作製前に、評価対象の半導体基板の基板抵抗を下げる処理を施しダイオードの直列抵抗を下げることによって、ＤＬＴＳスペクトルのベースラインのうねりやノイズ（いわゆる中・長周期のノイズ）を低減することができることを見出した。
ただし、基板抵抗を下げる処理を行うことで被測定面近傍の抵抗率を大きく低下させてしまうと、ごく短周期のノイズ（Ｎ）と信号（Ｓ）との比（Ｓ／Ｎ比）が低下することで、検出感度は低下してしまう。
以上の知見に基づき本発明者らは、被測定面近傍の抵抗率は大きく低下させずにその他の部分の基板抵抗を下げる処理を施すことにより、ＤＬＴＳ法による金属汚染評価の検出感度を高めることができることを見出すに至り、本発明を完成させた。
そのうえで本発明者らは更なる検討を重ねた結果、ダイオード作製前に、評価対象の半導体基板の基板抵抗を下げる処理を施しダイオードの直列抵抗を下げることによって、ＤＬＴＳスペクトルのベースラインのうねりやノイズ（いわゆる中・長周期のノイズ）を低減することができることを見出した。
ただし、基板抵抗を下げる処理を行うことで被測定面近傍の抵抗率を大きく低下させてしまうと、ごく短周期のノイズ（Ｎ）と信号（Ｓ）との比（Ｓ／Ｎ比）が低下することで、検出感度は低下してしまう。
以上の知見に基づき本発明者らは、被測定面近傍の抵抗率は大きく低下させずにその他の部分の基板抵抗を下げる処理を施すことにより、ＤＬＴＳ法による金属汚染評価の検出感度を高めることができることを見出すに至り、本発明を完成させた。
即ち、上記目的は、下記手段によって達成された。
［１］半導体基板の金属汚染評価方法であって、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのＤＬＴＳ測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、
ダイオードの作製前に、下記処理１または２を施すことを特徴とする、前記評価方法。
処理１：評価対象の半導体基板が、エピタキシャルウェーハまたはアニールウェーハもしくはその一部である場合、サーマルドナーを形成または活性化する条件で行う熱処理。
処理２：オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。
［２］前記半導体基板は、シリコンエピタキシャルウェーハまたはその一部である、［１］に記載の評価方法。
［３］前記シリコンエピタキシャルウェーハは、ＭＣＺ法またはＣＺ法により育成されたシリコン単結晶インゴットから得られたＮ型シリコン単結晶基板上にＮ型エピタキシャル層を有する、［２］に記載の評価方法。
［４］複数の半導体基板からなる半導体基板のロットを準備する工程と、
前記ロットから少なくとも１つの半導体基板を抽出する工程と、
抽出された半導体基板の金属汚染を評価する工程と、
評価の結果、金属汚染が許容レベル以下と判定された半導体基板と同一ロット内の他の半導体基板を製品基板として出荷する工程と、
を含む半導体基板の製造方法であって、
前記抽出された半導体基板の金属汚染評価を、［１］〜［３］のいずれかに記載の方法によって行うことを特徴とする、前記製造方法。
［１］半導体基板の金属汚染評価方法であって、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのＤＬＴＳ測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、
ダイオードの作製前に、下記処理１または２を施すことを特徴とする、前記評価方法。
処理１：評価対象の半導体基板が、エピタキシャルウェーハまたはアニールウェーハもしくはその一部である場合、サーマルドナーを形成または活性化する条件で行う熱処理。
処理２：オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。
［２］前記半導体基板は、シリコンエピタキシャルウェーハまたはその一部である、［１］に記載の評価方法。
［３］前記シリコンエピタキシャルウェーハは、ＭＣＺ法またはＣＺ法により育成されたシリコン単結晶インゴットから得られたＮ型シリコン単結晶基板上にＮ型エピタキシャル層を有する、［２］に記載の評価方法。
［４］複数の半導体基板からなる半導体基板のロットを準備する工程と、
前記ロットから少なくとも１つの半導体基板を抽出する工程と、
抽出された半導体基板の金属汚染を評価する工程と、
評価の結果、金属汚染が許容レベル以下と判定された半導体基板と同一ロット内の他の半導体基板を製品基板として出荷する工程と、
を含む半導体基板の製造方法であって、
前記抽出された半導体基板の金属汚染評価を、［１］〜［３］のいずれかに記載の方法によって行うことを特徴とする、前記製造方法。
本発明によれば、ＤＬＴＳ法による金属汚染評価の高感度化が可能となる。
本発明は、ＤＬＴＳ法による半導体基板の金属汚染評価方法（以下、「本発明の評価方法」ともいう。）に関する。
本発明の評価方法は、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのＤＬＴＳ測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、ダイオードの作製前に、下記処理１または２を施す。
処理１：評価対象の半導体基板が、エピタキシャルウェーハまたはアニールウェーハもしくはその一部である場合、サーマルドナーを形成または活性化する条件で行う熱処理。
処理２：オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。
以下、本発明の評価方法について、更に詳細に説明する。
本発明の評価方法は、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのＤＬＴＳ測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、ダイオードの作製前に、下記処理１または２を施す。
処理１：評価対象の半導体基板が、エピタキシャルウェーハまたはアニールウェーハもしくはその一部である場合、サーマルドナーを形成または活性化する条件で行う熱処理。
処理２：オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。
以下、本発明の評価方法について、更に詳細に説明する。
上記処理１、２はいずれも、評価対象の半導体基板に対して、被測定面（半導体接合を形成する面）の近傍の抵抗率は大きく低下させずに、その他の部分の基板抵抗を下げる処理である。処理１において、対象とする半導体基板がエピタキシャルウェーハまたはアニールウェーハもしくはその一部に特定されている理由は、以下の通りである。
エピタキシャルウェーハは、ポリッシュドウェーハ（以下、「基板」ともいう）上にエピタキシャル層を気相成長（エピタキシャル成長）させたものであり、エピタキシャル成長中にポリッシュドウェーハからエピタキシャル成長層へ酸素が拡散する。ただしこの拡散は、エピタキシャル層とポリッシュドウェーハの界面に近い領域、つまりエピタキシャル層の深い領域に限られるため、ＤＬＴＳ法で評価する領域（ダイオードの空乏層が広がる深さ）は低酸素濃度である。また、アニールウェーハは、ポリッシュドウェーハを水素、アルゴン等の雰囲気中で高温熱処理（アニール）してウェーハ表面の結晶完全性を高めたウェーハであり、アニール中の外方拡散によって表層近傍の酸素濃度は下がっている。これらの表層近傍の酸素濃度が低いウェーハであれば、サーマルドナーが形成または活性化する条件で熱処理が行われたとしても、ＤＬＴＳ法で評価する表層領域は元の抵抗率が維持され、エピタキシャルウェーハであれば基板、アニールウェーハであればウェーハの奥深くの領域の抵抗率のみを低下させることができる。
一方、インゴットからスライスし研磨しただけのポリッシュドウェーハは、熱処理を施すとウェーハ奥深くの抵抗率だけではなくＤＴＬＳ法で評価する表層領域の抵抗率も大きく低下してしまうため、基板抵抗が低下することにより中・長周期のノイズが低減されたとしても、ごく短周期のＳ／Ｎ比が低下することで、検出感度が低下してしまう。
以上の理由から、処理１の対象は、エピタキシャルウェーハおよびアニールウェーハに特定されるのである。また、処理１の適用が好適な半導体基板は、ＭＣＺ法またはＣＺ法により育成されたシリコン単結晶インゴットから得られたＮ型シリコン単結晶基板にＮ型のエピタキシャル層が形成されたエピタキシャルウェーハ、および上記Ｎ型シリコン単結晶基板にアニールが施されたアニールウェーハである。上記Ｎ型シリコン単結晶基板の格子間酸素濃度は、通常、旧ＡＳＴＭ換算で５．０×１０17〜１．５×１０18ａｔｏｍｓ／ｃｍ3程度である。
エピタキシャルウェーハは、ポリッシュドウェーハ（以下、「基板」ともいう）上にエピタキシャル層を気相成長（エピタキシャル成長）させたものであり、エピタキシャル成長中にポリッシュドウェーハからエピタキシャル成長層へ酸素が拡散する。ただしこの拡散は、エピタキシャル層とポリッシュドウェーハの界面に近い領域、つまりエピタキシャル層の深い領域に限られるため、ＤＬＴＳ法で評価する領域（ダイオードの空乏層が広がる深さ）は低酸素濃度である。また、アニールウェーハは、ポリッシュドウェーハを水素、アルゴン等の雰囲気中で高温熱処理（アニール）してウェーハ表面の結晶完全性を高めたウェーハであり、アニール中の外方拡散によって表層近傍の酸素濃度は下がっている。これらの表層近傍の酸素濃度が低いウェーハであれば、サーマルドナーが形成または活性化する条件で熱処理が行われたとしても、ＤＬＴＳ法で評価する表層領域は元の抵抗率が維持され、エピタキシャルウェーハであれば基板、アニールウェーハであればウェーハの奥深くの領域の抵抗率のみを低下させることができる。
一方、インゴットからスライスし研磨しただけのポリッシュドウェーハは、熱処理を施すとウェーハ奥深くの抵抗率だけではなくＤＴＬＳ法で評価する表層領域の抵抗率も大きく低下してしまうため、基板抵抗が低下することにより中・長周期のノイズが低減されたとしても、ごく短周期のＳ／Ｎ比が低下することで、検出感度が低下してしまう。
以上の理由から、処理１の対象は、エピタキシャルウェーハおよびアニールウェーハに特定されるのである。また、処理１の適用が好適な半導体基板は、ＭＣＺ法またはＣＺ法により育成されたシリコン単結晶インゴットから得られたＮ型シリコン単結晶基板にＮ型のエピタキシャル層が形成されたエピタキシャルウェーハ、および上記Ｎ型シリコン単結晶基板にアニールが施されたアニールウェーハである。上記Ｎ型シリコン単結晶基板の格子間酸素濃度は、通常、旧ＡＳＴＭ換算で５．０×１０17〜１．５×１０18ａｔｏｍｓ／ｃｍ3程度である。
一方、処理２は、被測定面の近傍の抵抗率に影響を及ぼさないため、ウェーハの種類を問わず、エピタキシャルウェーハ、アニールウェーハ、ポリッシュドウェーハ等の各種ウェーハに適用することができ、またウェーハの導電型はＮ型であってもＰ型であってもよい。
以下、処理１、２の詳細について順次説明する。
処理１は、評価対象の半導体基板を、サーマルドナーを形成または活性化する条件で行う熱処理である。ダイオード形成後に上記熱処理を行うと、半導体接合の障壁（バリア）高さが低下してしまうため、熱処理はダイオード形成前に行う。
サーマルドナーは、通常、４００℃以上の温度で形成または活性化されるため、処理１は４００℃以上の温度で行うことが好ましい。熱処理温度が、例えば６００℃超になるとサーマルドナーの分解や酸素析出物の発生といった現象が発生するため、熱処理温度は４００℃〜６００℃の範囲の温度とすることが好ましく、４００℃〜５００℃の範囲の温度とすることがより好ましい。なお本発明において、熱処理に関する温度とは、熱処理を行う雰囲気温度をいうものとする。熱処理は、例えば、クリーンルーム大気中、精製された窒素、酸素、または精製された窒素と酸素とを混合した雰囲気中で行うことができる。
熱処理時間は、サーマルドナーの形成または活性化により基板抵抗が十分下がる程度の時間とすることが好ましく、通常、１時間〜１００時間程度である。また、清浄度の高いダミーウェーハ２枚で評価対象の半導体基板をサンドイッチ状に挟んで熱処理することで、熱処理炉やオーブンからの汚染を防止することができる。上記ダミーウェーハとしては、表面のＦｅ、Ｃｕ、Ｎｉ、Ｃｒ、Ｗ等の重金属濃度が１Ｅ９／ｃｍ2未満に清浄化されたシリコンウェーハを用いることが好ましい。なお処理１を施した半導体基板を４００℃未満の温度にて保管ないし取扱いすれば、処理１により形成されたサーマルドナーの濃度は増減せず安定している。
サーマルドナーは、通常、４００℃以上の温度で形成または活性化されるため、処理１は４００℃以上の温度で行うことが好ましい。熱処理温度が、例えば６００℃超になるとサーマルドナーの分解や酸素析出物の発生といった現象が発生するため、熱処理温度は４００℃〜６００℃の範囲の温度とすることが好ましく、４００℃〜５００℃の範囲の温度とすることがより好ましい。なお本発明において、熱処理に関する温度とは、熱処理を行う雰囲気温度をいうものとする。熱処理は、例えば、クリーンルーム大気中、精製された窒素、酸素、または精製された窒素と酸素とを混合した雰囲気中で行うことができる。
熱処理時間は、サーマルドナーの形成または活性化により基板抵抗が十分下がる程度の時間とすることが好ましく、通常、１時間〜１００時間程度である。また、清浄度の高いダミーウェーハ２枚で評価対象の半導体基板をサンドイッチ状に挟んで熱処理することで、熱処理炉やオーブンからの汚染を防止することができる。上記ダミーウェーハとしては、表面のＦｅ、Ｃｕ、Ｎｉ、Ｃｒ、Ｗ等の重金属濃度が１Ｅ９／ｃｍ2未満に清浄化されたシリコンウェーハを用いることが好ましい。なお処理１を施した半導体基板を４００℃未満の温度にて保管ないし取扱いすれば、処理１により形成されたサーマルドナーの濃度は増減せず安定している。
処理２は、オーミック層が形成される側の表面（以下、「裏面」ともいう。）から半導体基板の厚みを薄くする薄層化処理である。裏面からの薄層化は、グラインダーによる切削、化学・機械的研磨（Chemo-Mechanical Polishing: CMP）等の公知の方法により行うことができる。薄層化処理による除去量が多いほど、基板抵抗は低下し中・長周期ノイズの低減には有利である。ただし、除去量が多くなるほど、ＤＬＴＳ測定のためのダイオード作製は困難となるため、ダイオード作製の容易性を考慮すると、薄層化処理後の基板厚さは２００μｍ以上あることが好ましい。
本発明の評価方法は、ダイオードの作製前に上記処理１または処理２を施す点以外は、通常のＤＬＴＳ法による金属汚染評価と同様に行うことができる。
以下に、一般的なＤＬＴＳ法の概要を説明する。下記で参照する図面には、ｐ型ＣＺシリコンに１ｍｍ2のショットキーダイオードを形成したものを試料とした例を示す。
以下に、一般的なＤＬＴＳ法の概要を説明する。下記で参照する図面には、ｐ型ＣＺシリコンに１ｍｍ2のショットキーダイオードを形成したものを試料とした例を示す。
１）評価対象の半導体試料上に形成した半導体接合（ショットキー接合またはｐｎ接合）に、空乏層を形成する逆方向電圧（ＶR）と空乏層にキャリアを捕獲するための０Ｖ近辺の弱電圧（Ｖ1）を交互、周期的に印加する（図１上図に試料となるダイオードへの電圧印加条件を示す。図中、ＶR＝＋５Ｖ、Ｖ1＝＋１Ｖである。）。
２）その電圧に対応して発生するダイオードの容量(キャパシタンス)の過渡応答を測定する（図１下図参照）。
３）上記１）、２）の電圧印加および容量の測定を、試料温度を所定温度範囲で掃引しながら行う。なおシリコンの場合は、３０−３００Ｋの範囲内での温度掃引が一般的に行われる。この容量の過渡応答は温度依存性を有する。温度依存性の模式図が、図２である。
このとき、ＤＬＴＳ信号（ΔＣ）は、通常、以下のように定義される。
ΔＣ＝Ｃ（ｔ１）−Ｃ（ｔ２） …（１）
上記式（１）において、Ｃ（ｔ１）は電圧印加から所定期間経過した時間ｔ１における容量であり、Ｃ（ｔ２）はＣ（ｔ１）測定から所定期間経過した時間ｔ２における容量である。なお近年では、ロックインアンプを使って、過渡応答の前半と後半のそれぞれの積算値の差を取ってＤＬＴＳ信号とする方式（ロックイン式）もよく使われている。また、ＤＬＴＳ信号ΔＣは微小な信号であるため、通常は測定された値ΔＣをコンピュータに取り込んで各温度ごとに平均値を求めるが、温度掃引をリニアに行い、Ｔ±０．５ないし１［Ｋ］の範囲で取得したΔＣの平均値を、温度Ｔ［Ｋ］におけるΔＣとしている場合が多い。
２）その電圧に対応して発生するダイオードの容量(キャパシタンス)の過渡応答を測定する（図１下図参照）。
３）上記１）、２）の電圧印加および容量の測定を、試料温度を所定温度範囲で掃引しながら行う。なおシリコンの場合は、３０−３００Ｋの範囲内での温度掃引が一般的に行われる。この容量の過渡応答は温度依存性を有する。温度依存性の模式図が、図２である。
このとき、ＤＬＴＳ信号（ΔＣ）は、通常、以下のように定義される。
ΔＣ＝Ｃ（ｔ１）−Ｃ（ｔ２） …（１）
上記式（１）において、Ｃ（ｔ１）は電圧印加から所定期間経過した時間ｔ１における容量であり、Ｃ（ｔ２）はＣ（ｔ１）測定から所定期間経過した時間ｔ２における容量である。なお近年では、ロックインアンプを使って、過渡応答の前半と後半のそれぞれの積算値の差を取ってＤＬＴＳ信号とする方式（ロックイン式）もよく使われている。また、ＤＬＴＳ信号ΔＣは微小な信号であるため、通常は測定された値ΔＣをコンピュータに取り込んで各温度ごとに平均値を求めるが、温度掃引をリニアに行い、Ｔ±０．５ないし１［Ｋ］の範囲で取得したΔＣの平均値を、温度Ｔ［Ｋ］におけるΔＣとしている場合が多い。
逆方向電圧（ＶR）印加により形成される空乏層中に深い準位が存在する場合、ＤＬＴＳ信号ΔＣを温度との関係でプロットすると、図３のようなＤＬＴＳスペクトルを得ることができる。なお図３は、ｐ型ＣＺシリコンを測定周波数ｅ＝５４．２５／ｓ、ｅ＝５４２．５／ｓとなる二通りの条件で測定して得られたＤＬＴＳスペクトルである。図３に示すような形状のスペクトルが得られる理由は、以下のようにキャリア放出の速さが温度に依存していることによる。
低温：深い準位からのキャリアの放出が遅いため、ΔＣ≒０
高温：深い準位からのキャリア放出が早く、ｔ＝ｔ１の以前に殆どキャリア放出がおわっており、結果として、ΔＣ≒０
このような関係から、深い準位の特性（活性化エネルギーＥａ、キャリアの捕獲断面積σ）、および測定条件に依存して、所定の温度にΔＣのピークが現れる。なお図３は上記式（１）に従うデータ処理が行われているのでピークは下向き（下に凸）になるが、ΔＣ＝Ｃ（ｔ２）−Ｃ（ｔ１）としてデータ処理する場合もあり、その場合は深い準位による信号は上に凸になる。
低温：深い準位からのキャリアの放出が遅いため、ΔＣ≒０
高温：深い準位からのキャリア放出が早く、ｔ＝ｔ１の以前に殆どキャリア放出がおわっており、結果として、ΔＣ≒０
このような関係から、深い準位の特性（活性化エネルギーＥａ、キャリアの捕獲断面積σ）、および測定条件に依存して、所定の温度にΔＣのピークが現れる。なお図３は上記式（１）に従うデータ処理が行われているのでピークは下向き（下に凸）になるが、ΔＣ＝Ｃ（ｔ２）−Ｃ（ｔ１）としてデータ処理する場合もあり、その場合は深い準位による信号は上に凸になる。
以上により得られたＤＬＴＳスペクトルにおけるピークの高さから、例えば下記式（２）により深い準位の濃度（ＮT）を計算することができる。
ＮT≒２＊ＮD＊ΔＣMAX／Ｃ∞（／ｃｍ3） …（２）
ここで、ＮDはドーパント濃度、ΔＣMAXはピーク位置温度でのＤＬＴＳ信号の強度、Ｃ∞はＶR印加後、深い準位からのキャリアの放出がほぼ終了した後の空乏層容量である。従って、Ｃ∞＝Ｃ（Ｖ＝ＶR，ｔ＝∞）となる。
ＮT≒２＊ＮD＊ΔＣMAX／Ｃ∞（／ｃｍ3） …（２）
ここで、ＮDはドーパント濃度、ΔＣMAXはピーク位置温度でのＤＬＴＳ信号の強度、Ｃ∞はＶR印加後、深い準位からのキャリアの放出がほぼ終了した後の空乏層容量である。従って、Ｃ∞＝Ｃ（Ｖ＝ＶR，ｔ＝∞）となる。
また、ｔ1／ｔ2の比を変えてＤＬＴＳ測定を行うと、それに応じてＤＬＴＳピーク位置がシフトする。
このとき、測定条件ｔ１，ｔ２によって、下記式（３）、（４）からキャリアの放出割合（ｅｍｉｓｓｉｏｎ ｒａｔｅ）ｅを算出することができる。
τ＝（ｔ2−ｔ1）／ｌｏｇ（ｔ2／ｔ1） …（３）
ｅ＝１／τ …（４）
このとき、測定条件ｔ１，ｔ２によって、下記式（３）、（４）からキャリアの放出割合（ｅｍｉｓｓｉｏｎ ｒａｔｅ）ｅを算出することができる。
τ＝（ｔ2−ｔ1）／ｌｏｇ（ｔ2／ｔ1） …（３）
ｅ＝１／τ …（４）
更に、ピーク位置（温度）Ｔの逆数１／Ｔを横軸に、ｅ／Ｔ2を縦軸に取り、いわゆるアレニウスプロットを取ることで、プロットの傾き（ｙ切片）から深い準位のエネルギーレベル（ＥT）を求めることができる。なぜならば、諸々の特性値の間に、下記式（５）の関係が成立するからである。
ｌｎ（ｅ／Ｔ2）＝ｌｎ（γσ）・Ｅact／ｋＴ …（５）
ここで、ｋはボルツマン定数であり、γ、Ｅactは以下のとおりである。
ｎ型基板（多数キャリアが電子）の場合：γ＝１．９Ｅ２０［ｃｍ-2ｓ-1Ｋ-2］
Ｅact＝ＥC−ＥT ［ｅＶ］
ｐ型基板（多数キャリアが正孔）の場合：γ＝１．８Ｅ２１［ｃｍ-2ｓ-1Ｋ-2］
Ｅact＝ＥT−ＥV［ｅＶ］
（上記において、ＥCは伝導帯の下端、ＥVは荷電子帯の上端である。）
ｌｎ（ｅ／Ｔ2）＝ｌｎ（γσ）・Ｅact／ｋＴ …（５）
ここで、ｋはボルツマン定数であり、γ、Ｅactは以下のとおりである。
ｎ型基板（多数キャリアが電子）の場合：γ＝１．９Ｅ２０［ｃｍ-2ｓ-1Ｋ-2］
Ｅact＝ＥC−ＥT ［ｅＶ］
ｐ型基板（多数キャリアが正孔）の場合：γ＝１．８Ｅ２１［ｃｍ-2ｓ-1Ｋ-2］
Ｅact＝ＥT−ＥV［ｅＶ］
（上記において、ＥCは伝導帯の下端、ＥVは荷電子帯の上端である。）
また、過去の文献・論文で紹介されているＤＬＴＳ測定結果に基づくアレニウスプロットのライブラリーや、意図的に欠陥や金属汚染を導入した半導体基板でのＤＬＴＳ測定結果を蓄積して各自で作成したアレニウスプロットのライブラリーと照合することにより、今回の測定で検出された深い準位の正体（汚染金属種）を特定することもできる。例えば図３では、測定周波数ｅ＝５４．２５／ｓ、ｅ＝５４２．５／ｓとなる二通りの条件において、それぞれ５２ｋ、６０ｋの位置にＤＬＴＳ信号のピークが検出された。図４は、図３の測定で得られたピーク位置（温度）とeの関係をアレニウスプロットし、測定器内蔵のライブラリーと照合した結果である。図４から、図３で検出されたＤＬＴＳ信号は、Ｆｅ−Ｂ対によるものである可能性が高いことが分かる。この結果から、汚染金属種をＦｅと特定することができる。
このように汚染金属種を特定するうえで、中・長周期ノイズは、ピーク位置や高さを精度よく検出することの妨げとなる。この現象は、特に、金属汚染量が少なくＤＬＴＳ信号が微弱な場合に評価の精度を大きく低下させる要因となる。これに対し本発明によれば、ダイオード作製前に、先に説明した処理１または処理２を評価対象の半導体基板に施すことにより、中・長周期ノイズを低減することができ、これによりＤＬＴＳ法による金属汚染評価の感度を向上することができる。
このように汚染金属種を特定するうえで、中・長周期ノイズは、ピーク位置や高さを精度よく検出することの妨げとなる。この現象は、特に、金属汚染量が少なくＤＬＴＳ信号が微弱な場合に評価の精度を大きく低下させる要因となる。これに対し本発明によれば、ダイオード作製前に、先に説明した処理１または処理２を評価対象の半導体基板に施すことにより、中・長周期ノイズを低減することができ、これによりＤＬＴＳ法による金属汚染評価の感度を向上することができる。
更に本発明は、複数の半導体基板からなる半導体基板のロットを準備する工程と、前記ロットから少なくとも１つの半導体基板を抽出する工程と、前記抽出された半導体基板の金属汚染を評価する工程と、評価の結果、金属汚染が許容レベル以下と判定された半導体基板と同一ロット内の他の半導体基板を製品基板として出荷する工程と、を含む半導体基板の製造方法（以下、「本発明の製造方法」ともいう。）に関する。本発明の製造方法では、前記抽出された半導体基板の金属汚染評価を、本発明の評価方法によって行う。
前述のように、本発明の評価方法によれば、シリコンウェーハ等の半導体基板の金属汚染を、クリーン化され汚染量が少ない基板であっても高感度に測定することができる。よって、かかる評価方法により、金属汚染が許容レベル以下と判定された半導体基板、例えば、所定の金属による汚染がない、または汚染量が少ないと判定された良品の半導体基板と同一ロット内の半導体基板を製品基板として出荷することにより、高品質な製品基板を高い信頼性をもって提供することができる。なお、良品と判定する基準（金属汚染の許容レベル）は、基板の用途等に応じて基板に求められる物性を考慮して設定することができる。また１ロットに含まれる基板数および抽出する基板数は適宜設定すればよい。
以下、本発明を実施例に基づき更に説明する。但し、本発明は実施例に示す態様に限定されるものではない。以下の工程および処理は、特記しない限り、室温下で行われた。
ＣＺ法により育成したシリコン単結晶インゴットからスライスした、格子間酸素濃度が１．２×１０18ａｔｏｍｓ／ｃｍ3のリンドープで抵抗率が約１５Ω・ｃｍのＮ型シリコンウエ−ハに、抵抗率が１０Ω・ｃｍ、厚さ７μｍのエピタキシャル層を気相成長させたエピタキシャルウェーハを準備した。ここでは、格子間酸素濃度はＦＴ−ＩＲ法で測定し、ＦＴ−ＩＲ信号強度から格子間酸素濃度への換算には旧ＡＳＴＭ換算係数を用いた。
上記シリコンウェーハを２分割し、一方は従来の手順でショットキーダイオード（以下、「熱処理なしダイオード」と呼ぶ。）を形成した。
すなわち、
（Ａ）ＨＦ水溶液による酸化膜除去＋純水リンス＋乾燥
（Ｂ）真空蒸着によるショットキー電極形成（電極面積は１ｍｍ2）
（Ｃ）ガリウム擦込みによる裏面オーミック接触形成
を行った。
ショットキーダイオードの順方向電流−電圧特性から求めたダイオードの直列抵抗は、約１１０Ωであった。
すなわち、
（Ａ）ＨＦ水溶液による酸化膜除去＋純水リンス＋乾燥
（Ｂ）真空蒸着によるショットキー電極形成（電極面積は１ｍｍ2）
（Ｃ）ガリウム擦込みによる裏面オーミック接触形成
を行った。
ショットキーダイオードの順方向電流−電圧特性から求めたダイオードの直列抵抗は、約１１０Ωであった。
２分割したもう一方に以下の工程順でダイオード（以下、「熱処理ありダイオード」と呼ぶ。）を形成した。
（１）表面のＦｅ、Ｃｕ、Ｎｉ、Ｃｒ、Ｗ等の重金属濃度が１Ｅ９／ｃｍ2未満であることを確認済みのダミーウェーハ２枚で試料をサンドイッチ状にはさみ、熱処理炉（炉内雰囲気：クリーンルーム大気）に投入。４５０℃で４時間熱処理した。
（２）ＨＦ水溶液による酸化膜除去＋純水リンス＋乾燥
（３）真空蒸着によるショットキー電極形成（電極面積は１ｍｍ2）
（４）ガリウム擦込みによる裏面オーミック接触形成
ショットキーダイオードの順方向電流−電圧特性から求めたダイオードの直列抵抗は、約６０Ωであった。４５０℃での熱処理によって基板中の格子間酸素がサーマルドナーとして活性化したことにより、基板の抵抗率が下がり、熱処理なしダイオードと比べてダイオードの直列抵抗が低減したと考えられる。
なお上記（３）では真空蒸着によりショットキー電極を形成したが、スパッタリングにより形成することもできる。また、上記（４）ではガリウムを用いたが、アルミニウム蒸着により裏面オーミック接触形成を行ってもよい。
（１）表面のＦｅ、Ｃｕ、Ｎｉ、Ｃｒ、Ｗ等の重金属濃度が１Ｅ９／ｃｍ2未満であることを確認済みのダミーウェーハ２枚で試料をサンドイッチ状にはさみ、熱処理炉（炉内雰囲気：クリーンルーム大気）に投入。４５０℃で４時間熱処理した。
（２）ＨＦ水溶液による酸化膜除去＋純水リンス＋乾燥
（３）真空蒸着によるショットキー電極形成（電極面積は１ｍｍ2）
（４）ガリウム擦込みによる裏面オーミック接触形成
ショットキーダイオードの順方向電流−電圧特性から求めたダイオードの直列抵抗は、約６０Ωであった。４５０℃での熱処理によって基板中の格子間酸素がサーマルドナーとして活性化したことにより、基板の抵抗率が下がり、熱処理なしダイオードと比べてダイオードの直列抵抗が低減したと考えられる。
なお上記（３）では真空蒸着によりショットキー電極を形成したが、スパッタリングにより形成することもできる。また、上記（４）ではガリウムを用いたが、アルミニウム蒸着により裏面オーミック接触形成を行ってもよい。
上記の熱処理なしダイオードおよび熱処理ありダイオードに対してＤＬＴＳ測定を行なった結果を図５に示す。ここではロックイン式のＤＬＴＳ測定器を使用し、逆方向電圧−３Ｖ、パルス電圧０Ｖ，パルス幅５０μｓ、パルス周波数は２５Ｈｚとした。
図５に示すように、熱処理なしダイオードでは、１００〜２００Ｋの範囲に約１５０ｋをピークとするブロードな信号が現れた。１５０Ｋにピークを形成する単一の不純物準位の場合は、半値幅は約２０Ｋのはずであり、ここで現れたブロードな信号は、単一不純物によるものではなく、直列抵抗が大きすぎることによって生じる擬似的な信号の疑いが強い。
これに対し、熱処理ありダイオードでは、ブロードな信号は現れず、１５０Ｋの位置に、半値幅が約２０Ｋの、単一エネルギー準位による信号が検出された。この信号は、公知のライブラリーから、Ｍｏ汚染に起因するものと推定される。
以上の結果から、上記熱処理によってショットキーダイオードの直列抵抗を低減することができ、これにより、ＤＬＴＳの擬似信号・ベースラインのうねりに妨げられることなく、微量の金属汚染であっても高感度に検出することが可能となることが示された。基板抵抗が、例えば１０Ω・ｃｍ以上でありダイオードの直列抵抗が高い場合に、本発明の適用が特に効果的であるが、基板抵抗が１０Ω・ｃｍを下回る場合にも、被測定面の抵抗率を大きく下げることなくダイオードの直列抵抗を下げる処理を行うことで、中・長周期ノイズを低減し、検出感度を高めることができる。
図５に示すように、熱処理なしダイオードでは、１００〜２００Ｋの範囲に約１５０ｋをピークとするブロードな信号が現れた。１５０Ｋにピークを形成する単一の不純物準位の場合は、半値幅は約２０Ｋのはずであり、ここで現れたブロードな信号は、単一不純物によるものではなく、直列抵抗が大きすぎることによって生じる擬似的な信号の疑いが強い。
これに対し、熱処理ありダイオードでは、ブロードな信号は現れず、１５０Ｋの位置に、半値幅が約２０Ｋの、単一エネルギー準位による信号が検出された。この信号は、公知のライブラリーから、Ｍｏ汚染に起因するものと推定される。
以上の結果から、上記熱処理によってショットキーダイオードの直列抵抗を低減することができ、これにより、ＤＬＴＳの擬似信号・ベースラインのうねりに妨げられることなく、微量の金属汚染であっても高感度に検出することが可能となることが示された。基板抵抗が、例えば１０Ω・ｃｍ以上でありダイオードの直列抵抗が高い場合に、本発明の適用が特に効果的であるが、基板抵抗が１０Ω・ｃｍを下回る場合にも、被測定面の抵抗率を大きく下げることなくダイオードの直列抵抗を下げる処理を行うことで、中・長周期ノイズを低減し、検出感度を高めることができる。
上記では、熱処理によってダイオードの直列抵抗を低下させる処理１を用いる態様を記載したが、処理２によって、ダイオードの直列抵抗を低下させることによっても、同様の効果を得ることができる。
処理１と同等のレベルにダイオードの直列抵抗を低下するために薄層化した後の基板厚みは、公知の計算により、下記表１に示す値となる。
処理１と同等のレベルにダイオードの直列抵抗を低下するために薄層化した後の基板厚みは、公知の計算により、下記表１に示す値となる。
本発明は、半導体基板の製造分野における品質管理および工程管理のために有用である。
Claims (5)
- 半導体基板の金属汚染評価方法であって、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのＤＬＴＳ測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、
評価対象の半導体基板は、エピタキシャルウェーハまたはアニールウェーハもしくはその一部であり、
ダイオードの作製前に、下記処理１を施すことを特徴とする、前記評価方法。
処理１：サーマルドナーを形成または活性化する条件で行う熱処理。 - 半導体基板の金属汚染評価方法であって、
評価対象の半導体基板の一方の表面に半導体接合を形成し、他方の表面にオーミック層を形成することによりダイオードを作製すること、
作製したダイオードのＤＬＴＳ測定を行うこと、
測定結果に基づき評価対象の半導体基板の金属汚染の有無、金属汚染の程度、または金属汚染の有無および程度を評価すること、
を含み、
ダイオードの作製前に、下記処理２を施すことを特徴とする、前記評価方法。
処理２：オーミック層が形成される側の表面から半導体基板の厚みを薄くする薄層化処理。 - 前記半導体基板は、シリコンエピタキシャルウェーハまたはその一部である、請求項１または２に記載の評価方法。
- 前記シリコンエピタキシャルウェーハは、ＭＣＺ法またはＣＺ法により育成されたシリコン単結晶インゴットから得られたＮ型シリコン単結晶基板上にＮ型エピタキシャル層を有する、請求項３に記載の評価方法。
- 複数の半導体基板からなる半導体基板のロットを準備する工程と、
前記ロットから少なくとも１つの半導体基板を抽出する工程と、
抽出された半導体基板の金属汚染を評価する工程と、
評価の結果、金属汚染が許容レベル以下と判定された半導体基板と同一ロット内の他の半導体基板を製品基板として出荷する工程と、
を含む半導体基板の製造方法であって、
前記抽出された半導体基板の金属汚染評価を、請求項１〜４のいずれか１項に記載の方法によって行うことを特徴とする、前記製造方法。
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