JP6061017B1 - 半導体エピタキシャルウェーハの汚染評価方法およびそれを用いたエピタキシャル成長装置の汚染評価方法 - Google Patents

Abstract

【課題】半導体エピタキシャルウェーハの最表面部の汚染を、ＤＬＴＳ法を用いて評価することのできる汚染評価方法を提供する。【解決手段】本発明の半導体エピタキシャルウェーハの汚染評価方法は、半導体ウェーハの表面にエピタキシャル層を形成する第１工程Ｓ１０と、測定用エピタキシャル層を形成する第２工程Ｓ２０と、ショットキー接合を形成する第３工程Ｓ３０と、ＤＬＴＳ法によって、隣接領域におけるＤＬＴＳスペクトルを得る第４工程Ｓ４０と、を含み、前記エピタキシャル層および前記測定用エピタキシャル層は、同一の導電型であり、前記第２工程において、前記測定用エピタキシャル層の厚みを、前記ショットキー接合により形成される空乏層の厚みよりも大きく形成することを特徴とする。【選択図】図１

Description

本発明は、半導体エピタキシャルウェーハの汚染評価方法およびそれを用いたエピタキシャル成長装置の汚染評価方法に関する。

半導体デバイスは、半導体ウェーハや半導体エピタキシャルウェーハなどを基板材料に用いて作製される。なお、本明細書において「半導体ウェーハ」とは、バルクの単結晶ウェーハを指すものとし、「半導体エピタキシャルウェーハ」とは、バルクの単結晶ウェーハの表面に半導体材料をエピタキシャル成長させて形成したエピタキシャル層を有するものを指すこととする。

さて、半導体エピタキシャルウェーハとして、例えば、シリコンウェーハ表面にエピタキシャルシリコン層を形成したエピタキシャルシリコンウェーハが知られており、ＣＣＤやＣＩＳといった固体撮像素子に用いられている。この用途に用いられるエピタキシャルシリコンウェーハは、ｎ型のシリコンウェーハ表面上にｎ型のエピタキシャル層を形成したｎ／ｎエピタキシャルシリコンウェーハであることが一般的である。

ここで、半導体デバイスの製造工程では、Ｆｅ、Ｃｕ、Ｎｉなどの金属不純物が半導体ウェーハに混入する工程が多数含まれる。これらの金属不純物が半導体ウェーハ表面近傍の、デバイス活性領域（すなわち、素子形成に使用される領域）内に存在すると、半導体デバイスのデバイス特性が劣化したり、製品の歩留まりを低下させたりする原因となる。例えば固体撮像素子の基板となるエピタキシャルシリコンウェーハに混入した金属不純物は、固体撮像素子の暗電流を増加させる要因となり、白傷欠陥と呼ばれる欠陥を生じさせる。

このような金属不純物による半導体エピタキシャルウェーハの汚染を評価する手法として、半導体エピタキシャルウェーハ中の不純物や欠陥を高感度で測定可能なＤＬＴＳ（Deep Level Transient Spectroscopy）法が用いられることがある。ＤＬＴＳ法とは、バルクの単結晶ウェーハやエピタキシャル層の表面にショットキーダイオードを形成し、このダイオードに逆方向バイアスのパルスを印加した際に得られるキャパシタンス変化の温度依存性に基づいて、バルク結晶やエピタキシャル層に含まれる重金属の種類とその濃度を測定する方法である。具体的には、ショットキーダイオードに印加する逆方向バイアスを弱めることによってキャリアを深い準位に捕捉させた後、逆方向バイアスを強めることによって空乏層を広げ、これにより深い準位から放出されるキャリアの過渡応答を観測することにより測定を行う。

半導体エピタキシャルウェーハにＤＬＴＳ法を適用する場合、一般的には以下のようにして行われる。評価対象の半導体エピタキシャルウェーハのエピタキシャル層表面にショットキー電極を設けることでショットキー接合を形成する。一方、ショットキー電極が形成された側の反対側の面、すなわちベース基板となる半導体ウェーハの裏面にはオーミック電極を形成する。こうすることでショットキーダイオードを作製し、電極間に逆方向バイアスを周期的に印加し、ショットキーダイオードのキャパシタンスの過渡応答を、測定温度域を変化させながら測定する。温度に対するＤＬＴＳ信号をプロットすると、ＤＬＴＳスペクトルが得られる。半導体エピタキシャルウェーハの汚染源となる金属不純物に起因する欠陥は、ＤＬＴＳスペクトルにおいて固有のピーク位置および半値幅を示す。この性質を利用して、ＤＬＴＳスペクトルから半導体エピタキシャルウェーハを汚染する不純物元素の種類を特定することができる。

例えば、特許文献１には、ｎ型シリコンエピタキシャルウエーハ中の金属不純物による深い準位の濃度をＤＬＴＳ法によって評価する評価方法が開示されている。

特開２０１０−１０３１４４号公報

ところで、固体撮像素子の技術分野においては、白傷の発生や暗電流の発生による動作不良が近年大きな問題となっている。その原因の多くは、Ｆｅ、Ｃｕ、Ｎｉ等の金属不純物が、デバイス活性領域として使用されるエピタキシャル層内に混入することによると知られている。

ここで、半導体エピタキシャルウェーハのエピタキシャル層表面にショットキー接合を形成すると、ショットキー電極の直下には空乏層が形成される。エピタキシャル層の誘電率をε_ｓ、内蔵電位をＶ_ｂｉ、逆方向バイアスの印加電圧をＶ、素電荷をｑ、ドナー密度（エピタキシャル層の場合、ドーパント濃度）をＮ_Ｄとすると、空乏層の厚み（空乏層幅とも呼ばれる）Ｗは、次式（１）で表される。

したがって、印加電圧が仮に０Ｖであったとしても、空乏層の厚みＷは数μｍ程度となる。ここで、ＤＬＴＳ法では、空乏層よりもオーミック電極側の領域においてＤＬＴＳシグナルが測定される。そのため、半導体エピタキシャルウェーハに対してＤＬＴＳ法を適用した従来技術は、半導体エピタキシャルウェーハのエピタキシャル層側の最表面部の汚染状態については適切に評価できていなかった。半導体エピタキシャルウェーハの最表面部における金属不純物の汚染を、ＤＬＴＳ法を用いて評価することのできる方法を確立する必要性を、本発明者は認識した。

そこで本発明は、上記課題に鑑み、半導体エピタキシャルウェーハの最表面部の汚染を、ＤＬＴＳ法を用いて評価することのできる汚染評価方法を提供することを目的とする。

上記の目的を達成するべく、本発明者らは鋭意検討した。半導体エピタキシャルウェーハに測定用のエピタキシャル層を空乏層の厚みよりも厚く設け、その後ＤＬＴＳ法を用いれば、半導体エピタキシャルウェーハとしての最表面部をＤＬＴＳ法により評価できることを本発明者らは知見し、本発明を完成するに至った。本発明は、上記の知見および検討に基づくものであり、その要旨構成は以下のとおりである。

本発明の、半導体ウェーハの表面にエピタキシャル層が設けられた半導体エピタキシャルウェーハの汚染評価方法は、
半導体ウェーハの表面にエピタキシャル層を形成する第１工程と、前記エピタキシャル層の表面に、測定用エピタキシャル層を形成する第２工程と、前記測定用エピタキシャル層の表面に、ショットキー接合を形成する第３工程と、ＤＬＴＳ法によって、前記エピタキシャル層の表面を境界とする、前記エピタキシャル層の前記測定用エピタキシャル層との隣接領域におけるＤＬＴＳスペクトルを得る第４工程と、を含み、
前記エピタキシャル層および前記測定用エピタキシャル層は、同一の導電型であり、
前記第２工程において、前記測定用エピタキシャル層の厚みを、前記ショットキー接合により形成される空乏層の厚みよりも大きく形成することを特徴とする。

ここで、前記ＤＬＴＳスペクトルに基づき、前記ＤＬＴＳスペクトルに基づき、Ｍｏ，Ｔｉ，Ｔａ，Ｍｎ，ＷおよびＡｌからなる群より選択される１種または２種以上の不純物元素に起因する汚染を評価することが好ましい。

また、前記第１工程の後、前記エピタキシャル層の形成に用いたエピタキシャル成長装置から前記半導体エピタキシャルウェーハを取出し、次いで前記第２工程を行うことが好ましい。一方、前記第１工程に次いで、前記第２工程を連続的に行うことも好ましい。

さらに、前記半導体ウェーハがシリコンウェーハであることが好ましい。

また、前記エピタキシャル層がシリコンエピタキシャル層であることも好ましい。この場合、前記シリコンエピタキシャル層がｐ＋型もしくはｐ＋＋型、またはｎ＋型もしくはｎ＋＋型であることが好ましい。さらにこの場合、前記測定用エピタキシャル層がｐ−型またはｎ−型であることが好ましい。

また、エピタキシャル成長装置の汚染評価方法は、前述の汚染評価方法を用いて評価した半導体エピタキシャルウェーハから、エピタキシャル成長装置の汚染を評価することを特徴とする。この場合、前記第１工程の後、前記エピタキシャル層の形成に用いたエピタキシャル成長装置から前記半導体エピタキシャルウェーハを取出し、次いで前記第２工程が行われる。

本発明によれば、測定用エピタキシャル層を半導体エピタキシャルウェーハのエピタキシャル層表面に形成し、その後ＤＬＴＳ法を適用するので、半導体エピタキシャルウェーハの最表面部の汚染を、ＤＬＴＳ法を用いて評価することのできる汚染評価方法を提供することができる。

本発明の一実施形態に従う半導体エピタキシャルウェーハの汚染評価方法を説明するフローチャートである。 本発明の一実施形態に従う半導体エピタキシャルウェーハの汚染評価方法の各工程を説明するための半導体エピタキシャルウェーハを示す模式断面図である。 発明例におけるエピタキシャルシリコンウェーハのＤＬＴＳスペクトルを示すグラフである。 参考例におけるエピタキシャルシリコンウェーハのＤＬＴＳスペクトルを示すグラフであり、（Ａ）は、グラフ全体を示し、（Ｂ）はＤＬＴＳシグナルの軸方向に拡大したグラフである。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、図２では説明の便宜上、実際の厚さの割合とは異なり、各構成の厚みおよび幅を誇張して示す。

（半導体エピタキシャルウェーハの汚染評価方法）
図１のフローチャートおよび図２（Ａ）〜（Ｄ）に示すように、本発明の一実施形態に従う半導体ウェーハの汚染評価方法では、半導体ウェーハ１０の表面１０Ａにエピタキシャル層２０が設けられた半導体エピタキシャルウェーハ１００の汚染を評価する。
すなわち、本実施形態では、半導体ウェーハ１０の表面１０Ａにエピタキシャル層２０を形成する第１工程Ｓ１０（図２（Ａ）〜（Ｂ））と、エピタキシャル層２０の表面２０Ａに、測定用エピタキシャル層３０を形成する第２工程Ｓ２０（図２（Ｂ）〜（Ｃ））と、測定用エピタキシャル層３０の表面３０Ａに、ショットキー接合を形成する第３工程Ｓ３０（図２（Ｃ）〜（Ｄ））と、ＤＬＴＳ法によって、エピタキシャル層２０の表面２０Ａを境界とする、エピタキシャル層２０の測定用エピタキシャル層３０との隣接領域ＲにおけるＤＬＴＳスペクトルを得る第４工程Ｓ４０と、を含む。ここで、エピタキシャル層２０および測定用エピタキシャル層３０は、同一の導電型であり、第２工程Ｓ２０において、測定用エピタキシャル層３０の厚みを、ショットキー接合により形成される空乏層Ｄの厚みよりも大きく形成する。本実施形態により、半導体エピタキシャルウェーハ１００のエピタキシャル層側の最表面部に相当する隣接領域Ｒを、ＤＬＴＳ法を用いて評価することができる。以下、各工程および各構成の詳細を説明する。

まず、半導体ウェーハ１０を用意する（図２（Ａ））。半導体ウェーハ１０としては、シリコンウェーハを用いることができ、他にも、化合物半導体（例えばＧａＡｓ、ＧａＮ、ＳｉＣ）からなるバルクの単結晶ウェーハを用いることもできる。シリコンウェーハとしては、チョクラルスキ法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。なお、半導体ウェーハには炭素、窒素およびフッ素などのいずれか一つまたは全部が添加されていてもよく、制限されない。さらに、任意のドーパントが添加された、いわゆるｎ型またはｐ型基板の半導体ウェーハを用いることができ、ドーパント濃度も制限されない。なお、本明細書において「ｐ型」と表記するときは、単に導電型がｐ型であることを意味し、ドーパント濃度については区別しない。ドーパント濃度を特定する場合には、ｐ−型、ｐ＋型、ｐ＋＋型等と表記する。「ｎ型」の表記についても同様である。

第１工程Ｓ１０では、半導体ウェーハ１０の表面１０Ａにエピタキシャル層２０を形成する（図２（Ｂ））。こうして、半導体エピタキシャルウェーハ１００が得られる。このようなエピタキシャル層２０としては、例えばシリコン単結晶層をエピタキシャル成長させたシリコンエピタキシャル層が挙げられる。シリコンエピタキシャル層は一般的な成長条件により形成することができ、成長条件としては成長温度、成長速度、成長時間、ドーパント濃度、ソースガス種等が代表的である。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００〜１２００℃の範囲の温度でＣＶＤ法により半導体ウェーハ１０上にシリコンエピタキシャル層をエピタキシャル成長させることができる。なお、エピタキシャル層２０の厚みは特に制限されないが、１〜１５μｍの範囲内とすることが一般的である。エピタキシャル層２０の厚みは、エピタキシャル成長する際の成長時間によって制御することができる。

次に、第２工程Ｓ２０では、エピタキシャル層２０の表面２０Ａに、測定用エピタキシャル層３０を形成する。測定用エピタキシャル層３０も、エピタキシャル層２０と同様に一般的な条件によりエピタキシャル成長させて形成することができる。ここで、エピタキシャル層２０および測定用エピタキシャル層３０を形成するときのドーパントガスを同一の導電型とし、エピタキシャル層２０および測定用エピタキシャル層３０を同一の導電型とする。すなわち、エピタキシャル層２０の導電型がｐ型の場合は、測定用エピタキシャル層３０もｐ型とする。また、エピタキシャル層２０の導電型がｎ型の場合は、測定用エピタキシャル層３０もｎ型とする。なお、測定用エピタキシャル層３０は、エピタキシャル層２０と同じ材料から構成することができる。例えば、エピタキシャル層２０がシリコンエピタキシャル層である場合には、測定用エピタキシャル層３０もシリコンエピタキシャル層とすればよい。

また、本第２工程Ｓ２０では、ショットキー接合に伴う空乏層Ｄ（図２（Ｄ）参照、第３工程において後述する。）の厚みよりも、測定用エピタキシャル層３０の厚みを大きく形成する。空乏層Ｄの厚みは既述の式（１）により定まるので、後続の第３工程および第４工程を予め考慮すれば、測定用エピタキシャル層３０の厚みを適切に定めることができる。例えば、測定用エピタキシャル層３０の比抵抗（ドーパント濃度に従い定まる）およびショットキー電極５０の材料等に応じて形成する測定用エピタキシャル層３０の厚みを定めてればよい。

第３工程Ｓ３０では、測定用エピタキシャル層の表面３０Ａに、ショットキー接合を形成する。ショットキー接合は、測定用エピタキシャル層の表面３０Ａにショットキー電極５０を設けることで形成することができる（図２（Ｄ））。なお、ショットキー電極には、アルミニウム、チタン、アンチモン、金等の従来公知の金属材料を用いることができる。測定用エピタキシャル層の表面３０Ａにショットキー接合が形成されることで、測定用エピタキシャル層３０のショットキー電極５０の下部には空乏層Ｄが形成される。

最後に、第４工程Ｓ４０では、ＤＬＴＳ法によって、エピタキシャル層２０の表面２０Ａを境界とする、エピタキシャル層２０の測定用エピタキシャル層３０との隣接領域ＲにおけるＤＬＴＳスペクトルを得る。隣接領域Ｒ部分のＤＬＴＳ測定を行うには、測定用エピタキシャル層の厚みおよび比抵抗等に応じて、逆方向バイアスの印加電圧を適宜調整すればよい。隣接領域Ｒは、半導体エピタキシャルウェーハ１００のエピタキシャル層２０側の最表面部に相当する。ＤＬＴＳスペクトルにピークが存在すれば、そのピークは特定の金属不純物または欠陥に起因する深い準位の存在を示すこととなるため、得られたＤＬＴＳスペクトルから隣接領域Ｒの汚染を評価することができる。

なお、本工程のＤＬＴＳ法による測定において、第３工程で形成したショットキー電極５０がプローブ側となる。この際、図示しないが、ショットキー電極５０と反対側の半導体ウェーハ１０の表面に、引き出し電極としての裏面電極（ステージ側に相当、図示せず）を形成するのが一般的である。なお、ショットキー電極５０と裏面電極との間には測定回路（図示せず）が接続される。ＤＬＴＳ法により、ステージの温度を掃引しながら、測定回路によってショットキー電極５０と裏面電極との間にパルスを印加し、キャパシタンスの変化を検出してＤＬＴＳシグナルを得る。エピタキシャル層２０がシリコンエピタキシャル層からなる場合、３００Ｋ以下の低温領域を掃引することが一般的である。

以上のとおり、本発明に従う一実施形態では、測定用エピタキシャル層３０を半導体エピタキシャルウェーハ１００のエピタキシャル層２０の表面２０Ａに形成し、その後ＤＬＴＳ法を適用するので、半導体エピタキシャルウェーハ１００の最表面部（隣接領域Ｒに相当）の汚染を、ＤＬＴＳ法を用いて評価することができる。

なお、本実施形態において、第１工程Ｓ１０におけるエピタキシャル層２０の成長条件と、第２工程Ｓ２０における測定用エピタキシャル層３０の成長条件とは、同じであってもよいし、異なっていてもよい。但し、既述のとおり測定用エピタキシャル層３０の厚みを、空乏層Ｄの厚みよりも大きく形成することとする。

ところで、半導体エピタキシャルウェーハが、例えばエピタキシャルシリコンウェーハである場合、エピタキシャルシリコンウェーハの汚染物質となり得る不純物元素としてＮｉ等が知られており、Ｎｉの拡散速度は、Ｆｅ等に比べれば比較的速い。そのため、測定用エピタキシャル層３０を形成する前には隣接領域Ｒに存在していたＮｉ等の拡散速度の速い不純物元素は、測定用エピタキシャル層３０を形成するときの熱処理（概ね１０００〜１２００℃）により大部分が拡散してしまう。エピタキシャルシリコンウェーハがゲッタリングシンクを有する場合、拡散は特に顕著となる。反対に、拡散速度の遅い元素であれば、測定用エピタキシャル層３０を形成するときの熱処理を経ても、隣接領域Ｒに大部分が残存する。そこで、本実施形態を、第４工程により得られたＤＬＴＳスペクトルに基づき、隣接領域Ｒにおける、拡散速度の遅い不純物元素に起因する汚染の評価に用いることが好ましい。実施例においても後述するが、ＤＬＴＳスペクトルから拡散速度の速い不純物元素に起因するピークの強度が弱まり、拡散速度の遅い不純物元素に起因するピークに焦点を当てることができ、評価しやすくなる。このような意味での拡散速度の遅い不純物元素としては、Ｍｏ，Ｔｉ，Ｔａ，Ｍｎ，ＷおよびＡｌ等を例示することができる。すなわち、本実施形態に従う汚染評価方法は、Ｍｏ，Ｔｉ，Ｔａ，Ｍｎ，ＷおよびＡｌからなる群より選択される１種または２種以上の不純物元素に起因する汚染の評価に適用することが好ましい。

なお、本実施形態に従う汚染評価方法は、Ｎｉ等の拡散速度の速い不純物元素であっても、その汚染評価を行うことができることは勿論である。例えば、拡散速度の速い不純物元素の汚染を評価する場合には、半導体エピタキシャルウェーハにゲッタリングシンクを設けずに本実施形態を適用すれば、上述のような拡散によるピーク強度低減の問題を比較的抑制することができる。また、本実施形態において、上記隣接領域ＲでのＤＬＳＴスペクトルの取得に加えて、測定用エピタキシャル層３０の空乏層Ｄよりエピタキシャル層２０側の領域と、エピタキシャル層２０の隣接領域Ｒよりも半導体ウェーハ１０側の領域とのＤＬＴＳスペクトルを併せて取得し、これらを対比することで、拡散速度の速い不純物元素の汚染を評価することもできる。

ここで、既述のとおり、測定用エピタキシャル層３０と導電型が同じである限りは、エピタキシャル層２０の比抵抗（すなわちドーパント濃度）は本実施形態において特に制限されない。しかしながら、エピタキシャル層２０がｐ＋型もしくはｐ＋＋型、またはｎ＋型もしくはｎ＋＋型の低抵抗のシリコンエピタキシャル層である場合に本実施形態に従う評価方法を用いることも有用であり、好ましい。その理由を以下に説明する。

ＤＬＴＳ法の測定精度には、ショットキーダイオードのリーク電流が大きく影響する。具体的には、逆方向のリーク電流が高い場合、ＤＬＴＳシグナルのピーク強度が低下することが知られている。一例として、被測定部材の比抵抗が１０Ω・ｃｍである場合と、比抵抗が５０Ω・ｃｍである場合とで、必要となる逆方向バイアスを具体的に検討すると、以下のとおりである。最表面から深さ５μｍの位置の領域の測定を行う場合、比抵抗５０Ω・ｃｍの被測定部材では約２Ｖの逆方向バイアスを要する。一方、比抵抗１０Ω・ｃｍの被測定部材では約２０Ｖもの逆方向バイアスを要する。このように、逆方向バイアスが大きくなるにつれてリーク電流も除々に大きくなるため、ＤＬＴＳ法で精度よく測定を行う上では、印加可能なバイアスに限界がある。したがって、低抵抗のエピタキシャル層を有する半導体エピタキシャルウェーハに直接ＤＬＴＳ法を適用すると、測定精度の悪化は避けられない。しかしながら、本実施形態に従う汚染評価方法では、測定用エピタキシャル層３０を形成するため、このようなリーク電流による測定精度の悪化を抑制することができるため、好ましい。この効果を確実に得るためには、測定用エピタキシャル層３０を、ｐ−型またはｎ−型とすることが好ましい。

なお、本明細書において、比抵抗が１Ω・ｃｍ以上である場合にｐ−型に分類し、０．０１Ω・ｃｍ以上１Ω・ｃｍ未満である場合にｐ＋型に分類し、０．０１Ω・ｃｍ未満である場合にｐ＋＋型に分類することとする。ｎ−型、ｎ＋型、ｎ＋＋型についても、同様の比抵抗の数値範囲により分類することとする。

ここで、本実施形態に従う汚染評価方法において、第１工程Ｓ１０に次いで、第２工程Ｓ２０を連続的に行ってもよい。この場合、エピタキシャル層２０および測定用エピタキシャル層３０を形成するために要する合計のエピタキシャル成長時間により第１工程Ｓ１０および第２工程Ｓ２０を区分する。すなわち、半導体エピタキシャルウェーハ１００のエピタキシャル層２０の厚みに相当するエピタキシャル層が形成されるまでの時間帯を第１工程Ｓ１０とし、以降の時間帯を第２工程Ｓ２０とする。なお、ここで言う第１工程Ｓ１０に次いで、第２工程Ｓ２０を「連続的に」行うとは、第１工程Ｓ１０と、第２工程Ｓ２０とで、成長条件を変更するためにエピタキシャル成長が一旦中断される場合も含むものとする。この場合、エピタキシャル成長に起因する半導体エピタキシャルウェーハ１００への汚染を評価することができる。

一方、本実施形態に従う汚染評価方法において、第１工程Ｓ１０の後、エピタキシャル層２０の形成に用いたエピタキシャル成長装置から半導体エピタキシャルウェーハ１００を取出し、次いで第２工程Ｓ２０を行うことも好ましい。一旦半導体エピタキシャルウェーハ１００を取出すと、エピタキシャル成長処理における一連の工程（投入、昇温、成長、冷却および取り出し等）を経て取り込まれた金属不純物を正確に評価することができる。そのため、ＤＬＴＳ法により得られた隣接領域ＲにおけるＤＬＴＳスペクトルから、第１工程Ｓ１０における汚染原因、すなわちエピタキシャル成長装置の汚染状態を評価することができる。なお、第１工程Ｓ１０の後に半導体エピタキシャルウェーハ１００を取出す場合、第２工程Ｓ２０で用いるエピタキシャル成長装置は、第１工程Ｓ２０と同じでもよいし、異なっていてもよい。

（エピタキシャル成長装置の汚染評価方法）
そこで、本発明の一実施形態に従うエピタキシャル成長装置の汚染評価方法は、前述の半導体エピタキシャルウェーハの汚染評価方法において、第１工程Ｓ１０の後、エピタキシャル層２０の形成に用いたエピタキシャル成長装置から半導体エピタキシャルウェーハ１００を取出し、次いで第２工程Ｓ２０を行い、これによって評価した半導体エピタキシャルウェーハ１００から、エピタキシャル成長装置の汚染を評価することを特徴とする。

以上、本発明の実施形態を説明したが、これらは代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではなく、発明の要旨の範囲内で種々の変更が可能である。

（発明例）
ＣＺ単結晶から得たｐ＋型シリコンウェーハ（直径：３００ｍｍ、厚み：７７５μｍ、ドーパント種類：ボロン、比抵抗：０．０１〜０．０５Ω・ｃｍ（ドーパント濃度：８×１０^１7〜８×１０^１８ａｔｏｍｓ／ｃｍ^３））を用意した。次いで、このｐ型シリコンウェーハを枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガス、１１５０℃でＣＶＤ法により、シリコンウェーハの表面上にｐ−型のシリコンエピタキシャル層（厚さ：５μｍ、ドーパント種類：ボロン、比抵抗：５０Ω・ｃｍ（ドーパント濃度：２．６×１０^１４ａｔｏｍｓ／ｃｍ^３））をエピタキシャル成長させた。以下、実施例においてこのシリコンエピタキシャル層を「１層目のエピタキシャル層」と称する。

次に、１層目のエピタキシャル層を形成したｐ＋型シリコンウェーハを、上記エピタキシャル成長装置から取り出した。その後、再びエピタキシャル成長装置に、上記１層目のエピタキシャル層を形成したｐ＋型シリコンウェーハを投入した。そして、上記１層目のエピタキシャル層の表面に、さらに測定用のエピタキシャル層（以下、２層目のエピタキシャル層）と称する。）をエピタキシャル成長させた。すなわち、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガス、１１５０℃でＣＶＤ法により、１層目のエピタキシャル層の表面上に２層目のエピタキシャル層（厚さ：４μｍ、ドーパント種類：ボロン、比抵抗：５０Ω・ｃｍ（ドーパント濃度：２．６×１０^１４ａｔｏｍｓ／ｃｍ^３））を形成し、サンプルウェーハ１を作製した。

その後、サンプルウェーハ１の２層目のシリコンエピタキシャル層表面にショットキー電極（プローブ側）を形成し、裏面に引き出し電極として裏面電極（ステージ側）を形成した。２層目のエピタキシャル層表面から、厚み方向に４．０〜５．５μｍの領域（すなわち、１層目のエピタキシャル層（厚み５μｍ）の表面を境界とし、２層目のエピタキシャル層（厚み４μｍ）との隣接領域）の測定を、逆方向バイアスを５Ｖ、パルス電圧を２Ｖとして測定した。併せて、２層目のエピタキシャル層表面から、２．５〜４．０μｍの領域を、逆方向バイアスを２Ｖ、パルス電圧を０Ｖとして測定した。さらに、２層目のエピタキシャル層表面から、５．５〜８．０μｍの領域を、逆方向バイアスを１２Ｖ、パルス電圧を５Ｖとして測定した。上記３領域を、２層目のエピタキシャル層表面から順に第１領域、第２領域、第３領域と称する。すなわち、測定領域および測定条件は表１のとおりとなる。なお、この第２領域が、図２（Ｄ）における隣接領域Ｒに相当する。

サンプルウェーハ１の上記各領域において、ＤＬＴＳ法を用いてＤＬＴＳシグナルを取得し、ＤＬＴＳスペクトルを得た。各領域のＤＬＴＳスペクトルを図３に示す。なお、ＤＬＴＳシグナルの強度は任意単位（Ａ．Ｕ．）で記載している。

図３に示す第２領域（４．０〜５．５μｍ）のＤＬＴＳスペクトルは、従来技術では(ショットキー障壁の内蔵電位のために拡がるため、)空乏層の影響によって測定することのできない部分であるが、本発明例によってＤＬＴＳスペクトルを取得できていることが確認された。また、このＤＬＴＳスペクトルから、第２領域では約１７０Ｋ、約２００Ｋおよび約２３５Ｋの位置にピークが存在することが明確に確認できた。なお、第２領域（４．０〜５．５μｍ）のＤＬＴＳスペクトルを、第１領域（２．５〜４．０μｍ）および第３領域（５．５〜８．０μｍ）のＤＬＴＳスペクトルとも比較すると、約１７０Ｋおよび約２００Ｋの位置のピークは、拡散速度の遅い不純物元素に起因する汚染であることが推定される。一方、約２３５Ｋの位置のピークは、拡散速度が比較的速い不純物元素に起因する汚染であることも推定される。
さらに、第１領域には約１７５Ｋの位置にピークが存在するが、第２領域および第３領域ではこの位置にピークが存在しないので、１層目のエピタキシャル層を形成する際には、エピタキシャル装置は汚染していなかったと評価することもできる。

（参考例）
サンプルウェーハ１において、１層目のエピタキシャル層を形成した後、２層目のエピタキシャル層を形成しなかった以外は同じ条件で、サンプルウェーハ２を作製した。すなわち、サンプルウェーハ２のエピタキシャル層の厚みは５μｍである。

このサンプルウェーハ２について、発明例と同様にショットキー電極と裏面電極を形成し、サンプルウェーハ２のエピタキシャル層表面から２．５〜４．０μｍの領域のＤＬＴＳスペクトルを測定した。結果を図４（Ａ），（Ｂ）に示す。図４（Ｂ）は、図４（Ａ）のＤＬＴＳスペクトルを拡大したグラフである。なお、サンプルウェーハ２のエピタキシャル層側の最表面部は、既述のとおり空乏層となるため、ＤＬＴＳ法を適用できない。

図４（Ａ），（Ｂ）から、１６５Ｋ〜２００Ｋの温度域に複数のピークが存在することが推定される。ただし、発明例の場合と異なり、本参考例では測定用のエピタキシャル層を形成していないので、この温度域には拡散速度の速い不純物元素に起因するピークも、拡散速度の遅い不純物元素に起因するピークも含まれると推定される。グラフ形状からは、ピークの数が２または３以上であることまでは読み取れるが、明確にピークの温度域およびピークの数を特定することはできない。なお、約２３５Ｋの位置にピークが存在すことは読み取れることができる。また、図３と、図４とを比較すると、発明例は拡散速度の遅い不純物元素に起因するピークの特定に、より有用であることがわかる。

本発明によれば、半導体エピタキシャルウェーハの最表面部の汚染を、ＤＬＴＳ法を用いて評価することのできる汚染評価方法を提供することができる。

１０ 半導体ウェーハ
２０ エピタキシャル層
３０ 測定用エピタキシャル層
５０ ショットキー電極
１００ 半導体ウェーハ
Ｄ 空乏層
Ｒ 隣接領域

Claims (9)

1. 半導体ウェーハの表面にエピタキシャル層が設けられた半導体エピタキシャルウェーハの汚染評価方法であって、
   半導体ウェーハの表面にエピタキシャル層を形成する第１工程と、
   前記エピタキシャル層の表面に、測定用エピタキシャル層を形成する第２工程と、
   前記測定用エピタキシャル層の表面に、ショットキー接合を形成する第３工程と、
   ＤＬＴＳ法によって、前記エピタキシャル層の表面を境界とする、前記エピタキシャル層の前記測定用エピタキシャル層との隣接領域におけるＤＬＴＳスペクトルを得る第４工程と、を含み、
   前記エピタキシャル層および前記測定用エピタキシャル層は、同一の導電型であり、
   前記第２工程において、前記測定用エピタキシャル層の厚みを、前記ショットキー接合により形成される空乏層の厚みよりも大きく形成することを特徴とする、半導体エピタキシャルウェーハの汚染評価方法。
2. 前記ＤＬＴＳスペクトルに基づき、Ｍｏ，Ｔｉ，Ｔａ，Ｍｎ，ＷおよびＡｌからなる群より選択される１種または２種以上の不純物元素に起因する汚染を評価する、請求項１に記載の汚染評価方法。
3. 前記第１工程の後、前記エピタキシャル層の形成に用いたエピタキシャル成長装置から前記半導体エピタキシャルウェーハを取出し、次いで前記第２工程を行う、請求項１または２に記載の汚染評価方法。
4. 前記第１工程に次いで、前記第２工程を連続的に行う、請求項１または２に記載の汚染評価方法。
5. 前記半導体ウェーハがシリコンウェーハである、請求項１〜４のいずれか１項に記載の汚染評価方法。
6. 前記エピタキシャル層がシリコンエピタキシャル層である、請求項１〜５のいずれか１項に記載の汚染評価方法。
7. 前記シリコンエピタキシャル層がｐ＋型もしくはｐ＋＋型、またはｎ＋型もしくはｎ＋＋型である、請求項６に記載の汚染評価方法。
8. 前記測定用エピタキシャル層がｐ−型またはｎ−型である、請求項１〜７のいずれか１項に記載の汚染評価方法。
9. 請求項３に記載の汚染評価方法または請求項３に従属する請求項５〜８のいずれか１項に記載の汚染評価方法を用いて評価した半導体エピタキシャルウェーハから、エピタキシャル成長装置の汚染を評価することを特徴とするエピタキシャル成長装置の汚染評価方法。