JP7056515B2

JP7056515B2 - 炭化珪素半導体装置の製造方法

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Publication number: JP7056515B2
Application number: JP2018204268A
Authority: JP
Inventors: 聖史鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-10-30
Filing date: 2018-10-30
Publication date: 2022-04-19
Anticipated expiration: 2038-10-30
Also published as: JP2020072156A

Description

本発明は、炭化珪素（以下、ＳｉＣという）ウェハを用いるＳｉＣ半導体装置の製造方法に関するものである。

従来より、ＳｉＣウェハ上にエピタキシャル層を形成し、所定の半導体製造プロセスを行って半導体素子を形成した後、チップ単位に分割してＳｉＣ半導体装置を製造することが提案されている。しかしながら、ＳｉＣウェハ上にエピタキシャル層を形成した際には、エピタキシャル層内に種々の欠陥が導入され得ることが知られている。

このため、例えば、特許文献１には、微分干渉光学系を有する共焦点走査装置を用い、共焦点微分干渉画像に基づいてエピタキシャル層に導入された欠陥の種別を特定する方法が提案されている。そして、例えば、特定した欠陥の種類に基づいて歩留まり等を推定し、所定以上の歩留まりになると推定されると、半導体素子を形成する工程等が行われる。

特開２０１１－２１１０３５号公報

しかしながら、本発明者らが検討したところ、ＳｉＣ半導体装置における特性変動（例えば、ドレインリーク）は、エピタキシャル層に導入される欠陥の種類にも依存するが、エピタキシャル層における表面の凹凸状態に強く依存することが確認された。つまり、本発明者らの検討によれば、欠陥の種類を特定しても正確な歩留まりが推定され難く、ＳｉＣ半導体装置を製造した際に所望の歩留まりが得られない可能性があることが確認された。

本発明は上記点に鑑み、歩留まりの推定精度を向上しつつ、ＳｉＣ半導体装置を製造した際に所望の歩留まりを得られるＳｉＣ半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための請求項１では、エピタキシャル層（４０）を有するＳｉＣ半導体装置の製造方法であって、主表面（１０ａ）を有すると共に、ＳｉＣ単結晶で構成され、複数のチップ形成領域（３０）を有するＳｉＣウェハ（１０）を準備することと、主表面上にＳｉＣで構成されるエピタキシャル層を成長させてエピウェハ（５０）を形成することと、エピウェハに半導体素子を形成して半導体ウェハ（６０）を形成することと、を行う。そして、エピウェハを形成することの後、微分干渉光学系を有する共焦点走査装置を用い、複数のチップ形成領域上に形成されたそれぞれのエピタキシャル層の表面における凹凸変化量に基づいたコントラスト値を導出することと、導出したコントラスト値のそれぞれを所定範囲に設定されたコントラスト閾値の範囲内であるか否かを判定するコントラスト値を比較することと、複数のチップ形成領域の総数に対する、コントラスト値がコントラスト閾値の範囲外となる部分が配置されているチップ形成領域の総数の割合と、所定のウェハ閾値とを比較するエピウェハの良否判定をすることと、を行い、半導体ウェハを形成することは、エピウェハの良否判定をした際に割合がウェハ閾値未満であると判定された場合のみ行う。

これによれば、ＳｉＣ半導体装置における特性変動は、図５に示されるように、コントラスト値に依存するため、歩留まりの推定精度を向上できる。そして、半導体ウェハを形成することは、エピウェハの良否判定をした際に割合がウェハ閾値未満であると判定された場合のみ行われるようにしている。このため、所望の歩留まりが見込まれる状態でＳｉＣ半導体装置を製造することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態におけるＳｉＣ半導体装置の製造工程を示すフローチャートである。ＳｉＣウェハ準備工程で準備されるＳｉＣウェハの断面図である。エピウェハ形成工程で形成されるエピウェハの断面図である。半導体ウェハ形成工程で形成される半導体ウェハの断面図である。ＳｉＣウェハの平面図である。コントラスト値と表面凹凸との関係に関する実験結果を示す図である。コントラスト値と特性変動が発生した領域との関係に関する実験結果を示す図である。コントラスト値比較工程で不良品になると推定された位置を示す模式図である。半導体素子特性検査工程で不良品であると判定された位置を示す模式図である。複数の半導体ウェハにおける、不良品になると推定された不良率と、実際に不良品であると判定された不良率との関係を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態のＳｉＣ半導体装置の製造方法では、図１に示されるように、ＳｉＣウェハ準備工程Ｓ１００、エピウェハ形成工程Ｓ１１０、コントラスト値導出工程Ｓ１２０、コントラスト値比較工程Ｓ１３０を順に行う。また、ＳｉＣ半導体装置の製造方法では、エピウェハ良否判定工程Ｓ１４０、半導体ウェハ形成工程Ｓ１５０、半導体素子特性検査工程Ｓ１６０を順に行う。以下、各工程Ｓ１００～Ｓ１６０について順に説明する。

まず、ＳｉＣウェハ準備工程Ｓ１００では、図２Ａおよび図３に示されるように、主表面１０ａを有するＳｉＣウェハ１０を準備する。例えば、ＳｉＣウェハ１０としては、（０００１）Ｓｉ面に対して主表面１０ａの成す角度（すなわち、オフ角）が４°、オフ方向が＜１１－２０＞とされた４Ｈ型のＳｉＣ単結晶によって構成され、ｎ^＋型とされたものが準備される。また、ＳｉＣウェハ１０は、ダイシングライン２０にて区画される複数のチップ形成領域３０を有しており、複数のチップ形成領域３０は、一辺が２～１０ｍｍ程度の正方形状とされている。本実施形態では、一辺が５ｍｍの正方形状とされている。

なお、ここでのオフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことである。また、図２Ａは、１つのチップ形成領域３０の一部を示す断面図である。また、ＳｉＣウェハ１０におけるチップ形成領域３０は、実際には、図３に示されているよりもさらに多数備えられている。

エピウェハ形成工程Ｓ１１０では、図２Ｂに示されるように、ＳｉＣウェハ１０の主表面１０ａ上に、ＣＶＤ（Chemical Vapor Depositionの略）法等により、ＳｉＣで構成されるエピタキシャル層４０を成長させることでエピウェハ５０を形成する。この際、エピタキシャル層４０には、凸欠陥、凹欠陥、パーティクル欠陥、キャロット、三角欠陥等の種々の欠陥が導入される場合がある。

なお、エピタキシャル層４０に導入される欠陥は、約２０～４００μｍ程度の平面サイズで導入されることが知られており、チップ形成領域３０よりも十分に小さい大きさである。また、本実施形態では、エピタキシャル層４０は、例えば、ＳｉＣウェハ１０よりも不純物濃度が低くされたｎ^－型とされる。

コントラスト値導出工程Ｓ１２０では、微分干渉光学系を有する共焦点走査装置（以下では、単に共焦点走査装置という）を用い、エピタキシャル層４０の表面における凹凸変化量に基づいたコントラスト値を導出する。なお、エピタキシャル層４０の表面とは、エピタキシャル層４０のうちの主表面１０ａと反対側の面のことである。また、エピタキシャル層４０の表面における凹凸変化量とは、言い換えると勾配変化量のことでもある。

本実施形態では、共焦点走査装置として、特開２０１１－２１１０３５号に記載されている共焦点走査装置と同様の構成のものを用いる。このため、共焦点走査装置における構成の詳細な説明については省略するが、簡単に説明すると、共焦点走査装置は、エピタキシャル層４０の表面に形成された数ｎｍ程度の微少な凹凸変化量を位相差として検出することが可能となるように構成されている。また、共焦点走査装置は、エピタキシャル層４０の表面に数ｎｍ程度の凹凸が形成されている場合、これらの凹凸変化量を輝度画像として検出することが可能となるように構成されている。つまり、共焦点走査装置で得られる共焦点微分干渉画像では、凹凸変化量は、低輝度画像、または高輝度画像として検出される。

そして、コントラスト値導出工程Ｓ１２０では、共焦点走査装置を適宜走査させてエピウェハ５０の全面を撮像し、得られた共焦点微分干渉画像に基づき、座標（すなわち、アドレス）および当該座標におけるコントラスト値を導出する。つまり、各チップ形成領域３０上に形成されたエピタキシャル層４０の表面の凹凸変化量に応じたコントラスト値を導出する。

本明細書におけるコントラスト値とは、「輝度諧調で表わされた共焦点微分干渉画像において、所定領域内における最大輝度－最小輝度」で導出される値である。つまり、共焦点微分干渉画像では、エピタキシャル層４０の表面の凹凸変化量によって輝度が変化するため、コントラスト値は、「抽出された欠陥領域およびその周辺部の最大輝度－最小輝度」で導出される値ともいえる。

そして、上記のようにコントラスト値が定義されるため、コントラスト値の大きさは、凹凸変化量に依存する。具体的には、図４に示されるように、コントラスト値は、凹凸変化量が大きくなるほど大きくなる。

なお、上記共焦点走査装置は、３次元形状や断面形状の情報も取得することができ、欠陥の詳細な種類についても特定することが可能である。しかしながら、本実施形態では、共焦点走査装置を用いてコントラスト値のみを導出し、欠陥の種類の特定は行わない。また、上記のように、欠陥は、２０～４００μｍ程度の平面サイズであり、１つのチップ形成領域３０上に形成されたエピタキシャル層４０の全体が欠陥で埋め尽くされるということは想定されない。このため、各チップ形成領域３０上に形成されたエピタキシャル層４０に凹凸が存在する場合には、当該凹凸に応じたコントラスト値が導出される。

コントラスト値比較工程Ｓ１３０では、各チップ形成領域３０上のエピタキシャル層４０におけるコントラスト値が所定範囲に設定されたコントラスト閾値の範囲内であるか否かを判定する。

ここで、本発明者らが実際の実験で得たコントラスト値とＳｉＣ半導体装置の特性変動の範囲について、図５を参照しつつ説明する。なお、ここでは、ＳｉＣ半導体装置としてＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）を構成し、ドレインリークが発生した場合を特性変動有りとしている。図５に示されるように、ＳｉＣ半導体装置における特性変動は、欠陥の種類ではなく、コントラスト値の大きさ（すなわち、エピタキシャル層４０の表面における凹凸変化量の大きさ）に依存することが確認される。具体的には、本発明者らの実験では、コントラスト値が０～９０の場合には、欠陥の種類に依存せず、ＳｉＣ半導体装置の特性変動が無かったことが確認された。

なお、コントラスト閾値の範囲は、共焦点走査装置を構成する各種部材等に依存するため、使用される共焦点走査装置毎に設定される。例えば、図５に示す結果が得られた場合には、コントラスト閾値は、０～９０に設定される。

そして、コントラスト値比較工程Ｓ１３０では、コントラスト値がコントラスト閾値の範囲内である場合には、この領域を含んで構成されるＳｉＣ半導体装置が良品になると推定する。また、コントラスト値比較工程Ｓ１３０では、コントラスト値がコントラスト閾値の範囲外である場合には、この領域を含んで構成されるＳｉＣ半導体装置が不良品になると推定する。

なお、コントラスト値導出工程Ｓ１２０では、１つのチップ形成領域上に形成されているエピタキシャル層４０に複数の欠陥が導入されている場合、当該エピタキシャル層４０に対応する共焦点微分干渉画像から複数のコントラスト値が導出される。つまり、１つのチップ形成領域上に形成されているエピタキシャル層４０に複数の凹凸が存在する場合、当該エピタキシャル層４０に対応する共焦点微分干渉画像から複数のコントラスト値が導出される。この場合、コントラスト値比較工程Ｓ１３０では、少なくとも１つのコントラスト値がコントラスト閾値の範囲外である場合には、この領域を含んで構成されるＳｉＣ半導体装置が不良品になると推定する。

そして、コントラスト値比較工程Ｓ１３０では、例えば、図６に示されるように、チップ形成領域３０と、不良品になると推定された部分とを対応させてマッピングする。なお、図６は、不良品になると推定された部分が配置されるチップ形成領域３０にハッチングを施している。また、図６は、実際にコントラスト値比較工程Ｓ１３０を行った結果を示している。

エピウェハ良否判定工程Ｓ１４０では、まず、上記コントラスト値比較工程Ｓ１３０において、不良品になると推定された部分が配置されているチップ形成領域３０の総数（以下では、単に推定不良の総数という）を特定する。そして、エピウェハ良否判定工程Ｓ１４０では、チップ形成領域３０の総数に対する、推定不良の総数の割合（以下では、推定不良率という）と、所定のウェハ閾値とを比較する。例えば、図６では、チップ形成領域の総数が１９８であり、推定不良の総数が２０であるため、推定不良率は、約１０％となる。なお、所定のウェハ閾値は、求められる歩留まりによって適宜変更され、例えば、２０％とされる。

半導体ウェハ形成工程Ｓ１５０では、図２Ｃに示されるように、例えば、種々の半導体製造プロセスを適宜行うことによってｐ型層６１とｎ型層６２とを形成することにより、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）素子等の所望の半導体素子を形成する。これにより、半導体素子が形成された半導体ウェハ６０が構成される。

但し、半導体ウェハ形成工程Ｓ１５０は、推定不良率がウェハ閾値未満である場合のみ行われる。言い換えると、半導体ウェハ形成工程Ｓ１５０は、推定不良率がウェハ閾値以上である場合には行われない。すなわち、半導体ウェハ形成工程Ｓ１５０は、所定以上の歩留まりが見込まれる場合のみ行われる。

半導体素子特性検査工程Ｓ１６０では、半導体素子の電気的特性等を含む特性検査を行う。本実施形態では、上記コントラスト値比較工程Ｓ１３０において、良品になると推定された部分のみを含む半導体素子に対して半導体素子特性検査工程Ｓ１６０を行う。つまり、上記コントラスト値比較工程Ｓ１３０において、不良品になると推定された部分を含む半導体素子に対しては、電気的特性等の半導体素子特性検査工程Ｓ１６０を行わない。

なお、本発明者らが実際に全ての部分に対して半導体素子特性検査工程Ｓ１６０を行った結果を図７に示し、図７では、実際の特性検査にて不良と判定された部分のチップ形成領域３０にハッチングを施している。また、図７は、図６に対応する結果であり、図６の実験で使用したウェハをそのまま使用している。図６および図７に示されるように、推定結果と実際の結果とは、ほぼ一致していることが確認される。また、図８に示されるように、推定不良率と、実測不良率とは、ほぼ同じとなり、７０％以上の正解率が得られていることが確認される。なお、実測不良率は、チップ形成領域３０の総数に対する、不良品であると実際に判定された部分が配置されているチップ形成領域３０の総数に基づく値である。

その後は、特に図示しないが、半導体ウェハ６０をチップ単位に分割することによってＳｉＣ半導体装置が製造される。

以上説明したように、ＳｉＣ半導体装置における特性変動（例えば、ドレインリーク）は、図５に示されるように、コントラスト値に依存する。そして、本実施形態では、エピタキシャル層４０の表面におけるコントラスト値に基づき、ＳｉＣ半導体装置を構成した際に不良品になる部分を推定している。このため、歩留まりの推定精度を向上できる。また、欠陥の種別を特定する必要もなく、製造工程の簡略化を図ることができる。

また、本実施形態では、半導体ウェハ形成工程Ｓ１５０は、エピウェハ良否判定工程Ｓ１４０にて推定不良率がウェハ閾値未満であると判定された場合のみ行われるようにしている。このため、所定以上の歩留まりが見込まれる状態でＳｉＣ半導体装置を製造することができる。

さらに、本実施形態では、コントラスト値比較工程Ｓ１３０において良品になると推定された部分に対してのみ半導体素子特性検査工程Ｓ１６０を行っている。このため、検査工程の簡略化を図ることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、４Ｈ型のＳｉＣウェハ１０を例に挙げて説明したが、６Ｈ型、３Ｃ型、１５Ｒ型等の他の多形のＳｉＣウェハ１０を用いてもよい。また、（０００１）面に対するオフ角として４°を例に挙げたが、他の角度であっても構わない。

また、上記第１実施形態において、半導体ウェハ形成工程Ｓ１５０では、コントラスト値比較工程Ｓ１３０で不良になると推定された部分に半導体素子を形成しないようにしてもよい。つまり、上記第１実施形態において、半導体ウェハ形成工程Ｓ１５０では、コントラスト値比較工程Ｓ１３０で不良になると推定された部分を含んだ半導体素子が形成されないようにしてもよい。これによれば、半導体ウェハ形成工程の簡略化を図ることができる。

そして、上記第１実施形態において、半導体素子特性検査工程Ｓ１６０では、全ての半導体素子の特性検査を行うようにしてもよい。このようなＳｉＣ半導体装置の製造方法としても、半導体ウェハ形成工程Ｓ１５０は推定不良率がウェハ閾値未満である場合のみ行われるため、所望の歩留まりを得ることができる。

さらに、上記第１実施形態において、準備されるＳｉＣウェハ１０は、ｐ型とされていてもよい。

また、上記第１実施形態において、エピウェハ５０に形成される半導体素子は、ＭＯＳＦＥＴ素子ではなく、ダイオード素子であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子等であってもよい。

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

１０ＳｉＣウェハ
１０ａ主面
３０チップ形成領域
４０エピタキシャル層
５０エピウェハ
６０半導体ウェハ

Claims

エピタキシャル層（４０）を有する炭化珪素半導体装置の製造方法であって、
主表面（１０ａ）を有すると共に、炭化珪素単結晶で構成され、複数のチップ形成領域（３０）を有する炭化珪素ウェハ（１０）を準備することと、
前記主表面上に炭化珪素で構成される前記エピタキシャル層を成長させてエピウェハ（５０）を形成することと、
前記エピウェハに半導体素子を形成して半導体ウェハ（６０）を形成することと、を行い、
前記エピウェハを形成することの後、
微分干渉光学系を有する共焦点走査装置を用い、前記複数のチップ形成領域上に形成されたそれぞれの前記エピタキシャル層の表面における凹凸変化量に基づいたコントラスト値を導出することと、
導出した前記コントラスト値のそれぞれを所定範囲に設定されたコントラスト閾値の範囲内であるか否かを判定するコントラスト値を比較することと、
前記複数のチップ形成領域の総数に対する、前記コントラスト値が前記コントラスト閾値の範囲外となる部分が配置されている前記チップ形成領域の総数の割合と、所定のウェハ閾値とを比較するエピウェハの良否判定をすることと、を行い、
前記半導体ウェハを形成することは、前記エピウェハの良否判定をした際に前記割合が前記ウェハ閾値未満であると判定された場合のみ行う炭化珪素半導体装置の製造方法。
前記半導体ウェハを形成することの後、前記半導体素子の特性を検査することを行い、
前記特性を検査することでは、前記コントラスト値を比較することの際、前記コントラスト値が前記コントラスト閾値の範囲内であると判定された部分のみを含んで形成された前記半導体素子の特性を検査する請求項１に記載の炭化珪素半導体装置の製造方法。
前記半導体ウェハを形成することでは、前記コントラスト値を比較することの際、前記コントラスト値が前記コントラスト閾値の範囲内であると判定された部分のみを含むように、前記半導体素子を形成する請求項１に記載の炭化珪素半導体装置の製造方法。