JP2019202900A - ＳｉＣ基板の製造方法 - Google Patents

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Abstract

【課題】歩留まり低下とデバイス不良を防ぐことができるＳｉＣ基板の製造方法を得る。【解決手段】ＳｉＣ基板１にＣＭＰ処理を行う。ＣＭＰ処理の後にＳｉＣ基板１の表面の画像を撮影してスクラッチを検出する。画像においてコントラスト値が閾値以上のスクラッチがエピ欠陥の起点となる。ＳｉＣ基板１の直径をＤ、ＳｉＣ基板１上に形成するデバイスチップの長辺の長さをＡ、許容できるスクラッチ起因のデバイス不良率をＦとし、閾値以上のコントラスト値を持つスクラッチの長さＬがπ（Ｄ／２）２／Ａ×Ｆ／１００以下の場合にＳｉＣ基板１を良品と判定する。【選択図】図１

Description

本発明は、炭化珪素（以下、ＳｉＣと記述）基板の製造方法に関する。
ＳｉＣは次世代のパワー半導体材料として期待されている材料の一つである。ＳｉＣ基板は一般的にエピタキシャル成長前に基板表面を化学機械研磨加工（以下、ＣＭＰ処理と記述）する。この際に砥粒により基板表面にスクラッチが生じる場合がある。なお、スクラッチを低減する手法が提案されている（例えば、特許文献１参照）が、実際の生産では不慮の要因によりスクラッチを完全に防ぐことはできない。スクラッチがあると、エピタキシャル成長時にスクラッチを起点に三角欠陥又はキャロットなどのエピ欠陥を生じる場合がある。このため、エピタキシャル成長前のＳｉＣ基板では一般的にスクラッチ長さの上限規格を定めている。
国際公開第２０１４／０９１９２９号
従来のＳｉＣ基板の製造方法では、エピ欠陥の起点となる有害なスクラッチのみを抽出できなかった。このため、有害なスクラッチが少ないＳｉＣ基板を不良品と判断して歩留まりが低下する場合があった。一方、歩留まりを上げるためにスクラッチの検出感度を低くすると、有害なスクラッチが多いＳｉＣ基板を良品と判断してデバイス不良が発生する場合があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は歩留まり低下とデバイス不良を防ぐことができるＳｉＣ基板の製造方法を得るものである。
本発明に係るＳｉＣ基板の製造方法は、ＳｉＣ基板にＣＭＰ処理を行う工程と、前記ＣＭＰ処理の後に前記ＳｉＣ基板の表面の画像を撮影してスクラッチを検出する工程と、前記画像においてコントラスト値が閾値以上のスクラッチがエピ欠陥の起点となり、前記ＳｉＣ基板の直径をＤ、前記ＳｉＣ基板上に形成するデバイスチップの長辺の長さをＡ、許容できるスクラッチ起因のデバイス不良率をＦとし、前記閾値以上のコントラスト値を持つ前記スクラッチの長さＬがπ（Ｄ／２）２／Ａ×Ｆ／１００以下の場合に前記ＳｉＣ基板を良品と判定する工程とを備えることを特徴とする。
発明者はＳｉＣ基板の表面の顕微鏡像においてコントラスト値が高いスクラッチがエピ欠陥の起点となることを見出した。そこで、コントラスト値が高いスクラッチを抽出することで、エピ欠陥の起点となる有害なスクラッチのみを抽出できる。従って、問題ないＳｉＣ基板を不良品と判断して歩留まりが低下するのを防ぐことができる。また、有害なスクラッチの長さの上限規格を設けることでデバイス不良を防ぐことができる。
実施の形態１に係るＳｉＣ基板の製造方法を示すフローチャートである。 実施の形態１に係るＳｉＣ基板の製造方法を示す断面図である。 実施の形態１に係るＳｉＣ基板の製造方法を示す断面図である。 実施の形態１に係るＳｉＣ基板の製造方法を示す断面図である。 ＣＭＰ処理の後にＳｉＣ基板表面の共焦点微分干渉顕微鏡像をイメージセンサ等の撮像素子で撮影した画像である。 図５の画像の座標Ａに沿った画素の輝度を示す図である。 ＣＭＰ処理の後にＳｉＣ基板の表面のスクラッチを検出した結果を示す図である。 デバイスチップの長辺の長さに対する許容できるスクラッチ長を示す図である。 実施の形態２に係るＳｉＣ基板の製造方法を示すフローチャートである。 実施の形態２に係るＳｉＣ基板の製造方法の変形例を示すフローチャートである。
実施の形態に係るＳｉＣ基板の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係るＳｉＣ基板の製造方法を示すフローチャートである。図２から図４は、実施の形態１に係るＳｉＣ基板の製造方法を示す断面図である。まず、昇華法などで製造されたＳｉＣ単結晶を基板状態に加工してＳｉＣ基板１を形成する。次に、図２に示すようにＳｉＣ基板１にＣＭＰ処理を行う（ステップＳ１）。次に、洗浄処理を行う（ステップＳ２）。次に、図３に示すように、ＳｉＣ基板１の表面の画像を検出器２により撮影してスクラッチを検出する（ステップＳ３）。
図５は、ＣＭＰ処理の後にＳｉＣ基板表面の共焦点微分干渉顕微鏡像をイメージセンサ等の撮像素子で撮影した画像である。図６は、図５の画像の座標Ａに沿った画素の輝度を示す図である。スクラッチ部において欠陥が無い部分に比べて画素の輝度が高くなっている。両部分の画素の輝度の差を数値化したものがコントラストである。
図７は、ＣＭＰ処理の後にＳｉＣ基板の表面のスクラッチを検出した結果を示す図である。検出器２として、レーザーテック社のＳｉＣ基板欠陥検査／レビュー装置ＳＩＣＡ８８又はＳＩＣＡ６Ｘを用いた。スクラッチとして検出された欠陥画像のコントラスト値と、エピタキシャル成長した際にそのスクラッチがエピ欠陥の起点になったかどうかを調査した。図中で◆はエピ欠陥の起点になった有害なスクラッチであり、●はエピ欠陥の起点にならなかった無害なスクラッチである。
このＳＩＣＡによる調査により、コントラスト値が概ね７０以上のスクラッチがエピ欠陥の起点となることを見出した。このように、検出されたスクラッチのうちコントラスト値が閾値以上のものは三角欠陥又はキャロットなどのエピ欠陥の起点となる。三角欠陥は異種ポリタイプの積層欠陥である。ただし、エピ成長前のエッチング条件により閾値は変化すると考えられるため、エピ条件ごとにコントラスト値の閾値を設定するとよい。
スクラッチに起因したエピ欠陥によるＳｉＣデバイスの歩留りへの影響はデバイスのチップサイズに大きく依存する。チップサイズが大きい場合は欠陥数が少なくてもデバイス歩留りは大きく低下し、逆にチップサイズが小さい場合は多少、欠陥数が多くてもデバイスへの影響は小さい。一般的に欠陥密度に対する不良率は、欠陥密度をＤＤ、チップ面積をＳとして、１００−Ｆ［％］＝ｅｘｐ（−ＤＤ×Ｓ）で表される。しかし、スクラッチは単位が長さであるため、欠陥密度では不良率を表せない。
そこで、上記のスクラッチ検査結果に基づいて以下のようにＳｉＣ基板の良否を判定する（ステップＳ４）。ここで、ＳｉＣ基板１の直径をＤ、ＳｉＣ基板１上に形成するデバイスチップの長辺の長さをＡ、短辺の長さをＢ、許容できるスクラッチ起因のデバイス不良率をＦ［％］とする。この場合、ＳｉＣ基板１の面積はπ（Ｄ／２）２となる。これをデバイスのチップ面積Ａ×Ｂで割ると基板１枚当りの総チップ数の概算値となる。総チップ数に許容できるデバイス不良率Ｆ／１００を掛けると許容できる不良チップ数Ｎとなる。スクラッチがデバイスの短辺を横切る場合にスクラッチ起因のデバイス不良数が最大となるため、Ｎ×Ｂが許容できるスクラッチ長である。従って、閾値以上のコントラスト値を持つスクラッチの長さＬがπ（Ｄ／２）２／Ａ×Ｆ／１００以下の場合にＳｉＣ基板１を良品と判定する。良品と判定されたＳｉＣ基板１はスクラッチ起因のデバイス不良率がＦ［％］以下となる。
次に、良品と判定されたＳｉＣ基板１の表面をエピリアクター内で水素等の還元性ガスによりエッチングする（ステップＳ５）。これにより、ＳｉＣ基板１の表面の加工ダメージ層を除去し、付着異物を昇華により除去する。次に、図４に示すように、エピリアクター内にシラン及びプロパン等の成長ガスを流してＳｉＣ基板１の上にＳｉＣ膜３をエピタキシャル成長させる（ステップＳ６）。その後、ＳｉＣ膜３にトランジスタ等のデバイスを形成する。
以上説明したように、発明者はＳｉＣ基板の表面の画像においてコントラスト値が高いスクラッチがエピ欠陥の起点となることを見出した。そこで、コントラスト値が高いスクラッチを抽出することで、エピ欠陥の起点となる有害なスクラッチのみを抽出できる。従って、問題ないＳｉＣ基板を不良品と判断して歩留まりが低下するのを防ぐことができる。また、有害なスクラッチの長さの上限規格を設けることでデバイス不良を防ぐことができる。
なお、上記のＳｉＣ基板の良品判定の式においてＤを、基板外周のデバイスが形成できない周辺除外領域の幅Ｅを考慮して、Ｄ−２Ｅとしてもよい。例えば、ＳｉＣ基板の直径を１００ｍｍ、周辺除外領域の幅を３ｍｍ、デバイスチップの長辺の長さを１０ｍｍ、デバイス不良率を５％とすると、許容できるスクラッチ長Ｌはπ（（１００−２×３）／２）２／１０×５／１００＝３４．７ｍｍとなる。
図８は、デバイスチップの長辺の長さに対する許容できるスクラッチ長を示す図である。実線は直径１５０ｍｍφの６インチＳｉＣ基板の場合、破線は直径１００ｍｍφの４インチＳｉＣ基板の場合である。外周除外領域Ｅの幅を３ｍｍ、許容できるデバイス不良率Ｆを３％としている。デバイスチップの長辺の長さが短いほど許容できるスクラッチ長は長くなることが分かる。例えば、直径１００ｍｍのウェハでデバイスチップの長辺が２ｍｍの場合に許容できるスクラッチ長は１１０ｍｍ以下、長辺が１０ｍｍの場合に許容できるスクラッチ長は２１ｍｍ以下となる。直径１５０ｍｍのウェハでデバイスチップの長辺Ａが２ｍｍの場合に許容できるスクラッチ長は２５０ｍｍ以下、長辺が１０ｍｍの場合に許容できるスクラッチ長は５０ｍｍ以下となる。
実施の形態２．
図９は、実施の形態２に係るＳｉＣ基板の製造方法を示すフローチャートである。本実施の形態では、有害なスクラッチの長さが上限規格を超えている場合はＳｉＣ基板１に再ＣＭＰ処理を行う。ＳｉＣ基板１が良品と判定されるまでＣＭＰ処理とスクラッチの検出等を繰り返す。ただし、ＳｉＣデバイス製造ラインでは流動可能な基板厚が決まっているため、再ＣＭＰ処理の前に基板厚を測定し、規格より薄い基板は不良と判定する（ステップＳ７）。
ＣＭＰ処理後に残留するスクラッチの深さは概ね１０ｎｍ程度と浅い。従って、再ＣＭＰ処理には初回のＣＭＰ処理と同様の研磨量は必要なく、研磨レートを落とすなどスクラッチが発生しにくい条件で再ＣＭＰ処理を行う。
図１０は、実施の形態２に係るＳｉＣ基板の製造方法の変形例を示すフローチャートである。長辺の長さがＡ１，Ａ２，Ａ３の３種類のデバイスを形成する場合を考える。ただし、Ａ１＞Ａ２＞Ａ３である。スクラッチに起因したデバイス不良率はデバイスチップの長辺の長さに依存し、長辺の長さが短いほど許容できるスクラッチ長は長くなる。それぞれのデバイスで許容できるスクラッチ長Ｌ１，Ｌ２，Ｌ３の大小関係はＬ１＜Ｌ２＜Ｌ３となる。
そこで、コントラスト値が高いスクラッチの長さがＬ１以下の場合にＬ１良品と判定する（ステップＳ８）。Ｌ１良品は長辺の長さＡ１〜Ａ３のデバイス用途に適用できる。スクラッチの長さがＬ２以下の場合にＬ２良品と判定する（ステップＳ９）。Ｌ２良品は長辺の長さＡ２，Ａ３のデバイス用途に適用できる。スクラッチの長さがＬ３以下の場合にＬ３良品と判定する（ステップＳ１０）。Ｌ３良品は長辺の長さＡ３のデバイス用途に適用できる。このようにチップサイズが異なるデバイス用途ごとに、スクラッチ長によりＳｉＣ基板を選別する。ＳｉＣデバイスでは耐圧クラス等のデバイス用途によりエピ膜厚とキャリア濃度が異なるため、エピ成長後では用途を振り分けることはできない。このため、エピ成長前にＳｉＣ基板を選別することが重要である。
１ ＳｉＣ基板、２ 検出器、３ ＳｉＣ膜

Claims (3)

  1. ＳｉＣ基板にＣＭＰ処理を行う工程と、
    前記ＣＭＰ処理の後に前記ＳｉＣ基板の表面の画像を撮影してスクラッチを検出する工程と、
    前記画像においてコントラスト値が閾値以上のスクラッチがエピ欠陥の起点となり、前記ＳｉＣ基板の直径をＤ、前記ＳｉＣ基板上に形成するデバイスチップの長辺の長さをＡ、許容できるスクラッチ起因のデバイス不良率をＦとし、前記閾値以上のコントラスト値を持つ前記スクラッチの長さＬがπ（Ｄ／２）２／Ａ×Ｆ／１００以下の場合に前記ＳｉＣ基板を良品と判定する工程とを備えることを特徴とするＳｉＣ基板の製造方法。
  2. 前記ＳｉＣ基板が良品と判定されるまで前記ＣＭＰ処理と前記スクラッチの検出を繰り返すことを特徴とする請求項１に記載のＳｉＣ基板の製造方法。
  3. 良品と判定された前記ＳｉＣ基板の上にＳｉＣ膜をエピタキシャル成長させる工程を更に備えることを特徴とする請求項１又は２に記載のＳｉＣ基板の製造方法。
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