KR20010021582A - Ⅱ-ⅵ-반도체 소자의 제조 방법 - Google Patents

Ⅱ-ⅵ-반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20010021582A
KR20010021582A KR1020007000140A KR20007000140A KR20010021582A KR 20010021582 A KR20010021582 A KR 20010021582A KR 1020007000140 A KR1020007000140 A KR 1020007000140A KR 20007000140 A KR20007000140 A KR 20007000140A KR 20010021582 A KR20010021582 A KR 20010021582A
Authority
KR
South Korea
Prior art keywords
layer
substrate
gaas
semiconductor
intermediate layer
Prior art date
Application number
KR1020007000140A
Other languages
English (en)
Inventor
프랑크 피셔
마티아스 켈러
토마스 리츠
고트프리트 란트베어
한스-위르겐 루가우어
안드레아스 바크
마르쿠스 카임
Original Assignee
추후보정
오스람 옵토 세미컨덕터스 게엠베하 운트 코. 오하게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후보정, 오스람 옵토 세미컨덕터스 게엠베하 운트 코. 오하게 filed Critical 추후보정
Publication of KR20010021582A publication Critical patent/KR20010021582A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/0248—Tellurides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02485—Other chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02557—Sulfides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/0256—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/327—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIBVI compounds, e.g. ZnCdSe-laser

Abstract

본 발명은 Ⅱ-Ⅵ-반도체 소자를 제조하기 위한 방법에 관한 것이다. 본 방법에서는 적어도 하나의 Se 함유 및/또는 S 함유 Ⅱ-Ⅵ-반도체층을 포함하는 액티브층 시퀀스(113)가 기판(101)상에 제공된다. 먼저, Se 및 S 없는 에피텍셜 챔버(211, 221)내에서 BeTe을 기본으로 한 Se 없는 Ⅱ-Ⅵ-중간층(103)이 기판(101)상에 에피텍셜 성장한다. 그 다음, 액티브층 시퀀스(113)가 Se 없는 Ⅱ-Ⅵ-반도체층(103)상으로 에피텍셜 성장한다.

Description

Ⅱ-Ⅵ-반도체 소자의 제조 방법 {METHOD FOR PRODUCING A Ⅱ-Ⅵ SEMI-CONDUCTING COMPONENT}
ZnMgSSe 또는 BeMgZnSe로 이루어진 Ⅱ-Ⅵ 레이저 다이오드는 지금 까지 얻을 수 있는 이러한 소자의 짧은 수명에 대한 현재의 발전 수준에서는 사용될 수 없다. 확산 제한 메카니즘에 따른 에이징(aging)에 대한 원인으로는 어두운 영역, 즉 레이저 다이오드의 작동 동안 확장되고 증가되는 소위 "다크 스폿(dark spot)(DS)" 또는 "다크 라인 결함(dark line defects)"이 간주된다. 그것의 구조로 인해 DS 또는 DLD가 액티브 존에서 또는 액티브 존 가까이에서 변위 루프(dislocation loop) 및 변위 2중극(dislocation diople)으로서 식별되었다. 상기 DS 또는 DLS는 대부분, Ⅱ-Ⅵ-층 시퀀스와 Ⅲ-Ⅴ-기판 사이의 경계면에서 발생하는 변위 또는 스택 결함과 같은 확장되는 결정 결함에 그 원인이 있다(L.H. Kuo 등 저, J.Vac.Sci.Technol. B, 13(4)(1995), 1694의 Generation of degradation defects, stacking faults and misfit dislocations in ZnSe-based films grown on GaAs와 비교).
이러한 다중 격자 결함의 핵형성(nucleation)은, 셀레늄 원자 및 황 원자와 GaAs-표면 사이에 화학적 반응에 대한 경향이 존재함으로써 발생할 수 있다. 2개의 칼코겐(chalcogen)은 Ⅲ-Ⅴ-반도체 특히 GaAs, InAs 또는 InGaAs와 같은 Ga-함유 및 In-함유 반도체에 강하게 접합된다. 생성되는 반응 생성물은 - 예를 들어 Ga2Se3또는 Ga2S3이 제안됨 - 스택 결함의 새로운 형성을 위한 기판 표면에 많은 미립자를 형성한다. 이러한 미립자 형성은 적은양의 황 또는 셀레늄에서 이미, 에피텍셜 반응기의 백그라운드 압력하에서 사용될 수 있다. Se 또는 S에 의한 기판 표면의 의도치 않은 분순물 제공은 고온의 필라멘트 또는 오븐 스크린(oven screen)으로부터 이러한 성분이 증발됨으로써 이루어진다; 따라서, Ⅱ-Ⅵ 에피텍셜 반응기에서 이러한 분순물 첨가를 피하는 것은 매우 많은 비용이 든다.
GaAs상에서 ZnSe의 성장 스타트시 스택 결함이 생기는 것을 억제하기 위해, Se와 Ga의 반응이 억제되어야 하는, MBE에 대한 다양한 기술적 방법이 개발되었다. 이때, Ⅱ-Ⅵ 반도체의 층성장 전에 GaAs-기판이 예를 들어 Zn 또는 Te로 페시베이션되어 Se-원자와 GaAs-표면의 직접적인 콘택이 억제된다. 이를 위해, 기판이 약 230℃의 낮은 온도로 Ⅱ-Ⅵ 성장 챔버내에서 Zn-선에 노출되며, 이것에 의해, Se와 Ga 사이의 반응 시작을 위해 필수적인 활성 에너지가 제공되지 않는다. 역학적인 이유로 인해 이러한 낮은 온도에서 ZnSe의 성장시 - 전형적으로 ZnSe는 270℃ 내지 320℃에서 형성된다 - 3차원 성장(섬 성장)으로의 전이가 이루어진다. 이러한 조건하에서 성장섬의 통합이 결함 형성을 유발할 수 있다. 섬 성장은 MEE-방법(migration enhanced epitaxy)에 의해 시작될 수 있다. MEE-성장에서는 Zn 및 Se가 교대로 결정 표면에 제공되며, 각각의 사이클 사이에서 일분자층(monolayer) 원자가, 짧은 확산 길이에도 불구하고 표면에 유리한 공간을 취할 시간이 주어진다. 이러한 방법으로 GaAs상에 있는 ZnSe 또는 ZnSSe의 결함 밀도가 105cm-2이하로 제공될 수 있다(J.M. Gaines 등 저, Structural properties of ZnSe film grown by migration enhanced epitaxy, J.Appl.Phys. 73(6)(1993), 2835 및 C.C.Chu 등 저, Reduction of structural defects in Ⅱ-Ⅵ blue-green laser diodes, Appl.Phys.Lett. 69(5)(1996), 602 비교).
Zn-처리(Zn-MEE)에 대한 가능한 대안으로 Te-원자 페시베이션이 있다. Te와 GaAs의 화학적 반응성은 Se와 S의 반응성보다 뚜렷히 작다 - 따라서, Te/GaAs-경계면이 반도체 매트릭스의 결정 구조에서 Se/GaAs 또는 S/GaAs보다 더 안정적으로 존재한다. 그러나 실험에서 Te의 접착 불량성이 확인되었고 결함 밀도의 뚜렷한 감소가 증명될 수 없었다.
Ⅱ-Ⅵ 반도체 레이저의 제조시 산업적 프로세스 단계에 있어서, GaAs상의 ZnSe의 성장 스타트시 확장되는 결함을 억제하기 위해 제안된 방법은 너무 경미한 감소성을 가진다. 따라서, 생성되는 Zn-As-중간층이 규정된 표면을 산출하지 못하고, 경우에 따라서 변위가 핵을 형성할 수 있는 단점이 있다. 또한, MBE-반응기의 고온면의 Se-원자는 페시베이션 공정을 여전히 방해한다. 동일하게 셀레늄 또는 황이 백그라운드 압력하에서 Te-페시베이션에 작용한다. Te와 Se의 교환 반응이 시작됨으로써 그리고 이와 관련된 Te의 낮은 접착 계수로 인해 Te-페시베이션이 GaAs-기판 보호에 효과가 적다.
본 발명은, 적어도 하나의 Se-함유 및/또는 S-함유 Ⅱ-Ⅵ-반도체층을 포함하는 액티브층 시퀀스가 기판에 제공된, Ⅱ-Ⅵ-반도체 소자의 제조 방법에 관한 것이다. 본 발명은 특히, ZnMgSSe 또는 BeMgZnSe로 이루어진 레이저 액티브층 시퀀스를 갖는 레이저 다이오드를 분자선 에피텍셜법(molecular beam epitaxial)(MBE) 또는 화학적 금속 기상 성장법(MOCVD)에 의해 특히 GaAs-기판, Si-기판 또는 Ge-기판상에 형성하기 위한 방법에 관한 것이다.
도 1은 본 발명에 따라 실시예중 하나에 의해 형성된 중간층을 갖는 광방출 소자 구조의 개략도이며,
도 2는 제 1 실시예에 따라 Ⅱ-Ⅵ 반도체층을 제조하기 위한 MBE-장치 구조의 개략도이고,
도 3은 제 2 실시예에 따라 Ⅱ-Ⅵ 반도체층을 제조하기 위한 MBE-장치 구조의 개략도이다.
본 발명의 목적은, 간단하게 실행될 수 있으며 스택 결함의 발생 및 기판과 Ⅱ-Ⅵ-반도체 재료 사이의 접합부의 변위를 억제하는, 서두에 언급한 방식의 방법을 개발하는 것이다.
상기 목적은 청구항 제 1항의 특징을 갖는 방법에 의해 달성된다. 본 발명에 따른 방법의 바람직한 실시예는 종속항에서 다루어진다.
본 발명에 따라 본 방법에 전술한 하기의 공정 단계가 제공된다:
a) 기판의 Se 없는 제 1 에피텍셜 챔버에서의 Se 없는 BeTe 기본 Ⅱ-Ⅵ-반도체층의 에피텍셜 성장 단계.
b) Se 없는 Ⅱ-Ⅵ-반도체층의 제 2 에피텍셜 챔버에서의 액티브층 시퀀스 성장 단계.
본 발명에 따른 방법에 의해 바람직하게, 양질의 BeTe-중간층을 기판 예를 들어 GaAs상에 MBE에 의해 형성할 수 있다. 이때 BeTe-층은, 기판면에 스택 결함 또는 새로운 변위가 발생하지 않고 그 위에 놓인 층으로 확장되지 않도록, Se 함유 또는 S 함유 Ⅱ-Ⅵ-반도체층, 예를 들어 ZnMgSSe 또는 BeMgZnSe 사이의 버퍼로 작용한다.
본 발명에 따라 특히, Ⅱ-Ⅵ-반도체 재료 특히 BeMgZnSe, ZnMgSSe, MgZnCdSe 또는 BeMgZnS로 이루어진 광전자 또는 전자 소자가 Se 없는 제 1 에피텍셜 반응기에서 성장하기 전에 BeTe-중간층이, 특히 GaAs 또는 InAs로 이루어진 기판 결정상에 데포짓된다.
GaAs상에서의 셀레늄화물, 예를 들어 BeMgZnSe 또는 ZnMgSSe의 MBE-성장 스타트를 개선하기 위해 BeTe-중간층을 사용하는 것은 이미 WO 97/18592에 공지되어 있다. 그러나 여기서 설명한 방법에서는, 프로세스가 Ⅱ-Ⅵ-에피텍셜 성장의 통상적인 조건, 특히 Se 및 S 비율이 높을때 반응기 베이스 압력하에서 조건적으로만 반복될 수 있다는 단점이 있다. 또한 여기서 제안된 버퍼의 층두께에서는 전기 전달 특성이 불량하다. 왜냐 하면, BeTe가 전자에 대해 그것의 두께가 두꺼울수록 통과가 점점 어려워지는 장벽으로 작용하기 때문이다.
본 발명에 다른 방법에 의해 Ⅱ-Ⅵ-반도체 소자에서 확장되는 결정 결함의 밀도가 반복적으로 감소된다. 이것에 의해 특히 광전자 소자에서 지속적인 안정성 및 이미팅(emitting) 특성이 뚜렷히 개선된다. 본 발명에 따라 예를 들어 GaAs 및 예를 들어 BeMgZnSe 또는 ZnMgSSe의 Ⅱ-Ⅵ-반도체층으로 이루어진 기판상에 BeTe으로 이루어진 얇은 중간층을 제공함으로써, 셀레늄 또는 황이 GaAs-표면에 도달하는 것이 억제되며, 이에 따라 Ⅱ-Ⅵ-반도체와 Ⅲ-Ⅴ-반도체 사이의 연결부에 스택 결함 및 변위가 방지된다.
본 발명에 따른 방법은 하기에 도 1 내지 도 3과 관련된 2개의 실시예에 따라 더 자세히 설명된다.
도 1에서는 2개의 도파관층(106, 108) 사이에 배치된 액티브 존(active zone)(107)을 갖는 광방출 소자의 구조가 다루어진다. 상기 3개층(106-107)은 다시 제 1 커버층(105)과 제 2 커버층(109) 사이에 위치한다. 액티브 존(107)의 맞은편에 있는 제 2 커버층(109)의 메인 면에는 콘택층(110)이 제공되고, 상기 콘택층(110)에는 금속 콘택부(112)가 제공된다.
액티브 존(107), 도파관층(106, 108) 및 커버층(105, 109)으로 이루어진 액티브 소자층 시퀀스(113)가 콘택층(110) 및 금속 콘택부(112)와 함께 기판(101)상에 배치된다. 액티브 존(107)의 맞은편에 있는 메인 면에 금속 콘택부(111)를 갖는 기판(101)과 액티브 소자층 시퀀스 사이에는 기판(101)으로부터 보아서 버퍼층(102), 중간층(103) 및 매칭층(104)이 존재한다. 중간층(103)은 광방출 소자의 제조시 스택 결함의 발생을 억제한다.
중간층(103)은 예를 들어 BeTe, BeXMgYZn1-X-YTe 및/또는 BeXZnYCd1-X-YTe로 이루어지며, 그 아래에는 버퍼층(102) 및 예를 들어 GaAs 또는 Si로 이루어진 기판(101) 및 BeXMgYZn1-X-YTe로 이루어진 매칭층(104)이 있다. 그 위에 제공된 소자층 시퀀스는 BeXZnYCd1-X-YSe/BeXMgYZn1-X-YSe/BeUMgVZn1-U-VSe-층 시퀀스로 구성될 수 있다. 금속 콘택부(111, 112)는 예를 들어 Au/Ge 또는 In 또는 Pd/Pt/Au로 제조된다.
도 2에 도시된 MBE-장치의 구조는 제 1 실시예에 따라 상기 방식의 Ⅱ-Ⅵ 반도체 소자를 제조하는데 사용된다. 제 1 MBE-반응기(211)(제 1 에피텍셜 챔버)에서는 먼저 기판(101) 표면을 개선하기 위해 버퍼(102)층이 제공된다. 기판 재로 및 버퍼 재료로는 예를 들어 GaAs, 실리콘 또는 게르마늄이 사용될 수 있다. 이를 위해 예를 들어 As, P, Sb, Ga, Al, In, Si 또는 C를 포함하는 유출셀(effusion cell)(214)이 사용된다.
또한, 제 1 MBE-반응기(211)에서는 중간층(103)의 형성을 위한 유출셀(214), 예를 들어 Be 및 Te, 실제로 Zn 및 Mg가 사용된다. 셀레늄 또는 황이 제 1 MBE-반응기(211)에 제공되는 것은 억제되어야 한다. 특히 Be를 위한 노(crucible) 재료는 탄탈, 몰리브덴 또는 텅스텐과 같은 재료이지만, 바람직하게 BeO 또는 열분해 흑연(PG) 또는 열분해 붕소 질화물(PBN)로 이루어진 노가 사용된다. 이때, PBN 및 PG의 경우 유출셀의 작동 온도가 약 1000℃ 이상이어야 한다는 것에 주의하여야 한다. 사용된 재료는 적어도 99.9%의 순도, 바람직하게는 적어도 99.999%의 순도를 가져야 한다.
GaAs 성장에 대한 통상적인 성장 패러미터에서 형성된 예를 들어 GaAs로 이루어진 Ⅲ-Ⅴ-반도체 버퍼층(102)이 형성된 후에는, 특히 BeTe로 이루어진 중간층(103)이 성장한다. 버퍼층(102)의 재료로서 GaAs 또는 InGaAs 또는 InAs에 대해, As 잉여의 GaAs-버퍼 표면을 제공하는 것이 추천되며, 이것은 예를 들어, 기판(101)이 성장후 As2-용액 또는 As4-용액하에서 냉각됨으로써 얻어진다. BeTe-중간층 또는 BeXMgYZn1-X-YTe-중간층 또는 BeXZnYCd1-X-YTe-중간층(103)은 200℃ 내지 650℃의 기판 온도, 바람직하게 약 350℃ 내지 450℃의 온도에서 Be-용액 및 Te-용액 또는 Te2-용액을 제공함으로써 형성된다. 원자선에서 초과량의 Te가 조절될 수 있어서, Te와 Be 사이의 용액 비율이 약 Te:Be=2 내지 Te:Be=50이다. Te:Be-비율은 바람직하게 약 4 내지 10이며, 상기 비율은 높은 온도 영역에서 높은 값으로 세팅되어, 성장 동안 RHEED(Reflection High Energy Electron Diffraction)-측정으로 항상 Te-잉여 (2×1)-재구성(reconstruction)이 관찰될 수 있다. 세팅된 성장률은 바람직하게 0.01 일분자층/초와 1 일분자층/초 사이이다.
특히 BeTe의 스타트시 중간층(103)의 성장 스타트에서는 모든 재료 용액이 동시에 제공되거나, 우선 Te-용액이 0.5 내지 180초 동안 GaAs-표면상에 제공된 다음 비로소 Be 또는 Zn와 같은 추가 성분이 제공될 수 있다. 이때, Te-페시베이션 후 30초 까지의 포즈(pause)를 두는 것이 필수적일 수 있다. 중간층(103)의 성장 후 기판(101)은 50℃ 내지 600℃의 온도로 냉각되어야 하며, 그리고 나서 고온에서 (2×1)-재구성이 Te를 제공함으로써 냉각 동안 유지되어야 한다는 것에 주의하여야 한다. 그러나, Te는 250℃의 기판 온도 이하의 온도에서는 진공 증착되어서는 안된다.
상기 공정은, Te의 첨가가 400℃ 이상의 온도에서 이미 끝날 수 있고, 이때 변경된 표면 커버링이 세팅될 수 있으며, 상기 커버링이 하나(4×1) 또는 다른 표면 배치로의 (2×1)-재구성 전이에서 RHEED로 검출될 수 있도록, 수정될 수 있다.
제 1 (Ⅲ-Ⅴ-)MBE-반응기(211)는 극초 진공(UHV)-트랜스퍼-모듈(213)을 통해 제 2 (Ⅱ-Ⅵ-)MBE-반응기(212)(제 2 에피텍셜 챔버)와 연결되며, 상기 반응기(212)에서는 셀레늄 또는 황화물, 즉 도 1의 층(105 내지 109)의 성장이 실행된다. 트랜스퍼-모듈(213)에서는 10-8토르(Torr), 특히 10-9토르 이상의 압력을 갖는 UHV이 유지되어야 한다. 제 1 MBE-반응기(211)로 이루어진 기판(101)은 약 50℃ 내지 400℃의 상승된 온도에서 트랜스퍼 모듈(213)을 통과하여야 한다. 이때, 먼지 또는 기타 미세 불순물이 기판 표면에 도달하지 않는 것에 대해 주의를 기울여야 한다. 트랜스퍼 모듈(213)에서의 지체 시간은 가능한 짧아야 한다.
제 2 MBE-반응기(212)에서 중간층(103)상의 성장은 통상적인 기판 온도, 예를 들어 150℃ 내지 400℃의 온도에서 이루어진다. 이를 위해 중간층(103)의 표면이 BeTe상의 셀레늄 질화물의 성장 스타트 전에 - 도 1에서는 예를 들어 층 104 또는 105 - Te-용액으로 다시 한번 처리될 수 있다. 그룹-Ⅱ-분자선 및 그룹-Ⅵ-분자선을 형성하기 위해, 특히 Se 및 S에 대해, 셀레늄 및 황에 대한 백그라운드 압력을 가능한 작게 유지하기 위해, 차단 가능한 밸브셀 또는 크래커 셀(cracker cell)을 사용하는 것이 추천된다.
제 2 실시예에 따라 본 발명에 따른 방법을 실행하기 위한, 도 3에 도시된 구조에서는, 예를 들어 GaAs, InAs 또는 InGaAs와 같은 Ⅲ-Ⅴ-반도체 재료 또는 실리콘 또는 게르마늄으로 이루어진 매끄러운 버퍼층(102)을 제조하기 위해 제 1 실시예와 달리 분리된 MBE-반응기(225)가 제공된다. 이러한 분리된 MBE-반응기(225)는 예를 들어 Ga, As, In, Al, Si, C 또는 Ge를 포함하는 유출셀(224)을 포함한다. 분리된 MBE-반응기(225) 뒤에 배치된, 백그라운드 압력하에 가능한 적은 셀레늄 및/또는 황이 존재하는 제 1 MBE-반응기(221)에서는 예를 들어 BeTe로 이루어진 중간층(103)이 에피텍셜로 데포짓된다. 제 2 MBE-반응기(222), MBE-반응기(225, 221, 222) 사이의 트랜스퍼 및 노 재료 그리고 Ⅲ-Ⅴ-성장 및 Ⅱ-Ⅵ-성장의 프로세스 패러미터는 제 1 실시예와 유사하다.
언급한 방법에서 중간층(103)의 생성된 층두께는 실제로 0.5 내지 100 일분자층이며, 바람직하게 약 2 내지 10 일분자층의 층두께가 형성된다. 중간층(103)은 도핑되지 않거나 도핑될 수 있으며, n-도핑을 위해 전형적으로 요드, 브롬, 염소, 알루미늄, 인듐 또는 갈륨이 사용된다. p-도핑을 위해서는 N, As, Sb, P, Bi 또는 K, Rb, Cs 또는 Si, C, Ge, Sn, Pb와 같은 원소가 사용될 수 있다. 중간층(103)과 경계를 이루는 층, 특히 그 아래에 위치하는, GaAs 또는 다른 Ⅲ-Ⅴ-반도체 재료 또는 다른 원소 반도체 재료로 이루어진 버퍼층(102) 및 그 위치에 위치하는 Ⅱ-Ⅵ-층이 도핑되지 않거나, n-도핑 또는 p-도핑될 수 있다. 바람직하게 얇은 BeTe-배리어를 통과하는 전기 전달을 가능하게 하기 위해, 고도핑층이 사용된다.
본 방법의 대안적인 실시예에서 중간층(103)은 Se-백그라운드 압력 또는 S-백그라운드 압력이 감소된 Ⅱ-Ⅵ-에피텍셜 챔버에서 형성되며, 이를 위해 오븐 스크린 또는 플라멘트와 같은 고온면이 탈기되고, Se 또는 S의 유출이 완전히 닫힌 오븐 스크린, 바람직하게 차단 가능한 밸브셀 또는 크래커셀에 의해 방지되어야 한다. 이러한 방법에서 Ⅱ-Ⅵ-에피텍셜 챔버에서는 250℃ 내지 450℃의 성장 온도로 가열된 기판(101) 또는 버퍼층(102)이 Te-선 및 Be-선으로 선회(회전)된다.
60℃로 가열된 HCL(32%)로 30초간 에칭되었던 BeMgZnSe-층 표면을 광 현미경으로 보면, 결정 결함에 대한 HCI의 선택적 에칭에 의해 생성되는 에칭 피트(etching pit)를 볼 수 있다. Ⅱ-Ⅵ-반도체층에는 표면에 전형적 형태로 나타나는 3가지 종류의 에칭 피트가 구별될 수 있다. 타입-Ⅰ-에칭 피트는 변위 또는 Se를 없애는 스택 결함으로부터 기인한다. 타입-Ⅱ-피트는 쌍으로 발생하고 GaAs-기판의 위치에 핵을 형성하는 스택 결함에서 생성되고, 상기 위치에서는 셀레늄과의 반응이 일어난다. 개별 스택 결함 또는 변위는 작은 에칭 피트(타입 Ⅲ)를 유발할 수 있다.
기판 예비 처리에 따라 BeMgZnSe-헤테로 구조체에서 얻을 수 있는 결함 밀도의 양적 비교를 나타낸 하기의 표에서는 다양한 성장 준비에 따른 에칭된 결함의 밀도가 나타난다. 여기서 BeMgZnSe-층은 페시베이션되지 않은 GaAs-표면에 직접 제공된다. 다른 방법에서는 GaAs-표면이 Zn으로 페시베이션되거나, MEE-ZnSe-버퍼가 Zn-페시베이션된 표면상에 형성된다. 이러한 방법과 반대로 셀레늄을 배제한 BeTe-버퍼의 도입은 백그라운드 압력하에서 언급한 모든 타입의 결함 밀도를 현저히 감소된다. 따라서 얻어지는 결함 밀도가 cm2당 수천개 범위로 되고 따라서, Ⅱ-Ⅵ 소자의 수명 연장을 위해 충분히 낮다.
실시예와 관련한 본 발명에 따른 방법의 설명은 물론 상기 실시예에 본 발명이 국한되지 않는다. BeTe-버퍼상에 제공되는 층 시퀀스 및 소자의 변화가 본 발명에 따라, 예를 들어 GaAs, InAs, AlAs, GaN, AlN, InN, GaP, InP, AlP, GaSb, InSb, AlSb와 같은 다른 반도체 재료를 기본으로 형성될 수 있으며, 이러한 원소들의 2원소 화합물을 기본으로한 혼합 결정 체계 및 ZnSe, CdSe, MgSe, BeSe, HgSe, ZnS, CdS, MgS, BeS, HgS, ZnTe, CdTe, MgTe, BeTe, HgTe 그리고 상기 원소로 이루어진 혼합 결정 체계로 형성될 수 있다. 기판 재료는 예를 들어 도핑되지 않고 보상된, p-도전성 또는 n-도전성의 Si, Ge, GaAs, InAs, InGaAs, GaP, InP, Al2O3, SiC, CdTe, CdZnTe, ZnO 또는 ZnSe일 수 있다. BeTe-층 아래에 있는 설명한 버퍼도 Si, Ge, GaAs, InAs, InGaAs, GaP, InP, Al2O3, SiC, CdTe, CdZnTe, ZnO 또는 ZnSe 또는 같은 계열의 혼합 결정으로 이루어질 수 있다.

Claims (8)

  1. 적어도 하나의 Se-함유 및/또는 S-함유 Ⅱ-Ⅵ-반도체층을 포함하는 액티브 층 시퀀스(113)가 기판(101)상에 제공된 반도체 소자를 제조하기 위한 방법에 있어서,
    a) Se 및 S 없는 제 1 에피텍셜 챔버(211, 221)내에서 BeTe을 기재로 한 Se 없는 Ⅱ-Ⅵ 중간층(103)을 기판(101)상에 에피텍셜 성장시키는 단계, 및
    b) 액티브층 시퀀스를 Se 없는 Ⅱ-Ⅵ-반도체층(103)상에 에피텍셜 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    중간층(103)이 BeXMgYZn1-X-YTe, BeXZnYCd1-X-YTe, BeXZnYMn1-X-YTe 또는 BeXMnYCd1-X-YTe를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항 또는 제 2항에 있어서, 기판(101)을 Ⅲ-Ⅴ-반도체 재료, 특히 GaAs, InAs 또는 InGaAs로 제조하는 것을 특징으로 하는 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 중간층(103)의 두께가 0.5 내지 100 일분자층인 것을 특징으로 하는 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    Se 없는 Ⅱ-Ⅵ-중간층을 기판(101)상에 에피텍셜 성장시키기 전에 매끄러운 버퍼층(102)을 제공하며, 상기 버퍼층(102)이 기판의 반도체 재료에 따라 GaAs, InAs, InGaAs, InP, GaP, GaSb, GaN 또는 상기 원소로 형성된 혼합 결정, Ge, Si, SiGe, SiC, SiXC1-X또는 상기 원소로 형성된 혼합 결정, ZnO, ZnSe, CdTe, CdZnTe 또는 상기 원소로 형성된 혼합 결정 또는 Al2O3로 이루어지며 도핑되지 않거나, n-도전형 또는 p-도전형인 것을 특징으로 하는 방법.
  6. 제 5항에 있어서,
    버퍼층(102)이 형성된 에피텍셜 챔버(211, 221)내에서 매끄러운 버퍼층(102)상에 중간층(103)을 형성하는 것을 특징으로 하는 방법.
  7. 제 5항 또는 제 6항에 있어서, 버퍼층(102)상에 중간층(103)을 성장시키기 전에 As-잉여 표면을 형성하는 것을 특징으로 하는 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서, 액티브층 시퀀스(113)의 성장 전에 매칭층(104)을 중간층(103)상에 성장시키는 것을 특징으로 하는 방법.
KR1020007000140A 1997-07-08 1998-07-08 Ⅱ-ⅵ-반도체 소자의 제조 방법 KR20010021582A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19729186A DE19729186A1 (de) 1997-07-08 1997-07-08 Verfahren zum Herstellen eines II-VI-Halbleiter-Bauelements
DE19729186.4 1997-07-08
PCT/DE1998/001883 WO1999003144A1 (de) 1997-07-08 1998-07-08 Verfahren zum herstellen eines ii-vi-halbleiter-bauelements

Publications (1)

Publication Number Publication Date
KR20010021582A true KR20010021582A (ko) 2001-03-15

Family

ID=7835035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007000140A KR20010021582A (ko) 1997-07-08 1998-07-08 Ⅱ-ⅵ-반도체 소자의 제조 방법

Country Status (6)

Country Link
US (1) US6399473B1 (ko)
EP (1) EP0998755A1 (ko)
JP (1) JP2001510281A (ko)
KR (1) KR20010021582A (ko)
DE (1) DE19729186A1 (ko)
WO (1) WO1999003144A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3007971B1 (ja) 1999-03-01 2000-02-14 東京大学長 単結晶薄膜の形成方法
JP2003124235A (ja) * 2001-10-17 2003-04-25 Sumitomo Electric Ind Ltd Ｉｉ−ｖｉ族化合物半導体、その熱処理方法およびその熱処理装置
US7221783B2 (en) * 2001-12-31 2007-05-22 Gyros Patent Ab Method and arrangement for reducing noise
US7368368B2 (en) * 2004-08-18 2008-05-06 Cree, Inc. Multi-chamber MOCVD growth apparatus for high performance/high throughput
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
US7659968B2 (en) * 2007-01-19 2010-02-09 Purdue Research Foundation System with extended range of molecular sensing through integrated multi-modal data acquisition
JP5117114B2 (ja) * 2007-06-04 2013-01-09 ソニー株式会社 半導体素子
DE102008018928A1 (de) * 2008-04-15 2009-10-22 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
US20120100663A1 (en) * 2010-10-26 2012-04-26 International Business Machines Corporation Fabrication of CuZnSn(S,Se) Thin Film Solar Cell with Valve Controlled S and Se

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306386A (en) * 1993-04-06 1994-04-26 Hughes Aircraft Company Arsenic passivation for epitaxial deposition of ternary chalcogenide semiconductor films onto silicon substrates
US5422902A (en) * 1993-07-02 1995-06-06 Philips Electronics North America Corporation BeTe-ZnSe graded band gap ohmic contact to p-type ZnSe semiconductors
JPH0888175A (ja) * 1994-09-14 1996-04-02 Sony Corp 分子線エピタキシャル成長装置および光半導体装置の製造方法
JP2586349B2 (ja) * 1994-11-17 1997-02-26 日本電気株式会社 半導体発光素子
DE19542241C2 (de) * 1995-11-13 2003-01-09 Siemens Ag Optoelektronisches Bauelement in II-VI-Halbleitermaterial
US5818859A (en) * 1996-06-27 1998-10-06 Minnesota Mining And Manufacturing Company Be-containing II-VI blue-green laser diodes

Also Published As

Publication number Publication date
US6399473B1 (en) 2002-06-04
JP2001510281A (ja) 2001-07-31
WO1999003144A1 (de) 1999-01-21
EP0998755A1 (de) 2000-05-10
DE19729186A1 (de) 1999-01-14

Similar Documents

Publication Publication Date Title
US6156581A (en) GaN-based devices using (Ga, AL, In)N base layers
US6533874B1 (en) GaN-based devices using thick (Ga, Al, In)N base layers
US9231073B2 (en) Diode-based devices and methods for making the same
EP0607435B1 (en) Nitride based semiconductor device and manufacture thereof
US5661074A (en) High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
US8237175B2 (en) Optical devices featuring textured semiconductor layers
US6566595B2 (en) Solar cell and process of manufacturing the same
US4639275A (en) Forming disordered layer by controlled diffusion in heterojunction III-V semiconductor
US6072189A (en) III-nitride optoelectronic semiconductor device containing Lattice mismatched III-nitride semiconductor materials
JP2792785B2 (ja) 半導体デバイスおよびその製造方法
US5937274A (en) Fabrication method for AlGaIn NPAsSb based devices
TWI427830B (zh) 光電裝置之製造方法
JP4920221B2 (ja) ＩｎＰ基板を有する光半導体装置
US20130056691A1 (en) Metal Oxide Semiconductor Films, Structures, and Methods
JPH069192B2 (ja) 半導体素子
JP2905667B2 (ja) Ｉｉ−ｖｉ族化合物半導体薄膜の製造方法およびｉｉ−ｖｉ族化合物半導体装置
KR20010021582A (ko) Ⅱ-ⅵ-반도체 소자의 제조 방법
JP2002008998A (ja) Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US6695913B1 (en) III-Nitride optoelectronic semiconductor device containing lattice mismatched III-Nitride semiconductor materials
JP3333346B2 (ja) 半導体装置
Zogg et al. IV-VI (lead chalcogenide) infrared sensors and lasers
JP4701375B2 (ja) 結晶成長方法
JP3475637B2 (ja) 半導体構造体および半導体装置の製造方法
JP2804093B2 (ja) 光半導体装置
JPH05275813A (ja) 結晶改善された化合物半導体デバイスの製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid