JP2001510281A - Ｉｉ−ｖｉ半導体構成素子の製造方法 - Google Patents

Ｉｉ−ｖｉ半導体構成素子の製造方法

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Abstract

(57)【要約】 基板（１０１）上に少なくとも１つのＳｅ及び／又はＳ含有のＩＩ−ＶＩ半導体層を有する活性層列（１１３）を施すことによりＩＩ−ＶＩ半導体構成素子を製造する方法。まず、実質的にＳｅ及びＳ不在の第１のエピタキシー室（２１１，２２１）内で基板（１０１）上にＢｅＴｅをベースとするＳｅ不含のＩＩ−ＶＩ中間層（１０３）をエピタキシャル成長させる。引き続き、Ｓｅ不含のＩＩ−ＶＩ中間層（１０３）上に活性層列（１１３）をエピタキシャル成長させる。

Description

【発明の詳細な説明】
【０００１】 本発明は、基板上に少なくとも１つのＳｅ及び／又はＳ含有のＩＩ−ＶＩ半導
体層を有する活性層列を施すことによりＩＩ−ＶＩ半導体構成素子を製造する方
法に関する。本発明は、分子ビームエピタキシー（ＭＢＥ）又は金属有機気相堆
積（ＭＯＣＶＤ）による特にＧａＡｓ、Ｓｉ又はＧｅ基板上に実質的にＺｎＭｇ
ＳＳｅ又はＢｅＭｇＺｎＳｅからなるレーザ活性層列を有するレーザダイオード
の製造方法に関する。
【０００２】 ＺｎＭｇＳＳｅ又はＢｅＭｇＺｎＳｅからなるＩＩ−ＶＩレーザダイオード の使用は、現在の水準では、これらの構成素子のために従来達成することができ
た短い寿命の開発に失敗している。拡散制限機構に従う老化のための原因として
、レーザダイオードの作動中に拡がりかつ増殖する非照射領域、いわゆる“ダー
クスポット（dark spots：DS）”又は“ダークラインデフェクト（dark line de
fects：DLD）”が見られる。それらの構造に基づき、ＤＳもしくはＤＬＤは、活
性ゾーン内の又はその近くの転位ループ（Versetzungsschleifen）及び転位ダイ
ポール（Verrsetzungsdipole）として同定される。これらはそれらの起源を、大
部分がＩＩ−ＶＩ層列とＩＩＩ−Ｖ基板との間の境界面で生じる、例えば転位又
は積層欠陥のような膨脹した結晶欠陥に有する（L.H. Kou et. al., Generation of degradation defects, stacking faults and misfit dislocations in ZnSe
-based films grown on GaAs, J. Vac. Sci. Technol. B, 13(4) (1995), 1694 参照）。
【０００３】 この多次元的格子欠陥の核形成は、セレン原子又は硫黄原子とＧａＡｓ表面の
間に化学反応の傾向が生じることにより起こり得る。両者のカルコーゲンは、 ＩＩＩ−Ｖ半導体、特にＧａ及びＩｎ含有半導体例えばＧａＡｓ，ＩｎＡｓ又は
ＩｎＧａＡｓに対する強度の結合を行う。生ずる反応生成物（例えばＧａ2Ｓｅ3 もしくはＧａ2Ｓ3が提案される）は、積層欠陥の新形成のために基板表面に多数
の芽晶を形成する。この芽晶形成は、エピタキシー反応器のバックグランド圧に
おいて既に僅かな量の硫黄又はセレンで開始する。これらのＳｅ又はＳでの基板
表面の所望されない汚染は、これらの元素の熱フィラメント又は炉シャッタから
の蒸発により起こり得る。従って、該汚染をＩＩ−ＶＩエピタキシー反応器内で
回避するためには著しい費用がかかる。
【０００４】 ＧａＡｓ上でのＺｎＳｅの成長開始の際に積層欠陥の導入を抑制するために、
ＳｅとＧａとの反応を阻止すべきＭＢＥのための種々の工業技術的方法が開発さ
れた。この場合、 ＩＩ−ＶＩ半導体の層成長の前にＧａＡｓ基板は例えばＺｎ 又はＴｅで不動態化されかつそうしてＳｅ原子とＧａＡｓ表面との直接的接触が
困難にされる。このために基板はＩＩ−ＶＩ成長室内部で約２３０℃の低温でＺ
ｎビームに曝され、それによりＳｅとＧａの間の反応を開始するために必要な活
性化エネルギーは既に提供されない。動力学的理由から、ＺｎＳｅの成長の際に
このような低い温度では（典型的には、ＺｎＳｅは２７０℃〜３２０℃で製造さ
れる）、三次元的成長への移行が生じる（島成長）。このような条件下で、成長
島の融合が欠陥の導入をもたらす。島成長の開始は、ＭＥＥ（migration enchan
ced epitaxy）方法により回避することができる。ＭＥＥ成長の際に、交互にＺ ｎ及びＳｅが結晶表面に提供され、その際各サイクル間にモノレイヤ（Monolage
）の原子に、短い拡散長さにもかかわらず表面上に好ましい場所を取るための時
間が与えられる。この方法では、ＧａＡｓ上のＺｎＳｅもしくはＺｎＳＳｅ内の
欠陥密度を１０5ｃｍ-2未満にすることができた（このためには、J.M. Gaines e
t al., Structural properties of ZnSe films grown by migration enhanced e
pitaxy, J. Appl. Phys. 73(6) (1993), 2835並びにC. C. Chu et al., Reducti
on of structural defects in II-VI blue-green laser diodes, Appl. Phys. L
ett. 69(5) (1996), 602参照）。
【０００５】 Ｚｎ処理（Ｚｎ−ＭＥＥ）に対する１つの可能な選択性は、Ｔｅ原子での不動
態化を提供する。ＴｅとＧａＡｓとの化学反応性は、Ｓｅ及びＳの化学反応性よ
りも明らかに低い、従ってＴｅ／ＧａＡｓ境界面は、Ｓｅ／ＧａＡｓ又はＳ／Ｇ
ａＡｓよりも半導体マトリックスの結晶構造内でより安定に存在するはずである
。しかしながら、実験において、Ｔｅの劣った付着が確認されかつ欠陥密度の明
白な減少は立証することができなかった。
【０００６】 ＩＩ−ＶＩ半導体レーザを製造する際の工業的プロセスステップのためには、
ＧａＡｓ上でのＺｎＳｅの成長開始の際の膨張した欠陥を抑制するための従来提
案された方法は、低すぎる再現性を有する。従って、生ずるＺｎ−Ａｓ中間層が
規定の表面を生ぜずかつ事情によっては転位が核形成を行うことがあることが、
Ｚｎ前処理の欠点である。さらに、ＭＢＥ反応器内の熱い面からのＳｅがなお 一層不動態化のプロセスを妨害する。ＴｅのＳｅとの交換反応が開始しかつそれ
と結び付いたＴｅの低い付着係数により、Ｔｅ不動態化はＧａＡｓ基板の保護の
ためにはあまり有効ではない。
【０００７】 本発明の課題は、簡単に実施可能でありかつ基板とＩＩ−ＶＩ半導体材料との
間の移行部における積層欠陥及び転位の発生が回避される、冒頭に記載した形式
の方法を開発することである。
【０００８】 前記課題は、請求項１記載の特徴を有する方法により解決される。本発明によ
る方法の有利な実施態様は、従属請求項２〜ｘの対象である。
【０００９】 本発明では、冒頭に記載した方法において、以下のプロセスステップを行う：
ａ）実質的にＳｅ及びＳ不在の第１のエピタキシー室内で基板上にＢｅＴｅをベ
ースとするＳｅ不含のＩＩ−ＶＩ半導体層をエピタキシャル成長させる、及び ｂ）第２のエピタキシー室内でＳｅ不含のＩＩ−ＶＩ中間層上に活性層列をエピ
タキシャル成長させる。
【００１０】 本発明による方法によれば、有利に、ＭＢＥにより基板、例えばＧａＡｓ上に
高品質でＢｅＴｅ中間層を製造することが可能である。その際、ＢｅＴｅ層は、
Ｓｅ又はＳ含有ＩＩ−ＶＩ半導体層、例えばＺｎＭｇＳＳｅ又はＢｅＭｇＺｎＳ
ｅの間の緩衝体として、積層欠陥又は新たな転位が基板の境界面に生ぜずかつそ
の上に位置する層内に拡がる形式で作用する。
【００１１】 本発明によれば、特に、ＩＩ−ＶＩ半導体材料、特にＢｅＭｇＺｎＳｅ，Ｚｎ
ＭｇＳＳｅ，ＭｇＺｎＣｄＳｅ，ＭｇＺｎＣｄＳ又はＢｅＭｇＺｎＳからなるオ
プトエレクトロニック又はエレクトロニック構成素子の成長前に第１の実質的に
Ｓｅ不在の反応器内でＢｅＴｅ中間層を、特にＧａＡｓ又はＩｎＡｓからなる基
板結晶上に堆積させる。
【００１２】 ＧａＡｓ上でのセレン化物、例えばＢｅＭｇＺｎＳｅ又はＺｎＭｇＳＳｅのＭ
ＢＥ成長開始の改善のためにＢｅＴｅ中間層を使用することは、既に国際公開第
９７／１８５９２号パンフレットに記載されている。しかしながら、これに言及
された方法の欠点は、該プロセスがＩＩ−ＶＩエピタキシーの通常の条件下で、
特に反応器の基礎圧内でＳｅ及びＳの高い割合下では条件付きで再現可能である
に過ぎない。さらに、電気的輸送特性はそこに提案された緩衝体の層厚さでは悪
化される。それというのも、ＢｅＴｅは電子に対して障壁となり、該障壁はその
厚さが大きくなればなるほど、益々貫通するのを困難にするからである。
【００１３】 本発明による方法により、ＩＩ−ＶＩ半導体構成素子内の膨張した結晶欠陥の
厚さが再現可能に減少せしめられる。それにより、特にオプトエレクトロニック
構成素子においては長時間安定性及び放出特性が明らかに改善される。例えばＧ
ａＡｓ及び例えばＢｅＭｇＺｎＳｅ又はＺｎＭｇＳＳｅからなるＩＩ−ＶＩ半導
体層からなる基板上にＢｅＴｅからなる薄い中間層を本発明に基づき施すことに
より、セレン又は硫黄がＧａＡｓ表面に達することが阻止され、それによりＩＩ
−ＶＩ半導体とＩＩＩ−Ｖ半導体の間の移行部における積層欠陥及び転位の発生
が回避される。
【００１４】 次に、本発明による方法を図１〜３と関連させて２つの実施例により詳細に説
明する。
【００１５】 図１に示された図面は、２つの導波体層１０６，１０８の間に配置された活性
ゾーン１０７を有する光放出構成素子の構造である。これらの３つの層１０６〜
１０７は、また第１及び第２のジャケット層１０５，１０９の間にも存在する。
活性ゾーン１０７とは反対側の、第２のジャケット層１０９の主面に接触層１１
０が施され、該接触層は金属接点１１２を備えている。
【００１６】 接触層１１０及び金属接点１１２を有する、活性ゾーン１０７、導波体層１０
６，１０８、及びジャケット層１０５，１０９からなる活性構成素子層列１１３
は、基板１０１の上に配置されている。活性ゾーンとは反対側の主面に金属接点
１１１を有する基板１０１と、活性構成素子層列との間に、基板１０１から見て
、緩衝体層１０２、中間層１０３及び適合層１０４が存在する。中間層１０３は
、光放出構成素子を製造する際の積層欠陥の発生を阻止する。
【００１７】 中間層１０３は、例えばＢｅＴｅ，ＢｅxＭｇyＺｎ1-x-yＴｅ及び／又はＢｅx ＺｎyＣｄ1-x-yＴｅからなり、その下にある緩衝体層１０２及び基板１０１は例
えばＧａＡｓ又はＳｉからかつ適合層１０４はＢｅxＭｇyＺｎ1-x-yＴｅからな る。その上に施された構成素子層列は、ＢｅxＺｎyＣｄ1-x-yＳｅ／ＢｅxＭｇy Ｚｎ1-x-yＳｅ／ＢｅuＭｇvＺｎ1-u-vＳｅ層の列から構成されていてもよい。金
属接点１１１，１１２は例えばＡｕ／Ｇｅ又はＩｎもしくはＰｄ／Ｐｔ／Ａｕか
ら製造されている。
【００１８】 図２に示されたＭＢＥシステムの構造は、第１実施例に基づく前記のＩＩ−Ｖ
Ｉ半導体構成素子の製造のために役立つ。第１のＭＢＥ反応器２１１（第１のエ
ピタキシー室）内で、まず基板１０１の表面を改良するために緩衝体層１０２を
施す。基板及び緩衝体材料としては、例えばＧａＡｓ，ケイ素又はゲルマニウム
を使用することができる。このためには、例えばＡｓ，Ｐ，Ｓｂ，Ｇａ，Ａｌ，
Ｉｎ，Ｓｉ，又はＣを含有するエフュージョンセル（Effusionzell）２１４を利
用できる。
【００１９】 さらに、ＭＢＥ反応器２１１においてエフュージョンセル２１４は、中間層１
０３を製造するために、例えばＢｅ及びＴｅ、場合によりＺｎおよびＭｇを利用
できる。セレン又は硫黄が第１のＭＢＥ反応器２１１内に侵入することは阻止し
なければならない。特にＢｅのための坩堝材料は、タンタル、モリブデン又はタ
ングステンのような金属であるが、しかしＢｅＯ又は熱分解黒鉛（ＰＧ）又は熱
分解窒化硼素（ＰＢＮ）からなる坩堝を使用するのが好ましい。この際、ＰＢＮ
及びＰＧの場合にはエフュージョンセルの作業温度が約１０００℃よりも高くな
るべきでないことに留意すべきである。使用材料は、少なくとも９９．９％、な
お有利には少なくとも９９．９９９％の純度を有するべきである。
【００２０】 ＧａＡｓの成長のための通常の成長温度で製造された、例えばＧａＡｓからな
るＩＩＩ−Ｖ半導体緩衝体層１０２の製造後に、特にＢｅＴｅからなる中間層１
０３を成長させる。緩衝体層のための材料としてＧａＡｓ又はＩｎＧａＡｓ又は
ＩｎＡｓのためには、ＧａＡｓ緩衝体のＡｓ富有表面を調製することが推奨され
る。このことは例えば、基板１０１を成長後にＡｓ2もしくはＡｓ4流の下で冷却
することにより達成される。ＢｅＴｅもしくはＢｅxＭｇyＺｎ1-x-yＴｅもしく はＢｅxＺｎyＣｄ1-x-yＴｅ中間層１０３は、２００℃〜６５０℃、好ましくは 約３５０℃〜４５０℃の基板温度でＢｅ及びＴｅもしくはＴｅ2流の供給により 形成させる。この場合、過剰のＴｅは原子ビーム内に導入されるので、ＴｅとＢ
ｅの間の流量比は約Ｔｅ：Ｂｅ＝２〜Ｔｅ：Ｂｅ＝５０である。成長中に常にＲ
ＨＥＥＤ（Reflection High Energy Electron Diffraction）測定においてＴｅ 富有（２×１）再構成が観察されるように、上方の温度範囲で高い値に調整され
る約４〜１０のＴｅ：Ｂｅ比が好ましい。調整された成長速度は、好ましくは０
．０１モノレイヤ／秒〜１モノレイヤ／秒である。
【００２１】 特にＢｅＴｅの開始の際の中間層１０３の成長開始の際には、あらゆる材料流
を同時に供給するか、又はまずＴｅ流をＧａＡｓ表面に０．５〜１８０秒間向け
かつその後初めてＢｅ又はＺｎのような別の成分を加えることができる。この場
合には、Ｔｅ不動態化後に３０秒までの休止時間を導入することが必要になるこ
ともある。中間層１０３の成長後に、基板１０１を５０℃〜６００℃の温度に冷
却すべきであり、その上高温では、冷却中にＴｅの供給により（２×１）再構成
が保持されるべきことに留意されるべきである。しかしながら、Ｔｅは２５０℃
未満の基板温度で蒸着させるべきでない。
【００２２】 該方法は、Ｔｅの添加を既に４００℃を越える温度で終了することができかつ
その際にはＲＨＥＥＤにおいて（２×１）再構成の（４×１）又はその他の表面
状態への変化で認識される変化した表面被覆を生ぜしめることができるように変
更することもできる。
【００２３】 第１の（ＩＩＩ−Ｖ）ＭＢＥ反応器２１１は、超高真空（ＵＨＶ）トランスフ
ァーモジュール２１３を介して第２の（ＩＩ−ＶＩ）ＭＢＥ反応器２１２（第２
のエピタキシー室）と結合されており、該第２のエピタキシー室内でセレン化物
又は硫化物、従って図１の層１０５〜１０９の層成長を実施する。トランスファ
ーモジュール２１３内は、ＵＶＨは好ましくは１０-8トル（約１３３０-8Ｐ）以
上、特に好ましくは１０-9トル（約１３３０-9Ｐ）の圧力にすべきである。第１
のＭＢＥ反応器２１１からの基板１０１は、約５０℃〜４００℃の高めた温度で
トランスファーモジュール２１３を通過させるべきである。この場合、ダスト又
はその他の巨視的な不純物が基板表面に達しないように注意すべきである。トラ
ンスファーモジュール２１３内での滞在時間はできる限り短く保つべきである。
【００２４】 第２のＭＢＥ反応器２１２内での中間層１０３上での成長は、通常の基板温度
、例えば１５０℃〜４００℃で行う。このためには、中間層１０３の表面をＢｅ
Ｔｅ（図１では、これは例えば層１０４又は１０５である）上でのセレン化物の
成長開始前に、Ｔｅ流で再度処理することができる。特にＳｅ及びＳのための、
第ＩＩ及び第ＶＩ族分子ビームの発生のためには、セレン及び硫黄に対するバッ
クグラウンド圧をできるだけちい小さく保つために、閉鎖可能なバルブセルもし
くはクラッカーセルを使用することを推奨する。
【００２５】 第２実施例に基づく本発明による方法を実施するための、図３に示された構造
においては、第１実施例とは異なり、例えばＧａＡｓ，ＩｎＡｓもしくはＩｎＧ
ａＡｓのようなＩＩＩ−Ｖ半導体材料、又はケイ素もしくはゲルマニウムからな
る平滑な緩衝体層１０２を製造するための分離されたＭＢＥ反応器２２５が設け
られている。この分離されたＭＢＥ反応器２２５は、例えばＧａ，Ａｓ，Ｉｎ，
Ａｌ，Ｓｉ，Ｃ又はＧｅを含有するエフュージョンセル２２４を有する。分離さ
れたＭＢＥ反応器の後方に配置されかつバックグラウンド圧内で可能な限り僅か
なセレン及び／又は硫黄が存在する第１のＭＢＥ反応器２２１内で、例えばＢｅ
Ｔｅからなる中間層１０３をエピタキシャル成長で堆積する。第２のＭＢＥ反応
器２２２、ＭＢＥ反応器２２５，２２１及び２２２間のトランスファー並びに坩
堝材料及びＩＩＩ−Ｖ及びＩＩ−ＶＩ成長のプロセスパラメータは第１実施例に
類似している。
【００２６】 前記方法において中間層１０３の生ぜしめられる層厚さは、ほぼ０．５〜１０
０モノレイヤであり、約２〜１０モノレイヤの層厚さを製造するのが好ましい。
中間層１０３は、ドーピングされていても又はされていなくてもよく、この場合
ｎ形ドーピングのために典型的なヨウ素、臭素、塩素、アルミニウム、インジウ
ム又はガリウムを使用する。ｐ形ドーピングのためには、Ｎ，Ａｓ，Ｓｂ，Ｐ，
Ｂｉ又はＫ，Ｒｂ，Ｃｓ又はＳｉ，Ｃ，Ｇｅ，Ｓｎ，Ｐｂのような元素を使用す
ることができる。中間層１０３と境を接する層、特に中間層の下にあるＧａＡｓ
又はその他のＩＩＩ−Ｖ又はその他の元素半導体材料からなる緩衝体層はドーピ
ングされていなくてもよく、かつその上にあるＩＩ−ＶＩ層はドーピングされて
いなくても、ｎ又はｐ形ドーピングされていてもよい。薄いＢｅＴｅ障壁を通過
する電気的輸送を可能にするためには、高ドーピングされた層を使用するのが好
ましい。
【００２７】 本発明による方法の選択的実施態様においては、Ｓｅ又はＳバックグラウンド
圧内で減少したＩＩ−ＶＩエピタキシー室内で中間層１０３を製造する。その際
、炉シャッタ又はフィラメントのような熱い面がガス抜きされかつ完全に密閉し
た炉シャッタ、好ましくは閉鎖可能なバルブセルもしくはクラッカーセルを通過
するＳｅもしくはＳのエフュージョンが回避されるように配慮しなけらばならな
い。ＩＩ−ＶＩエピタキシー室内でのこの方法では、２５０℃〜４５０℃の成長
温度に加熱した基板１０１もしくは緩衝体層１０２をＴｅ及びＢｅビーム内で旋
回（回転）させる。
【００２８】 ６０℃に加熱したＨＣｌ（３２％）で３０秒間エッチングしたＢｅＭｇＺｎＳ
ｅ層の表面の光学顕微鏡写真で、結晶欠陥でのＨＣｌの選択的エッチング作用に
より生じたエッチング溝が認められる。ＩＩ−ＶＩ半導体層内に、表面上に典型
的形を示す３種類のエッチング溝が区別される。タイプＩのエッチング溝は、転
位又はＳｅ末端積層欠陥に起因する。タイプＩＩ溝は、セレンとの反応が起こる
ＧａＡｓ基板の位置で核形成する、１対ずつ登場する積層欠陥に発生する。個々
の積層欠陥又は転位は、小さいエッチング溝（タイプＩＩＩ）を生ずる。
【００２９】 基板前処理に依存したＢｅＭｇＺｎＳｅヘテロ構造における達成可能な欠陥密
度の定量的比較を示す以下の表において、種々の成長前調製に依存したエッチン
グされた欠陥の密度が示されている。
【００３０】 基板前処理に依存したＢｅＭｇＺｎＳｅヘテロ構造における達成可能な欠陥密
度の定量的比較を示す下記表には、種々の成長前調製に依存したエッチングされ
た欠陥の密度が示されている。このためには、ＢｅＭｇＺｎＳｅ層を直接不動態
化されていないＧａＡｓ表面に施した。別の方法では、ＧａＡｓ表面をＺｎで不
動態化するか、もしくはＺｎ不動態化した表面にＭＥＥ−ＺｎＳｅ緩衝体を製造
した。これらの方法とは反対に、バックグランド圧内でのセレンの遮断下でのＢ
ｅＴｅ緩衝体挿入は前記のあらゆるタイプの欠陥密度の意想外な減少を生じた。
それにより達成された欠陥密度はｃｍ2当たり数千の範囲内にあり、従ってＩＩ −ＶＩ構成素子の寿命の延長を惹起するために十分に小さい。
【００３１】
【表１】
【００３２】 実施例との関連における本発明による方法の記載は、もちろん本発明をこれら
の実施例に制限しようとするものではない。ＢｅＴｅ緩衝体上に施される層列及
び構成素子の本発明による変更は、同様に、例えばＧａＡｓ，ＩｎＡｓ，ＡｌＡ
ｓ，ＧａＮ，ＡｌＮ，ＩｎＮ，ＧａＰ，ＩｎＰ，ＡｌＰ，ＧａＳｂ，ＩｎＳｂ，
ＡｌＳｂ及びこれらの二元化合物をベースとする混晶系、並びにＺｎＳｅ，Ｃｄ
Ｓｅ，ＭｇＳｅ，ＢｅＳｅ，ＨｇＳｅ，ＺｎＳ，ＣｄＳ，ＭｇＳ，ＢｅＳ，Ｈｇ
Ｓ，ＺｎＴｅ，ＣｄＴｅ，ＭｇＴｅ，ＢｅＴｅ，ＨｇＴｅ、及びこれらから形成
された混晶系のような別の半導体材料をベースとして形成されていてもよい。基
板材料は、例えばドーピングされておらず、補償されたｐ導電形又はｎ導電形Ｓ
ｉ，Ｇｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＧａＡｓ，ＧａＰ，ＩｎＰ，Ａｌ2Ｏ3，Ｓ
ｉＣ，ＣｄＴｅ，ＣｄＺｎＴｅ，ＺｎＯ又はＺｎＳｅであってもよい。ＢｅＴｅ
層の下の記載の緩衝体は、同様にＳｉ，Ｇｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＧａＡ
ｓ，ＧａＰ，ＩｎＰ， Ａｌ2Ｏ3，ＳｉＣ，ＣｄＴｅ，ＣｄＺｎＴｅ，ＺｎＯ又 はＺｎＳｅもしくは類似の混晶からなっていてもよい。
【図面の簡単な説明】
【図１】 本発明による方法による実施例の１つに基づき製造された中間層を有する光放
出構成素子の略示図である。
【図２】 第１実施例に基づくＩＩ−ＶＩ半導体層を製造するためのＭＢＥシステムの構
造の略示図である。
【図３】 第２実施例に基づくＩＩ−ＶＩ半導体層を製造するためのＭＢＥシステムの構
造の略示図である。
【符号の説明】
１０１ 基板、 １０２ 緩衝体層、 １０３ 中間層、 １０４ 適合層、 １０５，１０９ ジャケット層、 １０６，１０８ 導波体層、 １０７ 活
性層， １１０ 接触層、 １１１，１１２ 金属接点、 １１３ 活性層列、 ２１１ 第１の（ＩＩＩ−Ｖ）ＭＢＥ反応器、 ２１３ 超高真空トランスフ
ァーモジュール、 ２１４，２２４ エフュージョンセル、 ２１２ 第２の（
ＩＩ−ＶＩ）ＭＢＥ反応器（第２のエピタキシー室）、２２５ 分離されたＭＢ
Ｅ反応器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マティアス ケラー ドイツ連邦共和国 ヴィースタール ブリ ュッケンシュトラーセ ６ (72)発明者 トーマス リッツ ドイツ連邦共和国 ヴュルツブルク フレ ーベルシュトラーセ 21 (72)発明者 ゴットフリート ラントヴェーア ドイツ連邦共和国 ヴュルツブルク レル ヒェンハイン ９ (72)発明者 ハンス−ユルゲン ルーガウアー ドイツ連邦共和国 ゲルブルン イン デ ア エーベネ 11 (72)発明者 アンドレアス ヴァーク ドイツ連邦共和国 ヴュルツブルク ピル ツィッヒグルントシュトラーセ 37 (72)発明者 マルクス カイム ドイツ連邦共和国 ヴュルツブルク テオ ドール−ケルナー−シュトラーセ 10

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板（１０１）上に少なくとも１つのＳｅ及び／又はＳ含有
    のＩＩ−ＶＩ半導体層を有する活性層列（１１３）を施すことによりＩＩ−ＶＩ
    半導体構成素子を製造する方法において、 ａ）実質的にＳｅ及びＳ不在の第１のエピタキシー室（２１１，２２１）内で基
    板（１０１）上にＢｅＴｅをベースとするＳｅ不含のＩＩ−ＶＩ中間層（１０３
    ）をエピタキシャル成長させる、及び ｂ）Ｓｅ不含のＩＩ−ＶＩ中間層（１０３）上に活性層列（１１３）をエピタキ
    シャル成長させる 工程からなることを特徴とする、ＩＩ−ＶＩ半導体構成素子の製造方法。
  2. 【請求項２】 中間層（１０３）がＢｅxＭｇyＺｎ1-x-yＴｅ， ＢｅxＺｎy Ｃｄ1-x-yＴｅ，ＢｅxＺｎyＭｎ1-x-yＴｅ又はＢｅxＭｎyＣｄ1-x-yＴｅを有す る、請求項１記載の方法。
  3. 【請求項３】 基板（１０１）がＩＩＩ−Ｖ半導体材料、特にＧａＡｓ，Ｉ
    ｎＡｓ又はＩｎＧａＡｓからなる、請求項１又は２記載の方法。
  4. 【請求項４】 中間層（１０３）の厚さが０．５〜１００モノレイヤである
    、請求項１から３までのいずれか１項記載の方法。
  5. 【請求項５】 基板（１０１）上でのＳｅ不含のＩＩ−ＶＩ中間層（１０３
    ）のエピタキシャル成長の前に、その都度の基板（１０１）の半導体材料に基づ
    きＧａＡｓ，ＩｎＡｓ，ＩｎＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＳｂ，ＧａＮ又は
    それらから形成された混晶、Ｇｅ，Ｓｉ，ＳｉＧｅ，ＳｉＣ，ＳｉxＣ1-x又はそ
    れらから形成された混晶、ＺｎＯ，ＺｎＳｅ，ＣｄＴｅ，ＣｄＺｎＴｅ又はそれ
    らから形成された混晶、又はＡｌ2Ｏ3からなりかつドーピングされないか、ｎ導
    電形又はｐ導電形にされる平滑な緩衝体層（１０２）を施す、請求項１から４ま
    でのいずれか１項記載の方法。
  6. 【請求項６】 中間層（１０３）を平滑な緩衝体層（１０２）上に、緩衝体
    層（１０２）が形成されるエピタキシー室（２１１，２２１）内で製造する、請
    求項５記載の方法。
  7. 【請求項７】 緩衝体層（１０２）上に中間層（１０３）を成長させる前に
    、Ａｓ富有表面を製造する、請求項５又は６記載の方法。
  8. 【請求項８】 活性層列（１１３）を成長させる前に、適合層（１０４）を
    中間層（１０３）上に成長させる、請求項１から７までのいずれか１項記載の方
    法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3007971B1 (ja) 1999-03-01 2000-02-14 東京大学長 単結晶薄膜の形成方法
JP2003124235A (ja) * 2001-10-17 2003-04-25 Sumitomo Electric Ind Ltd Ｉｉ−ｖｉ族化合物半導体、その熱処理方法およびその熱処理装置
US7221783B2 (en) * 2001-12-31 2007-05-22 Gyros Patent Ab Method and arrangement for reducing noise
US7368368B2 (en) * 2004-08-18 2008-05-06 Cree, Inc. Multi-chamber MOCVD growth apparatus for high performance/high throughput
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
WO2008089495A2 (en) * 2007-01-19 2008-07-24 Purdue Research Foundation System with extended range of molecular sensing through integrated multi-modal data acquisition
JP5117114B2 (ja) * 2007-06-04 2013-01-09 ソニー株式会社 半導体素子
DE102008018928A1 (de) * 2008-04-15 2009-10-22 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
US20120100663A1 (en) * 2010-10-26 2012-04-26 International Business Machines Corporation Fabrication of CuZnSn(S,Se) Thin Film Solar Cell with Valve Controlled S and Se

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306386A (en) * 1993-04-06 1994-04-26 Hughes Aircraft Company Arsenic passivation for epitaxial deposition of ternary chalcogenide semiconductor films onto silicon substrates
US5422902A (en) * 1993-07-02 1995-06-06 Philips Electronics North America Corporation BeTe-ZnSe graded band gap ohmic contact to p-type ZnSe semiconductors
JPH0888175A (ja) * 1994-09-14 1996-04-02 Sony Corp 分子線エピタキシャル成長装置および光半導体装置の製造方法
JP2586349B2 (ja) * 1994-11-17 1997-02-26 日本電気株式会社 半導体発光素子
DE19542241C2 (de) * 1995-11-13 2003-01-09 Siemens Ag Optoelektronisches Bauelement in II-VI-Halbleitermaterial
US5818859A (en) * 1996-06-27 1998-10-06 Minnesota Mining And Manufacturing Company Be-containing II-VI blue-green laser diodes

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