JP2792785B2 - 半導体デバイスおよびその製造方法 - Google Patents

半導体デバイスおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、合金層内に低スレディ
ング転位密度を有するゲルマニウム−シリコンの半導体
ヘテロ構造体を形成する方法およびそれによって形成さ
れるデバイスに関する。このような低欠陥構造体は、イ
ンジウムガリウムリン、ガリウムヒ素やシリコンの歪み
層からなる半導体デバイスを形成するための緩衝層とし
て特に有用である。
【０００２】
【従来の技術】現在の技術で可能なよりも厚いエピタキ
シャル層および大きい格子不整合を含むヘテロ構造デバ
イスに多くの関心が集まっている。例えば、シリコン基
板上に成長されたゲルマニウム−シリコン合金ＧｅxＳ
ｉ1-xは、ＬＥＤのようなさまざまな光電子デバイスを
可能にし、シリコンＶＬＳＩ回路の電子プロセス技術を
直接バンド半導体で利用可能な光素子技術と結合させ
た。
【０００３】実際、ゲルマニウム−シリコン合金の中間
エピタキシャル層は、シリコン基板上のガリウムヒ素の
エピタキシャル成長を可能にし、それによって、シリコ
ン電子素子およびガリウムヒ素光素子を使用したさまざ
まな新しい光電子デバイスを可能にする。しかし、この
ような結合構造の潜在的利点が認識されており、それら
を開発する多くの努力にもかかわらず、それらの実用化
は、シリコン基板上に成長されるヘテロ構造層内の高い
欠陥密度によって制限されている。
【０００４】転位欠陥はモノリシック結晶構造を分割
し、電気的および光学的性質の望ましくない突然の変化
を導入する。転位欠陥は、ある種の結晶材料を異種材料
の基板上にエピタキシャル成長させようとする際に、２
材料の異なる結晶格子サイズのために生じる。転位は、
不整合界面で、ミスフィット歪みをやわらげようとして
形成される。多くのミスフィット転位は、スレディング
セグメントと呼ばれる垂直成分を有する。これは、後続
層を通してある傾斜角で延びる。半導体デバイスの活動
領域内のこのようなスレディング欠陥は、デバイス性能
に重大な劣化を及ぼす。
【０００５】
【発明が解決しようとする課題】転位を減少させるため
に多くの方法が使用されてきており、成果はさまざまで
ある。１つの方法は、基板にほぼ整合した結晶格子構造
を有する材料の薄層にヘテロ層を制限することである。
一般的に、格子不整合は１％以内であり、層の厚さは欠
陥形成の臨界厚さ以下に保持される。このような構造体
では、基板は、ヘテロ層の成長のための鋳型として作用
する。ヘテロ層は、基板鋳型に弾性的に従属する。この
方法は、多くの構造体の転位を除去するが、大きなエネ
ルギーバンドオフセットをもつ格子近似整合系は比較的
少ない。従って、この方法では、新たなデバイスの設計
の選択は制限される。
【０００６】第２の方法は、米国出願第０７／５６１７
４４号（発明者：イー．エイ．フィッツジェラルド(E.
A. Fitzgerald)、出願日：１９９０年８月２日）に開示
されているが、厚さは大きいが横方向の面積が制限され
たヘテロ層を利用するものである。横寸法に比べて十分
大きい厚さを形成することによって、スレディング転位
は層の側面を出ることが可能となる。従って、上面はほ
ぼ無欠陥のままとなる。この方法は、約１０，０００平
方マイクロメートル以下の面積を有する制限された表面
上に形成可能なさまざまなデバイスおよび回路の製造を
可能にする。
【０００７】第３の方法は、シリコン基板上にゲルマニ
ウム−シリコン合金の層を順次堆積し、層ごとにゲルマ
ニウム分を増加させることである。目的は、連続する層
間の歪みを広げることによって転位を回避することであ
る。残念ながらこの方法はうまくいっていない。例え
ば、純Ｇｅを生成するために、２０００オングストロー
ムで２０％Ｇｅのステップ階層化では、Ｓｉ上に純Ｇｅ
を堆積するのとほぼ等しい高い転位密度を生じてしま
う。（ジェイ．エム．バリボー(J. M. Baribeau)他「ジ
ャーナル・オヴ・アプライド・フィジックス(Journal o
f Applied Physics)」第６３巻（１９８８年）５７３８
ページ参照。）
【０００８】この方法が失敗するのは、従来の成長温度
（一般に約５５０℃）では、Ｓｉ−Ｇｅの初期層はほぼ
完全に弾性的に歪んでいるためであると考えられる。従
って、より大きいゲルマニウム分をもつＳｉ−Ｇｅの次
の層が加えられると、２つのＳｉ−Ｇｅ層間の不整合
は、初期Ｓｉ−Ｇｅ層とＳｉ基板の間の不整合とほぼ等
しくなり、その結果高い転位密度を生じる。従って、大
面積、低欠陥のヘテロ構造体をシリコン上に形成する方
法が必要である。
【０００９】
【課題を解決するための手段】我々は、約８５０℃を超
える高温でゲルマニウム−シリコン合金を成長し、約２
５％／マイクロメートル以下の勾配でゲルマニウム分を
増加させることにより、シリコン上に、低レベルのスレ
ディング転位欠陥しか有さない階層化ＧｅxＳｉ1-x合金
の大面積ヘテロ構造体を成長させることができることを
発見した。
【００１０】低濃度のゲルマニウム（．１０≦ｘ≦．５
０）では、このヘテロ層は、ＭＯＤＦＥＴのような歪み
層シリコンデバイスを成長するための基板として使用可
能である。高濃度のＧｅ（．６５≦ｘ≦１．００）で
は、このヘテロ層は、光放出ダイオードおよびレーザの
ようなインジウムガリウムリンデバイスのための緩衝層
としてシリコン基板上で使用可能である。純ゲルマニウ
ム（ｘ＝１．００）の濃度では、このヘテロ層はＧａＡ
ｓまたはＧａＡｓ／ＡｌＧａＡｓデバイスのために使用
可能である。
【００１１】
【実施例】図１で、第１ステップではシリコン基板を準
備する。望ましくは、基板は、集積回路の製造において
一般的に使用される種類の標準（１００）方向シリコン
ウェハーである。予備的ステップとして、基板には、従
来の光リソグラフィー・パターン形成およびエッチング
によって大面積の陥没したタブ（ウエル）が設けられ
る。タブ（ウエル）は、成長されるゲルマニウム−シリ
コン合金の厚さに依存して、１２，０００平方マイクロ
メートル以上の面積で数マイクロメートルの深さを有す
ることが可能である。目標は、タブ内で成長されるゲル
マニウム−シリコン合金層が、シリコン基板の非陥没部
分とほぼ共面的になるような適当な深さのタブを設ける
ことである。
【００１２】プロセスの第２ステップでは、ゲルマニウ
ム−シリコン合金ＧｅxＳｉ1-xの大面積の階層化層をシ
リコン基板上に高温で成長する。成長プロセスは、望ま
しくは、ＣＶＤまたは分子線エピタキシー（ＭＢＥ）で
ある。基板成長開始温度は、８５０℃〜１１００℃の範
囲内であるべきであり、そうすれば、階層化合金の面積
は１２，０００平方マイクロメートルを超える。
【００１３】開始組成は望ましくは純シリコンである。
ゲルマニウムは、約２５％／ミクロン以下の勾配でＧｅ
xＳｉ1-xを形成するように導入される。望ましくは、階
層化は、約１０％／ミクロンの割合で線形である。ある
いは、階層化は、同様の勾配で、階段状であってもよ
い。合金のゲルマニウム成分が増加すると、成長温度
は、合金の融点が低下するのに比例して都合よく低下す
る。目標は、合金の融解を避けることである。ＧｅxＳ
ｉ1-xの階層化成長は、所望される最終組成に到達する
まで継続される。
【００１４】最終組成の選択は、ヘテロ構造体の使用目
的に依存する。例えば、構造体が、歪み層シリコンデバ
イスを成長するための基板として使用される場合、最終
Ｇｅ濃度は１０〜５０％の範囲内であるべきである。構
造体が、インジウムガリウムリンデバイスの基板として
使用される場合、最終Ｇｅ濃度は６５〜１００％の範囲
内であるべきである。他方、構造体がＧａＡｓまたはＧ
ａＡｓ／ＡｌＧａＡｓデバイスの基板として使用される
場合、Ｇｅ濃度は望ましくは約１００％である。
【００１５】所望される最終組成に到達した後、同じ最
終組成をもつオプションのキャップ層を、階層化層上
に、１００オングストローム以上の、望ましくは１マイ
クロメートル以上の厚さまで成長することができる。キ
ャップ層の効果は、階層化層の上部の低レベルの残留歪
みをさらに緩和することである。
【００１６】製造法および構造は、以下の特定の例を考
察することによって詳細に理解される。
【００１７】例１：ヘテロ構造体基板（ＭＢＥ）。（１
００）方向のシリコン基板において、主表面を酸化ケイ
素のマスキング層で被覆し、タブの周囲を区画するため
に酸化マスクに長方形の開口をエッチングし、暴露され
たシリコンをエチレンジアミンピロカテコール（ＥＤ
Ｐ）でエッチングすることによって、深さ約１０マイク
ロメートルの大面積の長方形タブが形成される。ＥＤＰ
エッチングは、シリコン基板の（１１１）面に側面をも
つ平滑なタブ表面を形成する。続いて基板は、Ｈ2ＳＯ4
とＨ2Ｏ2の３：１の混合物で１０分間、緩衝ＨＦで１分
間洗浄される。
【００１８】洗浄された基板は、センティネル３堆積速
度コントローラ(Sentinel 3 Deposition Rate Controll
er)によって制御されたリバーＥＶＡ３２シリコンＭＢ
Ｅ装置(Riber EVA 32 Silicon MBE Apparatus)に入れら
れる。容器は１０-9トル以下の圧力まで排気され、タブ
表面上の酸化物は、基板を約８００℃に加熱し、約０．
０５オングストローム／秒の速度で低フラックスのシリ
コン・ビームを当てることによって、解離する。シリコ
ン緩衝層を形成するために、さらに大きい速度でのシリ
コン成長が、厚さ約０．１マイクロメートルまで継続さ
れる。
【００１９】緩衝層の形成後、基板温度は約９００℃に
上昇され、階層化層が成長される。階層化成長は、約３
オングストローム／秒の速度で純シリコンから開始され
る。約１０％／マイクロメートルの線形勾配でゲルマニ
ウムを導入する間、全体の成長速度は一定に保持され
る。目標は、熱平衡に近い状態での成長を保持すること
である。１０％／マイクロメートルで１００％ゲルマニ
ウムまで階層化成長するためのパラメータ変化が表１に
示されている。表１は、厚さ、ゲルマニウムの割合、温
度および成長中のさまざまな時点での速度を与える。
【００２０】
【表１】 １００％ゲルマニウムに到達した後、１０００オングス
トロームから１マイクロメートルの範囲の厚さを有する
最終ゲルマニウムキャップ層が最上部に成長される。
【００２１】１００％より少ないゲルマニウムを有する
構造体は、所望のゲルマニウム濃度で階層化成長を終了
し、その濃度で最終キャップ層を成長することによって
得られる。
【００２２】例２：ヘテロ構造体基板（ＣＶＤ）。予備
的ステップとして、１００ｍｍ（１００）Ｓｉウェハー
が希釈ＨＦ（Ｈ2Ｏ中１％）中で洗浄され、Ｎ2内でスピ
ン乾燥された。このウェハーはＲＴＣＶＤ反応器内に装
填され、１０-7トルのベース圧力まで排気された。ウェ
ハーは、残留酸素および炭素を除去するためにＨ2流
（３ｌｐｍ）中で１５秒間１０００℃に加熱され、２秒
間で９００℃まで冷却された。
【００２３】これらの予備的ステップの後、厚さ約１０
００オングストロームのＳｉ緩衝層を堆積することによ
って堆積が開始された。これは、約４トルの圧力で１分
間ＳｉＨ2Ｃｌ2（Ｈ2中１％、１ｌｐｍ）を使用して完
了された。その直後に、０から５０％Ｇｅまで増大する
Ｓｉ−Ｇｅ合金層を形成するために、ＧｅＨ4（Ｈ2中１
％ＧｅＨ4）が徐々に導入された。ＧｅＨ4流は４０秒ご
とに４ｓｃｃｍの流量増分だけ増加することができる。
ＳｉＨ2Ｃｌ2は同じ時間スケールで同じ流量増分だけ減
少した。こうして、ＧｅＨ4およびＳｉＨ2Ｃｌ2流は１
ｌｐｍに維持された。９００℃での堆積によってＳｉ−
Ｇｅ階層化合金層が生じ、続いて成長されながら緩和さ
れた。
【００２４】例１および２で説明したように製造される
ヘテロ構造体は、従来製造されたヘテロ構造体と比べて
欠陥の減少を示している。三重結晶Ｘ線回折は、０．１
０＜ｘ＜０．５０に対し、層は完全に緩和している。Ｇ
ｅxＳｉ1-xキャップ層は、平面像および断面像透過電子
顕微鏡で検査すると、スレディング転位がない。電子ビ
ーム誘導電流像は、ｘ＝０．２５に対し４×１０5±５
×１０4ｃｍ-2、ｘ＝０．５０に対し３×１０6±２×１
０6ｃｍ-2の低いスレディング転位密度を示した。キャ
ップ層からの光ルミネセンススペクトルは、バルクＧｅ
xＳｉ1-xからの光ルミネセンスとほぼ同一である。
【００２５】こうした低欠陥ヘテロ構造体は、シリコン
の歪み層を使用したものからＩＩＩ−Ｖ半導体を使用し
たものまでの広範囲のデバイスをエピタキシャル成長す
るための緩衝層として有用である。
【００２６】図２は、歪みシリコンＭＯＤＦＥＴを製造
するための低欠陥ヘテロ構造体を使用したデバイスの断
面図である。基本的には、階層化層２上に成長されたＧ
ｅxＳｉ1-xキャップ層１からなるヘテロ構造体上に形成
され、これらはすべてシリコン基板３上に堆積される。
ヘテロ構造体は、ゲルマニウムの最大濃度を（０．１０
≦ｘ≦０．５０）の範囲内として、望ましくはｘ＝０．
３０として、上記のようにして形成される。
【００２７】ヘテロ層上に形成されたＭＯＤＦＥＴは、
基本的に、層１上にエピタキシャル成長されたシリコン
の歪み層４からなる。ＧｅxＳｉ1-xのもう１つの層５
（最初は真性だが、５０〜９００オングストロームでｎ
ドープ）がそのシリコン上に成長され、歪みシリコン層
４に接触するようにｎ+接触領域６Ａおよび６Ｂが間隔
をおいて形成される。ｎ+接触領域６Ａおよび６Ｂとの
オーム接点８Ａおよび８Ｂが形成され、層５へのショッ
トキー障壁接点７が、間隔をおかれたオーム接点間に配
置される。誘電体層９が都合よく接点７、８Ａ、および
８Ｂを分離する。
【００２８】シリコン層４は望ましくは１００オングス
トロームから１０００オングストロームの範囲の厚さを
有し非ドープである。
【００２９】ＧｅxＳｉ1-x層５は望ましくは５０オング
ストロームから１０００オングストロームの範囲の厚さ
を有する。層５は望ましくは５０〜９００オングストロ
ームでは真性で、続いて、アンチモン、リンまたはヒ素
で１×１０17／ｃｍ3〜５×１０18／ｃｍ3の範囲の濃度
でｎ+ドープされる。層５は望ましくはキャップ層１よ
りも低いＧｅ濃度を有する。
【００３０】ｎ+接触領域６Ａおよび６Ｂは望ましくは
シリコン層４に１０19／ｃｍ3の濃度でアンチモン、ヒ
素またはリンを注入することによって形成される。オー
ム接点８Ａおよび８Ｂにはアルミニウムの層、ショット
キー接点７には白金の層が可能である。
【００３１】形成されたＭＯＤＦＥＴは、高速であると
いう長所をもつ電界効果トランジスタとして作用する。
ショットキー接点７（一般にゲートとして知られる）へ
の信号電圧バイアスの印加は、Ｓｉ層４内の電子密度を
変化させ、さらにそれが８Ａと８Ｂの間のチャネルの膜
コンダクタンスを変化させて、トランジスタ作用を生じ
る。歪みシリコン層は、少なくとも次の３つの理由で、
特に高速のパスである：１）シリコンの歪みが、低有効
質量で高移動度の電子によって伝導に有利なようにシリ
コンのエネルギーバンドを変化させる、２）シリコン層
には電子流を妨害する不純物がない、３）低欠陥基板上
に成長されたシリコン層は電子流を妨害する欠陥の濃度
が低い。
【００３２】図３は、ヘテロ層上に形成されたインジウ
ムガリウムヒ素表面放出ＬＥＤの断面図である。特に、
ＬＥＤ２０は、シリコン基板１０上の大面積タブ１１内
に成長されたＧｅxＳｉ1-x層１２からなるヘテロ構造体
上に形成されている。ヘテロ構造体は基本的には上記の
ように形成される。ただし、ＧｅxＳｉ1-xは、Ｂｅのよ
うなｐ型不純物で、１０18ｃｍ-3の濃度までドープされ
る。
【００３３】ＬＥＤ２０は、構成層２１〜２５を形成す
るために化学線エピタキシーのような従来のプロセスを
使用してＧｅxＳｉ1-x上に形成される。構成層２１〜２
５の厚さ、構成およびドーピングを表２に示す。
【００３４】
【表２】
【００３５】構成層の形成後、次のステップでは、オー
ム接点が形成され、デバイスが分離される。オーム接点
２６は、金−亜鉛合金の層を堆積し、円環を形成するよ
うにその金属を光リソグラフィーでパターン形成するこ
とによって、ｐドープ層２５に接触するように形成され
る。
【００３６】ダイオードを分離するため、層２２〜２５
の、金属接触環２６の外側部分がエッチングで除去され
る。ホトレジスト円をマスクとして使用して、環２６の
周りに、ｎドープ層２１で終端するように、メサがエッ
チングされる。環２６の周囲に垂直側壁をもつメサを得
るために、エッチングは、望ましくは反応性イオンエッ
チングによる。
【００３７】次に、いま暴露されたｎドープ層２１との
オーム接点２７が、金−ゲルマニウム合金の層を堆積
し、メサの周りに円形接触環２７を光リソグラフィーで
区画することによって形成される。さらに分離するた
め、環２７と同心円上のメサが層２１を通して化学的に
エッチングされる。
【００３８】最終ステップは、当業者に周知の技術によ
って、不動態絶縁層２８を堆積し、接点２６および２７
への金属相互接続２９を形成することを含む。相互接続
は、シリコン基板上に形成された集積電子回路（図示せ
ず）に都合よく延びる。
【００３９】動作時には、接点２６と２７の間に加えら
れるＤＣバイアス電圧が、環２６の中心を通しての光放
出を誘導する。
【００４０】本実施例の特別の長所は、ＧｅxＳｉ1-x層
の組成が、放出波長の広い選択範囲を与えるさまざまな
インジウムガリウムリン化合物に格子整合するように選
択可能であることである。例えば、インジウムガリウム
リン化合物が６５〜７０％ＧｅをもつＧｅ−Ｓｉバッフ
ァに整合する場合、放出光は緑であるが、１００％Ｇｅ
に格子整合する化合物は赤色光を放出する。従って、大
部分の可視領域がカバーされる。
【００４１】図４は、ヘテロ層上に形成されたＧａＡｓ
表面放出ＬＥＤの断面図である。特に、ＬＥＤ３０は、
シリコン基板１０上の大面積タブ１１内に成長されたＧ
ｅxＳｉ1-x層１２からなるヘテロ構造体上に形成されて
いる。さらに、ＬＥＤは、シリコン基板１０内に統合的
に形成された駆動トランジスタ４０に、金属リード３６
を介して接続されているように図示されている。
【００４２】ＧｅxＳｉ1-x層は、上記の例１で説明され
たようにタブ１１内に形成される。ＧｅxＳｉ1-xは望ま
しくは非ドープであり、ＬＥＤ３０の材料に格子整合す
るために、基本的に純ゲルマニウムからなる最終組成を
達成するのが望ましい。
【００４３】ＬＥＤ３０は、Ｇｅ表面上に例えばＭＢＥ
で成長されたｎドープＡｌyＧａ1-yＡｓの層３１、層３
１上に成長されたｐドープＧａＡｓの層３２、および、
層３２上に成長されたｐ+ドープＡｌyＧａ1-yＡｓの層
３３からなる。ＬＥＤは、層３３への円形ｐ型オーム接
点３４と、層３１へのｎ型オーム接点３５を有する。
【００４４】特定の構造体では、ｎ層３１は１０18／ｃ
ｍ3の濃度までシリコンでドープされて厚さ０．５マイ
クロメートルを有し、ｐ層３２は１０16／ｃｍ3の濃度
までＢｅでドープされて厚さ０．６マイクロメートルを
有する。ｐ+層３３は１０19／ｃｍ3までＢｅでドープさ
れて厚さ０．５マイクロメートルを有する。ｎ接点３５
はニッケル、チタンおよび金の複合層であり、ｐ接点３
４はＡｕＢｅ合金である。ＬＥＤ３０はアルミニウム相
互接続３６でトランジスタ４０に接続される。
【００４５】駆動トランジスタ４０は、当業者に周知の
従来技術によって、シリコン基板１０上に統合的に形成
されたｎ型エミッタ４１、ｐ型ベース４２およびｎ型コ
レクタ４３から基本的に構成される。
【００４６】この例は、本発明が、シリコン電子素子
（例えばトランジスタ４０）およびＩＩＩ−Ｖ半導体光
素子（例えばＬＥＤ３０）が同じ基板上に形成されるこ
とを可能にするという重要な長所を例示する。明らか
に、さらにずっと複雑な回路も同じ基板上に形成可能で
ある。
【００４７】
【発明の効果】以上述べたごとく、本発明によれば、約
８５０℃を超える高温でゲルマニウム−シリコン合金を
成長し、約２５％／マイクロメートル以下の勾配でゲル
マニウム分を増加させることにより、シリコン上に、低
レベルのスレディング転位欠陥しか有さない階層化Ｇｅ
xＳｉ1-x合金の大面積ヘテロ構造体を成長させることが
できる。低濃度のゲルマニウム（．１０≦ｘ≦．５０）
では、このヘテロ層は、ＭＯＤＦＥＴのような歪み層シ
リコンデバイスを成長するための基板として使用可能で
ある。高濃度のＧｅ（．６５≦ｘ≦１．００）では、こ
のヘテロ層は、光放出ダイオードおよびレーザのような
インジウムガリウムリンデバイスのための緩衝層として
シリコン基板上で使用可能である。純ゲルマニウム（ｘ
＝１．００）の濃度では、このヘテロ層はＧａＡｓまた
はＧａＡｓ／ＡｌＧａＡｓデバイスのために使用可能で
ある。
【図面の簡単な説明】
【図１】低欠陥密度半導体ヘテロ構造体を形成する方法
を説明するブロック図である。
【図２】歪みシリコン層ＭＯＤＦＥＴの断面図である。
【図３】インジウムガリウムヒ素表面放出ＬＥＤの断面
図である。
【図４】集積駆動トランジスタをもつガリウムヒ素ＬＥ
Ｄの断面図である。
【符号の説明】
１ ＧｅxＳｉ1-xキャップ層 ２ 階層化層 ３ シリコン基板 ４ 歪みシリコン層 ５ ＧｅxＳｉ1-x層 ６Ａ，６Ｂ ｎ+接触領域 ７ ショットキー障壁接点 ８Ａ，８Ｂ オーム接点 ９ 誘電体層 １０ シリコン基板 １１ タブ １２ ＧｅxＳｉ1-x層 ２０ 表面放出ＬＥＤ ２５ ｐドープ層 ２６ オーム接点 ２７ オーム接点 ２８ 不動態絶縁層 ２９ 金属相互接続 ３０ 表面放出ＬＥＤ ３１ ｎドープＡｌyＧａ1-yＡｓ層 ３２ ｐドープＧａＡｓ層 ３３ ｐ+ドープＡｌyＧａ1-yＡｓ層 ３４ ｐ接点 ３５ ｎ接点 ３６ 金属リード ４０ 駆動トランジスタ ４１ ｎ型エミッタ ４２ ｐ型ベース ４３ ｎ型コレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユージーン アーサー フィッツジェラ ルド ジュニア アメリカ合衆国 08807 ニュージャー ジー ブリッジウォーター、グリーンフ ィールド ロード 285 (72)発明者 マーチン ローレンス グリーン アメリカ合衆国 07901 ニュージャー ジー サミット、セヴン オークス ド ライヴ 28 (72)発明者 ヤーフン キー アメリカ合衆国 08822 ニュージャー ジー フレミントン、イーウィング ド ライヴ ５ (56)参考文献 特開 昭61−64118（ＪＰ，Ａ) 特開 平２−199875（ＪＰ，Ａ) 特開 平２−172900（ＪＰ，Ａ)

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 （Ａ）単結晶シリコン基板を準備するス
    テップと、 （Ｂ）前記シリコン基板上に、８５０℃以上の温度で、
    約２５％／μｍ以下の勾配で増大するゲルマニウム成分
    をもつＧｅxＳｉ1-xの階層化層をエピタキシャル成長す
    るステップと、 （Ｃ）前記ＧｅxＳｉ1-xの階層化層上に半導体材料の層
    をエピタキシャル成長するステップと からなることを特徴とする半導体デバイスの製造方法。
  2. 【請求項２】 前記半導体材料の層が、１００オングス
    トローム以上の厚さを有する、前記Ｇｅ x Ｓｉ 1-x の階層
    化層の表面と等しい材料組成のＧｅ−Ｓｉ合金のキャッ
    プ層（１）を有することを特徴とする請求項１の方法。
  3. 【請求項３】 前記ＧｅxＳｉ1-xの階層化層の最上層
    が、０．１≦ｘ≦０．５の範囲の最終組成を有し、前記
    半導体材料の層が、Ｓｉからなることを特徴とする請求
    項１の方法。
  4. 【請求項４】 前記ＧｅxＳｉ1-xの階層化層の最上層
    が、０．６５≦ｘ≦１．０の範囲の最終組成を有し、前
    記半導体材料の層が、ＩｎＧａＰからなることを特徴と
    する請求項１の方法。
  5. 【請求項５】 前記ＧｅxＳｉ1-xの階層化層の最上層
    が、純Ｇｅの最終組成を有し、前記半導体材料の層が、
    ＧａＡｓまたはＡｌＧａＡｓからなることを特徴とする
    請求項１の方法。
  6. 【請求項６】 前記（Ｂ）ステップのエピタキシャル成
    長は、分子線エピタキシーで行われることを特徴とする
    請求項１の方法。
  7. 【請求項７】 前記（Ｂ）ステップのエピタキシャル成
    長は、ＣＶＤで行われることを特徴とする請求項１の方
    法。
  8. 【請求項８】 （Ｄ）前記ＧｅxＳｉ1-xの階層化層と前
    記キャップ層の厚さの和に等しい深さを有する陥没タブ
    を前記シリコン基板に設けるステップを更に有すること
    を特徴とする請求項２の方法。
  9. 【請求項９】 前記（Ｂ）ステップのＧｅxＳｉ1-xの階
    層化層の成長温度は、ＧｅxＳｉ1-xの融点に比例して変
    化することを特徴とする請求項１の方法。
  10. 【請求項１０】 前記（Ｂ）ステップの階層化ＧｅxＳ
    ｉ1-x層の面積が、１２０００平方ミクロンを超えるこ
    とを特徴とする請求項１の方法。
  11. 【請求項１１】 １０％から５０％の範囲のＧｅ濃度を
    有するＧｅ−Ｓｉ合金製の第１層（２）と、 前記第１層（２）上にエピタキシャル成長された歪みシ
    リコン層（４）と、 前記歪みシリコン層（４）上にエピタキシャル成長され
    たＧｅ−Ｓｉ合金製の第２層（５）と、 前記第２層（５）は、前記歪みシリコン層（４）に電気
    的に接触するために、離間して形成された一対のｎ型に
    ドープされた接触領域（６Ａ，６Ｂ）を含み、 前記接触領域（６Ａ，６Ｂ）の一方（６Ａ）に接触す
    る、前記第２層（５）上に配置されたソース（またはド
    レイン）用のオーム接触手段（８Ａ）と、 前記接触領域（６Ａ，６Ｂ）の他方（６Ｂ）に接触す
    る、前記第２層（５）上に配置されたドレイン（または
    ソース）用のオーム接触手段（８Ｂ）と、 前記一対のソース用およびドレイン用のオーム接触手段
    （８Ａ，８Ｂ）の間で、前記第２層（５）上に配置され
    たショットキー障壁接触手段（９）とからなり、 前記ソースおよびドレイン用のオーム接触手段（８Ａ，
    ８Ｂ）の間の伝導が、前記ショットキー障壁接触手段
    （９）への負電圧の印加によって高められることを特徴
    とするＭＯＤＦＥＴ半導体デバイス。
  12. 【請求項１２】 前記第１層（２）は、５×１０16ｃｍ
    -2以下のスレディング転位密度を有することを特徴とす
    る請求項１１のデバイス。
  13. 【請求項１３】 前記歪みシリコン層（４）が、非ドー
    プであることを特徴とする請求項１１のデバイス。
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