JP2003517726A - 緩和シリコンゲルマニウム層の作製方法 - Google Patents
緩和シリコンゲルマニウム層の作製方法Info
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Abstract
(57)【要約】
半導体材料およびそれに基づくストラクチャの作製方法であって、この方法は、単結晶シリコン基板を供給し、ＧｅxＨyＣｌzをゲルマニウム成分のソースガスに用いて、８５０℃より高い温度でシリコン基板上に、２５％Ｇｅ／μｍより小さい勾配で０．１≦ｘ≦１の範囲の最終組成になるまでゲルマニウム濃度を増加させて、勾配Ｓｉ1-xＧｅx層をエピタキシャル成長させ、該勾配層上に半導体材料の層をエピタキシャル成長することを含む方法である。
Description
【０００１】
（優先権情報）
本出願は、１９９９年９月２０日出願の暫定(provinal)出願番号第６０／１５
４，８５１号からの優先権を主張する。
４，８５１号からの優先権を主張する。
【０００２】
（技術分野）
この発明は、緩和ＳｉＧｅ層の分野に関する。
【０００３】
（背景技術）
オプトエレクトロニクスおよびエレクトロニクスにおけるＳｉ基板上の緩和Ｓ
ｉＧｅ層の付与において、高品質の材料を安価に形成する方法を得ることが要求
されている。緩和ＳｉＧｅ層の開発およびその付与については、Ｅ．Ａ．Ｆｉｔ
ｚｇｅｒａｌｄおよびＬ．Ｃ．Ｋｉｍｅｒｌｉｎｇによる「シリコン系マイクロ
フォトニクスおよび集積形オプトエレクトロニクス」（”Ｓｉｌｉｃｏｎ−ｂａ
ｓｅｄ Ｍｉｃｒｏｐｈｏｔｏｎｉｃｓ ａｎｄ Ｉｎｔｅｇｒａｔｅｄ Ｏｐ
ｔｏｅｌｅｒｃｔｒｏｎｉｃｓ”）（ＭＲＳ Ｂｕｌｌｅｔｉｎ，ｖｏｌ．２３
，１９９８）に概要が記されている。さらに、ＳｉＧｅ／Ｓｉヘテロストラクチ
ャにおける特有の付与について、Ｅ．Ａ．Ｆｉｔｚｇｅｒａｌｄによる「ＳｉＧ
ｅナノストラクチャ」（“ＳｉＧｅ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ”）（「Ａ
ｎｎｕａｌ Ｒｅｖｉｅｗ ｏｆ Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ」、４１
７頁、１９９５年）に詳細が記されている。これらの参考文献では、緩和ＳｉＧ
ｅバッファは化学的気相成長法（ＣＶＤ）を用いて堆積されている。
ｉＧｅ層の付与において、高品質の材料を安価に形成する方法を得ることが要求
されている。緩和ＳｉＧｅ層の開発およびその付与については、Ｅ．Ａ．Ｆｉｔ
ｚｇｅｒａｌｄおよびＬ．Ｃ．Ｋｉｍｅｒｌｉｎｇによる「シリコン系マイクロ
フォトニクスおよび集積形オプトエレクトロニクス」（”Ｓｉｌｉｃｏｎ−ｂａ
ｓｅｄ Ｍｉｃｒｏｐｈｏｔｏｎｉｃｓ ａｎｄ Ｉｎｔｅｇｒａｔｅｄ Ｏｐ
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，１９９８）に概要が記されている。さらに、ＳｉＧｅ／Ｓｉヘテロストラクチ
ャにおける特有の付与について、Ｅ．Ａ．Ｆｉｔｚｇｅｒａｌｄによる「ＳｉＧ
ｅナノストラクチャ」（“ＳｉＧｅ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ”）（「Ａ
ｎｎｕａｌ Ｒｅｖｉｅｗ ｏｆ Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ」、４１
７頁、１９９５年）に詳細が記されている。これらの参考文献では、緩和ＳｉＧ
ｅバッファは化学的気相成長法（ＣＶＤ）を用いて堆積されている。
【０００４】
最良の条件および作製物の下で、ＣＶＤはもっとも安価な結晶半導体薄膜層の
堆積方法である。ＳｉＧｅ層は比較的厚膜であるため、高い薄膜成長速度は緩和
ＳｉＧｅ材料をＳｉ基板上に安価に作製する上で不可欠である。これまでに知ら
れているもっとも高い成長速度は、非市販の装置により堆積されたもので、ＣＶ
Ｄを用いて得られており、その最大成長速度は約６μｍ／ｈｒである。
堆積方法である。ＳｉＧｅ層は比較的厚膜であるため、高い薄膜成長速度は緩和
ＳｉＧｅ材料をＳｉ基板上に安価に作製する上で不可欠である。これまでに知ら
れているもっとも高い成長速度は、非市販の装置により堆積されたもので、ＣＶ
Ｄを用いて得られており、その最大成長速度は約６μｍ／ｈｒである。
【０００５】
現在の研究環境におけるＳｉＧｅ緩和バッファの作製方法では、一般に、シリ
コンのソースガスとしてシランまたはジクロロシラン、およびゲルマニウムのソ
ースガスとしてゲルマンが用いられている。シラン分子は四つの水素原子に囲ま
れた一つのシリコン原子からなり、ジクロロシランは二つの水素原子が塩素原子
で置換されていること以外は同じであり、ゲルマンは一つのゲルマニウム原子に
四つの水素原子が結合したものである。これらのガスは高温のシリコンウェハを
横切って流れる。ガスが分解することで半導体基板上にＳｉまたはＧｅ原子が堆
積し、基板が十分な温度に達していれば、結晶薄膜成長が進行する。
コンのソースガスとしてシランまたはジクロロシラン、およびゲルマニウムのソ
ースガスとしてゲルマンが用いられている。シラン分子は四つの水素原子に囲ま
れた一つのシリコン原子からなり、ジクロロシランは二つの水素原子が塩素原子
で置換されていること以外は同じであり、ゲルマンは一つのゲルマニウム原子に
四つの水素原子が結合したものである。これらのガスは高温のシリコンウェハを
横切って流れる。ガスが分解することで半導体基板上にＳｉまたはＧｅ原子が堆
積し、基板が十分な温度に達していれば、結晶薄膜成長が進行する。
【０００６】
薄膜の成長速度の上限は二つの主要因により規定される。一つの要因は、ＣＶ
Ｄ堆積装置の基板領域以外の領域が薄膜堆積物によって過度にコーティングされ
ていくことである。この堆積が過剰であると連続した多数のウェハ堆積処理が妨
げられ、価格上昇の因となる。さらなる課題は、高い成長速度で膜を堆積しよう
とした場合気相核生成が生じ、この核生成においてＳｉＧｅ，Ｓｉ，またはＧｅ
の粒子がガス流中に形成され、次いでそれらがウェハ基板上に堆積することであ
る。
Ｄ堆積装置の基板領域以外の領域が薄膜堆積物によって過度にコーティングされ
ていくことである。この堆積が過剰であると連続した多数のウェハ堆積処理が妨
げられ、価格上昇の因となる。さらなる課題は、高い成長速度で膜を堆積しよう
とした場合気相核生成が生じ、この核生成においてＳｉＧｅ，Ｓｉ，またはＧｅ
の粒子がガス流中に形成され、次いでそれらがウェハ基板上に堆積することであ
る。
【０００７】
このエピタキシャル膜中への粒子の混入は、材料の品質を局部的に劣化させる
だけでなく、付加的なスレッディング(threading)転位の不均質核生成サイトと
しても機能する。このため、高温かつ高成長速度で堆積を行うと、高い欠陥濃度
および劣悪な表面モホロジを有した材料が生じる。すなわち、従来のＣＶＤ堆積
用のガスケミストリ(chemistry)には、高品質の膜を高成長速度で作製する上で
問題がある。
だけでなく、付加的なスレッディング(threading)転位の不均質核生成サイトと
しても機能する。このため、高温かつ高成長速度で堆積を行うと、高い欠陥濃度
および劣悪な表面モホロジを有した材料が生じる。すなわち、従来のＣＶＤ堆積
用のガスケミストリ(chemistry)には、高品質の膜を高成長速度で作製する上で
問題がある。
【０００８】
この問題の源はゲルマンの分解温度である。ゲルマン分子はシランよりもさら
に低温で分解する。したがって、ゲルマンを用いた場合、ある所定の温度および
ガス濃度において、気相核生成および装置コーティングのレベルが増加する。こ
の問題は、高濃度のゲルマニウム膜の場合、気相中のゲルマニウム濃度が相応し
て高まるため、さらに重大である。緩和ＳｉＧｅの用途の多くは１０％より多い
Ｇｅ濃度を必要とするため、この問題は大半の緩和ＳｉＧｅ薄膜成長においてき
わめてシビアである。
に低温で分解する。したがって、ゲルマンを用いた場合、ある所定の温度および
ガス濃度において、気相核生成および装置コーティングのレベルが増加する。こ
の問題は、高濃度のゲルマニウム膜の場合、気相中のゲルマニウム濃度が相応し
て高まるため、さらに重大である。緩和ＳｉＧｅの用途の多くは１０％より多い
Ｇｅ濃度を必要とするため、この問題は大半の緩和ＳｉＧｅ薄膜成長においてき
わめてシビアである。
【０００９】
（発明の開示）
この先行技術の問題点の一解決法として、装置コーティングおよび粒子の気相
核生成が減少するようにガスケミストリを変化させることがある。このためには
、高温で分解するゲルマニウムソースを使用することが望ましい。
核生成が減少するようにガスケミストリを変化させることがある。このためには
、高温で分解するゲルマニウムソースを使用することが望ましい。
【００１０】
したがって、本発明は、半導体材料およびそれに基づくストラクチャの作製方
法を提供することを目的とする。この作製方法は、単結晶シリコン基板の供給；
ＧｅxＨyＣｌzをゲルマニウム成分のソースガスに用いてシリコン基板上に８５
０℃より高い温度で、２５％Ｇｅ／μｍより小さい勾配で０．１≦ｘ≦１の範囲
の最終組成になるまでゲルマニウム濃度を増加させて、勾配Ｓｉ1-xＧｅx層をエ
ピタキシャル成長；およびこの勾配層（ｇｒａｄｅｄ ｌａｙｅｒ）の上に半導
体材料の層をエピタキシャル成長すること、を含む。
法を提供することを目的とする。この作製方法は、単結晶シリコン基板の供給；
ＧｅxＨyＣｌzをゲルマニウム成分のソースガスに用いてシリコン基板上に８５
０℃より高い温度で、２５％Ｇｅ／μｍより小さい勾配で０．１≦ｘ≦１の範囲
の最終組成になるまでゲルマニウム濃度を増加させて、勾配Ｓｉ1-xＧｅx層をエ
ピタキシャル成長；およびこの勾配層（ｇｒａｄｅｄ ｌａｙｅｒ）の上に半導
体材料の層をエピタキシャル成長すること、を含む。
【００１１】
（発明を実施するための最良の形態）
図１は各種ソースガスにおける温度に対するシリコンの成長速度を示すグラフ
である。明らかに二つの異なる成長レジーム(regimes)が存在する。低温では、
成長速度は指数的な温度依存性があり、成長が反応速度すなわち運動学的制限で
あることを示している。高温では、成長速度は温度依存性が弱く、成長が質量輸
送すなわち拡散制限であることを示している。エピタキシャル層は、成長時の温
度変動の影響が最小になるように質量輸送制限レジームで形成される。
である。明らかに二つの異なる成長レジーム(regimes)が存在する。低温では、
成長速度は指数的な温度依存性があり、成長が反応速度すなわち運動学的制限で
あることを示している。高温では、成長速度は温度依存性が弱く、成長が質量輸
送すなわち拡散制限であることを示している。エピタキシャル層は、成長時の温
度変動の影響が最小になるように質量輸送制限レジームで形成される。
【００１２】
周知のように、シラン分子中の水素原子がより多く塩素原子に置換する程、ソ
ースガスの分解温度は高くなる。この現象は、ソースガス中の塩素濃度が増える
にしたがって反応制限レジームが高温側にシフトしていることで実証される。例
えば、シリコンテトラオキサイド（ＳｉＣｌ4）の成長曲線は、シラン（ＳｉＨ4 ）の成長曲線から２００℃以上高温側にシフトしている。このため、ＳｉＣｌ4
を用いたエピタキシャル膜は、ＳｉＨ4を用いたものよりもはるかに高い温度で
気相核生成や装置コーティングを起こすことなく成長させることができる。さら
に、これらの塩素系ソースガスケミストリを用いることで高温でのきわめて高い
成長速度が得られる。
ースガスの分解温度は高くなる。この現象は、ソースガス中の塩素濃度が増える
にしたがって反応制限レジームが高温側にシフトしていることで実証される。例
えば、シリコンテトラオキサイド（ＳｉＣｌ4）の成長曲線は、シラン（ＳｉＨ4 ）の成長曲線から２００℃以上高温側にシフトしている。このため、ＳｉＣｌ4
を用いたエピタキシャル膜は、ＳｉＨ4を用いたものよりもはるかに高い温度で
気相核生成や装置コーティングを起こすことなく成長させることができる。さら
に、これらの塩素系ソースガスケミストリを用いることで高温でのきわめて高い
成長速度が得られる。
【００１３】
ＳｉＧｅ膜の成長における主要課題はゲルマンガスの低い分解温度であるため
、本発明ではゲルマニウム−塩素系ガスを用いて分解温度を上昇させている。シ
リコンシステムの場合と同様に、クロロゲルマンを用いて、気相核生成を増加さ
せることなく、成長温度をゲルマンの成長温度以上で２００℃を越えて上昇した
温度にすることができる。このようにして、ガスの分解温度を、きわめて高い成
長速度が高温で得られるように最適選択することができる。もっとも簡単に入手
できるゲルマニウム−塩素のソースガスはゲルマニウムテトラクロライド（Ｇｅ
Ｃｌ4）である。このガスは、ゲルマンと違って、８００℃より高い成長温度で
使用可能であり、それにより過度な装置コーティングおよび粒子形成を生じるこ
となく厚膜の緩和ＳｉＧｅ層を成長させることができる。シラン、ジクロロシラ
ン、トリクロロシラン、およびシリコンテトラクロライドなどの、あらゆるシリ
コン用ソースガスと組み合わせて高品質のＳｉＧｅ層を形成することができる。
、本発明ではゲルマニウム−塩素系ガスを用いて分解温度を上昇させている。シ
リコンシステムの場合と同様に、クロロゲルマンを用いて、気相核生成を増加さ
せることなく、成長温度をゲルマンの成長温度以上で２００℃を越えて上昇した
温度にすることができる。このようにして、ガスの分解温度を、きわめて高い成
長速度が高温で得られるように最適選択することができる。もっとも簡単に入手
できるゲルマニウム−塩素のソースガスはゲルマニウムテトラクロライド（Ｇｅ
Ｃｌ4）である。このガスは、ゲルマンと違って、８００℃より高い成長温度で
使用可能であり、それにより過度な装置コーティングおよび粒子形成を生じるこ
となく厚膜の緩和ＳｉＧｅ層を成長させることができる。シラン、ジクロロシラ
ン、トリクロロシラン、およびシリコンテトラクロライドなどの、あらゆるシリ
コン用ソースガスと組み合わせて高品質のＳｉＧｅ層を形成することができる。
【００１４】
このゲルマニウムテトラクロライドを用いた高温での膜の堆積能力は、緩和勾
配層中のスレッディング転位密度を低下させるものでもある。緩和勾配ストラク
チャ中の転位密度は、成長時に指数的な温度依存性をもつ。図２は、ＳｉＧｅ勾
配層の成長温度に対する転位密度の実験的データを示すグラフである。一般には
、３０％Ｇｅの最終組成のＳｉＧｅ緩和バッファは、８００℃を大幅に越える温
度ではシビアな気相核生成を起こさずに成長させることは不可能である。
配層中のスレッディング転位密度を低下させるものでもある。緩和勾配ストラク
チャ中の転位密度は、成長時に指数的な温度依存性をもつ。図２は、ＳｉＧｅ勾
配層の成長温度に対する転位密度の実験的データを示すグラフである。一般には
、３０％Ｇｅの最終組成のＳｉＧｅ緩和バッファは、８００℃を大幅に越える温
度ではシビアな気相核生成を起こさずに成長させることは不可能である。
【００１５】
従来のソースガスを８００℃の成長温度で用いると、１０5ｃｍ-2の中央域の
転位密度が生じる。ゲルマニウムテトラクロライドプロセスを用いると、成長温
度を粒子の堆積もしくは装置コーティングを生じることなく１０００℃以上に高
めることができる。図２から、１０００℃以上の成長温度によって１０5ｃｍ-2
より低い転位密度の膜のレジームが得られることが明らかである。すなわち、別
種のゲルマニウム導入用ソースガスを混合することによって、緩和ＳｉＧｅ層中
の欠陥密度が改善（低下）する。
転位密度が生じる。ゲルマニウムテトラクロライドプロセスを用いると、成長温
度を粒子の堆積もしくは装置コーティングを生じることなく１０００℃以上に高
めることができる。図２から、１０００℃以上の成長温度によって１０5ｃｍ-2
より低い転位密度の膜のレジームが得られることが明らかである。すなわち、別
種のゲルマニウム導入用ソースガスを混合することによって、緩和ＳｉＧｅ層中
の欠陥密度が改善（低下）する。
【００１６】
このガスケミストリを用いて堆積されるストラクチャは、本願に引用して援用
する、Ｂｒａｓｅｎ他による米国特許第５，２２１，４１３号に概括されたもの
に類似している。図３Ａおよび図３Ｂは、本発明に係る緩和ＳｉＧｅ勾配バッフ
ァ層を用いたシリコン基板上に、それぞれＳｉ1-xＧｅx（０＜ｘ≦１）およびＳ
ｉ0.7Ｇｅ0.3の均質キャップ層を有した例示的ストラクチャの模式的ブロック図
である。これらストラクチャは、単結晶シリコン基板３００、ＳｉＧｅ勾配バッ
ファ層３０２、および均質濃度のＳｉＧｅキャップ層３０４，３０６を含む。Ｓ
ｉＧｅバッファ層３０２は、通常２５％Ｇｅ／μｍより小さい勾配（ｇｒａｄｉ
ｅｎｔ）でＧｅ濃度を増加させた一連の複数のＳｉＧｅ層からなる。Ｇｅ濃度を
漸増させることにより、ＳｉとＧｅとの格子不整合に基づく歪みが軽減されて、
スレッディング転位密度が最小になる。キャップ層は、デバイス製造のプラット
フォームとして使用可能な、均一なＧｅ濃度を有した高品質ＳｉＧｅ層からなる
。
する、Ｂｒａｓｅｎ他による米国特許第５，２２１，４１３号に概括されたもの
に類似している。図３Ａおよび図３Ｂは、本発明に係る緩和ＳｉＧｅ勾配バッフ
ァ層を用いたシリコン基板上に、それぞれＳｉ1-xＧｅx（０＜ｘ≦１）およびＳ
ｉ0.7Ｇｅ0.3の均質キャップ層を有した例示的ストラクチャの模式的ブロック図
である。これらストラクチャは、単結晶シリコン基板３００、ＳｉＧｅ勾配バッ
ファ層３０２、および均質濃度のＳｉＧｅキャップ層３０４，３０６を含む。Ｓ
ｉＧｅバッファ層３０２は、通常２５％Ｇｅ／μｍより小さい勾配（ｇｒａｄｉ
ｅｎｔ）でＧｅ濃度を増加させた一連の複数のＳｉＧｅ層からなる。Ｇｅ濃度を
漸増させることにより、ＳｉとＧｅとの格子不整合に基づく歪みが軽減されて、
スレッディング転位密度が最小になる。キャップ層は、デバイス製造のプラット
フォームとして使用可能な、均一なＧｅ濃度を有した高品質ＳｉＧｅ層からなる
。
【００１７】
図３Ａは一般的ストラクチャを示したもので、キャップ層３０４のＧｅ濃度は
０＜ｘ≦１の範囲で可変である。図３Ｂは、キャップ層３０６がＳｉ0.7Ｇｅ0.3 である場合のストラクチャを示している。本記載のゲルマニウム−塩素系ソース
ガスを用いることにより、これらストラクチャを低欠陥かつ低価格で形成するこ
とができる。
０＜ｘ≦１の範囲で可変である。図３Ｂは、キャップ層３０６がＳｉ0.7Ｇｅ0.3 である場合のストラクチャを示している。本記載のゲルマニウム−塩素系ソース
ガスを用いることにより、これらストラクチャを低欠陥かつ低価格で形成するこ
とができる。
【００１８】
数種の好適な実施形態に関連して本発明を明示および説明したが、本発明の範
囲内で形状および細部に種々の変更、削除、および追加を行うことができる。
囲内で形状および細部に種々の変更、削除、および追加を行うことができる。
【図１】 エピタキシャルシリコンの成長速度を各種Ｓｉソースガス毎の成
長温度の関数として示すグラフである。
長温度の関数として示すグラフである。
【図２】 ＣＶＤリアクタにおける成長温度に対する緩和ＳｉＧｅ勾配層の
表面のスレッディング転位密度のグラフである。
表面のスレッディング転位密度のグラフである。
【図３Ａ】 本発明に係る緩和ＳｉＧｅ勾配バッファ層を用いたシリコン基
板上に、Ｓｉ1-xＧｅx（０＜ｘ≦１）の均質キャップ層を有した例示的ストラク
チャの模式的ブロック図である。
板上に、Ｓｉ1-xＧｅx（０＜ｘ≦１）の均質キャップ層を有した例示的ストラク
チャの模式的ブロック図である。
【図３Ｂ】 本発明に係る緩和ＳｉＧｅ勾配バッファ層を用いたシリコン基
板上に、Ｓｉ0.7Ｇｅ0.3の均質キャップ層を有した例示的ストラクチャの模式的
ブロック図である。
板上に、Ｓｉ0.7Ｇｅ0.3の均質キャップ層を有した例示的ストラクチャの模式的
ブロック図である。
【手続補正書】
【提出日】平成１４年１２月６日（２００２．１２．６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
─────────────────────────────────────────────────────
【要約の続き】
Claims (8)
- 【請求項１】 半導体材料の作製方法は、 単結晶シリコン基板の供給するステップと、 ＧｅxＨyＣｌzをゲルマニウム成分のソースガスに用いて、８５０℃より高い温
度で前記シリコン基板上に、２５％Ｇｅ／μｍより小さい勾配で０．１≦ｘ≦１
の範囲の最終組成になるまでゲルマニウム濃度を増加させて、勾配Ｓｉ1-xＧｅx 層をエピタキシャル成長させるステップと、 前記勾配層上に半導体材料の層をエピタキシャル成長させるステップと、を含
むことを特徴とする半導体材料の作製方法。 - 【請求項２】 請求項１の方法は、さらに前記ゲルマニウム成分用ソースガ
スのＧｅxＨyＣｌzとシリコン成分用のシランガスとを混合するステップを含む
ことを特徴とする半導体材料の作製方法。 - 【請求項３】 請求項１の方法は、さらに前記ゲルマニウム成分用ソースガ
スのＧｅxＨyＣｌzと前記シリコン成分用のジクロロシランガスとを混合するス
テップを含むことを特徴とする半導体材料の作製方法。 - 【請求項４】 請求項１の方法は、さらに前記ゲルマニウム成分用ソースガ
スのＧｅxＨyＣｌzと前記シリコン成分用のトリクロロシランガスとを混合する
ステップを含むことを特徴とする方法。 - 【請求項５】 請求項２の方法において、前記ゲルマニウム成分のソースガ
スはゲルマニウムテトラクロライド（ＧｅＣｌ4）を含むことを特徴とする半導
体材料の作製方法。 - 【請求項６】 請求項３の方法において、前記ゲルマニウム成分のソースガ
スはゲルマニウムテトラクロライド（ＧｅＣｌ4）を含むことを特徴とする半導
体材料の作製方法。 - 【請求項７】 請求項４の方法において、前記ゲルマニウム成分のソースガ
スはゲルマニウムテトラクロライド（ＧｅＣｌ4）を含むことを特徴とする半導
体材料の作製方法。 - 【請求項８】 半導体ストラクチャは、 単結晶シリコン基板と、 ＧｅxＨyＣｌzを前記ゲルマニウム成分のソースガスに用いて、８５０℃より
高い温度で前記シリコン基板上に、２５％Ｇｅ／μｍより小さい勾配で前記０．
１≦ｘ≦１の範囲の最終組成になるまでゲルマニウム濃度を増加させて、エピタ
キシャル成長させた勾配Ｓｉ1-xＧｅx層と、 前記勾配層上にエピタキシャル成長させた半導体材料の層と、 を含むことを特徴とする半導体ストラクチャ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15485199P | 1999-09-20 | 1999-09-20 | |
| US60/154,851 | 1999-09-20 | ||
| PCT/US2000/040938 WO2001022482A1 (en) | 1999-09-20 | 2000-09-19 | Method of producing relaxed silicon germanium layers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003517726A true JP2003517726A (ja) | 2003-05-27 |
Family
ID=22553074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001525758A Pending JP2003517726A (ja) | 1999-09-20 | 2000-09-19 | 緩和シリコンゲルマニウム層の作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1214735A1 (ja) |
| JP (1) | JP2003517726A (ja) |
| WO (1) | WO2001022482A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028277A (ja) * | 2006-07-25 | 2008-02-07 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| JP2013012750A (ja) * | 2008-03-20 | 2013-01-17 | Siltronic Ag | ヘテロエピタキシャル層を備えた半導体ウェハ及び前記ウェハの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7041170B2 (en) * | 1999-09-20 | 2006-05-09 | Amberwave Systems Corporation | Method of producing high quality relaxed silicon germanium layers |
| EP1482549B1 (en) | 2003-05-27 | 2011-03-30 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Method of fabrication of a heteroepitaxial microstructure |
| AU2002341803A1 (en) | 2001-09-24 | 2003-04-07 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| FR2836159B1 (fr) * | 2002-02-15 | 2004-05-07 | Centre Nat Rech Scient | Procede de formation de couche de carbure de silicium ou de nitrure d'element iii sur un substrat adapte |
| US7060632B2 (en) * | 2002-03-14 | 2006-06-13 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| GB0212616D0 (en) | 2002-05-31 | 2002-07-10 | Univ Warwick | Formation of lattice-tuning semiconductor substrates |
| AU2003247513A1 (en) | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
| EP1530800B1 (en) | 2002-08-23 | 2016-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| US7594967B2 (en) * | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
| EP1593145A2 (en) | 2002-10-30 | 2005-11-09 | Amberwave Systems Corporation | Methods for preserving strained semiconductor layers during oxide layer formation |
| DE102005000826A1 (de) * | 2005-01-05 | 2006-07-20 | Siltronic Ag | Halbleiterscheibe mit Silicium-Germanium-Schicht und Verfahren zu deren Herstellung |
| EP4220686B1 (en) * | 2022-01-31 | 2024-07-10 | Siltronic AG | Method for depositing a strain relaxed graded buffer layer of silicon germanium on a surface of a substrate |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3935040A (en) * | 1971-10-20 | 1976-01-27 | Harris Corporation | Process for forming monolithic semiconductor display |
| US5221413A (en) * | 1991-04-24 | 1993-06-22 | At&T Bell Laboratories | Method for making low defect density semiconductor heterostructure and devices made thereby |
-
2000
- 2000-09-19 JP JP2001525758A patent/JP2003517726A/ja active Pending
- 2000-09-19 WO PCT/US2000/040938 patent/WO2001022482A1/en not_active Application Discontinuation
- 2000-09-19 EP EP00974128A patent/EP1214735A1/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028277A (ja) * | 2006-07-25 | 2008-02-07 | Shin Etsu Handotai Co Ltd | 半導体基板の製造方法 |
| JP2013012750A (ja) * | 2008-03-20 | 2013-01-17 | Siltronic Ag | ヘテロエピタキシャル層を備えた半導体ウェハ及び前記ウェハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1214735A1 (en) | 2002-06-19 |
| WO2001022482A1 (en) | 2001-03-29 |
| WO2001022482A9 (en) | 2002-08-08 |
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