JP2780325B2 - 半導体積層構造及びこれを有する半導体素子 - Google Patents
半導体積層構造及びこれを有する半導体素子Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体積層構造及びこれを用いた半導体素子
に関する。
に関する。
（従来の技術） 化合物半導体及び混晶半導体は、電子移動度が大き
い、発光機能を有する、特有のエネルギー帯構造に起因
する新しい物理現象が認められる等、SiやGeなどの単一
元素半導体にはみられない特徴を有していることから、
超高速演算素子用材料、超高周波発振素子用材料、オプ
トエレクトロニクス素子用材料として注目されている。
近年では、特にヘテロ接合を利用したバイポーラトラン
ジスタや電界効果トランジスタの研究開発が盛んに行な
われている。
い、発光機能を有する、特有のエネルギー帯構造に起因
する新しい物理現象が認められる等、SiやGeなどの単一
元素半導体にはみられない特徴を有していることから、
超高速演算素子用材料、超高周波発振素子用材料、オプ
トエレクトロニクス素子用材料として注目されている。
近年では、特にヘテロ接合を利用したバイポーラトラン
ジスタや電界効果トランジスタの研究開発が盛んに行な
われている。
これらの半導体素子を作製するための半導体層は、通
常分子線エピタキシー法（以降MBE法と称す）や有機金
属気相成長法（以降MOVPE法と称す）により形成され
る。これらによりヘテロ接合を形成する場合、GaAsとAl
GaAsのように、格子定数が元々ほぼ等しいため格子整合
をあまり考える必要のない例外的組み合せを除けば、ミ
スフィット転位の発生を防止するために格子定数を一致
させる必要がある。そのために、InPとInGaAs、或はGaA
sとInGaPのような２元化合物半導体と３元混晶半導体の
組合せ、もしくはAlInAsとInGaAsといった３元混晶半導
体と他の３元混晶半導体の組合せを用いることが多い。
常分子線エピタキシー法（以降MBE法と称す）や有機金
属気相成長法（以降MOVPE法と称す）により形成され
る。これらによりヘテロ接合を形成する場合、GaAsとAl
GaAsのように、格子定数が元々ほぼ等しいため格子整合
をあまり考える必要のない例外的組み合せを除けば、ミ
スフィット転位の発生を防止するために格子定数を一致
させる必要がある。そのために、InPとInGaAs、或はGaA
sとInGaPのような２元化合物半導体と３元混晶半導体の
組合せ、もしくはAlInAsとInGaAsといった３元混晶半導
体と他の３元混晶半導体の組合せを用いることが多い。
上記のヘテロ接合界面を傾斜接合型とする場合には、
格子整合を保ちつつ結晶組成を徐々に変化させるため
に、遷移領域（以降グレーデッド層と称する）が形成さ
れる。一例として、第４図にInPとIn0.53Ga0.47Asが接
合された傾斜接合型ヘテロ接合の模式図を示す。第４図
において、InP層28とIn0.53Ga0.47As層30の間にはIn1-x
GaxAs1-yPyからなるグレーデッド層29が形成されてい
る。このグレーデッド層29は、III族元素の原子面内にI
nとGaが、またＶ族元素の原子面内にＰとAsが混在して
いる点に特徴があり、それらの原子数比が制御されるこ
とにより組成制御がなされ、格子整合がとられている。
実際にMBE法やMOVPE法により上記のようなグレーデッド
層を形成する場合には、構成元素の分子線のフラックス
比、或は構成元素を含有する原料ガスの分圧比を制御し
つつ連続的に変化させる方法が用いられる。
格子整合を保ちつつ結晶組成を徐々に変化させるため
に、遷移領域（以降グレーデッド層と称する）が形成さ
れる。一例として、第４図にInPとIn0.53Ga0.47Asが接
合された傾斜接合型ヘテロ接合の模式図を示す。第４図
において、InP層28とIn0.53Ga0.47As層30の間にはIn1-x
GaxAs1-yPyからなるグレーデッド層29が形成されてい
る。このグレーデッド層29は、III族元素の原子面内にI
nとGaが、またＶ族元素の原子面内にＰとAsが混在して
いる点に特徴があり、それらの原子数比が制御されるこ
とにより組成制御がなされ、格子整合がとられている。
実際にMBE法やMOVPE法により上記のようなグレーデッド
層を形成する場合には、構成元素の分子線のフラックス
比、或は構成元素を含有する原料ガスの分圧比を制御し
つつ連続的に変化させる方法が用いられる。
（発明が解決しようとする課題） ２元化合物半導体と３元混晶半導体をヘテロ接合にし
た場合に形成されるグレーデッド層は４元混晶半導体と
なることが多い。従って、格子整合をとりつつ結晶組成
を連続的に変化させるためには、３種類のIII族元素も
しくは２種類ずつのIII族及びＶ族元素を対称として厳
密な組成比の制御を行なわなければならず、このことが
組成比の制御を著しく困難なものとする一つの要因とな
ってている。
た場合に形成されるグレーデッド層は４元混晶半導体と
なることが多い。従って、格子整合をとりつつ結晶組成
を連続的に変化させるためには、３種類のIII族元素も
しくは２種類ずつのIII族及びＶ族元素を対称として厳
密な組成比の制御を行なわなければならず、このことが
組成比の制御を著しく困難なものとする一つの要因とな
ってている。
また、半導体材料の組合せによっては成長層が層分離
を生じ、ミシビリティギャップを生じたり、或はたとえ
はっきりした層分離を生じないまでも微視的には不均一
な分布や局所的に組成の異なる小集団（クラスター）を
生ずる場合がある。このようなクラスターは当然、キャ
リアの輸送効率や走行特性、寿命の低下を引き起こし、
結晶の電気的特性や光学的特性に悪影響を及ぼすことに
なる。そのため半導体素子に用いられた場合には、これ
が素子の静特性や高速・高周波特性を低下させる要因の
一つとなっており、またウエハー内における半導体素子
間の特性の均一性を低下させる要因の一つともなってい
る。
を生じ、ミシビリティギャップを生じたり、或はたとえ
はっきりした層分離を生じないまでも微視的には不均一
な分布や局所的に組成の異なる小集団（クラスター）を
生ずる場合がある。このようなクラスターは当然、キャ
リアの輸送効率や走行特性、寿命の低下を引き起こし、
結晶の電気的特性や光学的特性に悪影響を及ぼすことに
なる。そのため半導体素子に用いられた場合には、これ
が素子の静特性や高速・高周波特性を低下させる要因の
一つとなっており、またウエハー内における半導体素子
間の特性の均一性を低下させる要因の一つともなってい
る。
本発明の目的は、このような問題点が解決され、組成
制御性・組成均一性の向上された傾斜接合型ヘテロ接合
型ヘテロ接合及びそれを実現するための形成方法を提供
することにある。
制御性・組成均一性の向上された傾斜接合型ヘテロ接合
型ヘテロ接合及びそれを実現するための形成方法を提供
することにある。
（課題を解決するための手段） ２元化合物半導体層もしくは３元以上の多元混晶半導
体層からなる半導体層Ａと３元以上の多元混晶半導体層
からなる半導体層Ｂとがグレーデッド層を介して接した
ヘテロ接合を有する半導体積層構造において、グレーデ
ッド層が半導体層Ａ及び半導体層Ｂの構成元素を成分と
する２種類以上の２元化合物半導体層の周期的積層構造
であり、前記周期的積層構造の周期が変化してなること
を特徴とする半導体積層構造を提供するものである。
体層からなる半導体層Ａと３元以上の多元混晶半導体層
からなる半導体層Ｂとがグレーデッド層を介して接した
ヘテロ接合を有する半導体積層構造において、グレーデ
ッド層が半導体層Ａ及び半導体層Ｂの構成元素を成分と
する２種類以上の２元化合物半導体層の周期的積層構造
であり、前記周期的積層構造の周期が変化してなること
を特徴とする半導体積層構造を提供するものである。
半導体層Ａが第１の２元化合物半導体からなる第１の
半導体層で構成され、半導体層Ｂが第２の２元化合物半
導体及び第３の２元化合物半導体を構成材料とする３元
混晶半導体である場合、周期的積層構造は第１の半導体
層−第２の２元化合物半導体からなる第２の半導体層−
第３の２元化合物半導体からなる第３の半導体層、もし
くは第１の半導体層−第３の半導体層−第２の半導体層
のうちのいずれか一方の順序で構成される積層構造を含
むと良い。或は、第１の半導体層−第２の半導体層−第
１の半導体層−第３の半導体層、もしくは第１の半導体
層−第３の半導体層−第１の半導体層−第２の半導体層
のうちいずれか一方の順序で構成される積層構造を含ん
でも良い。また、第２の半導体層と第３の半導体層から
なる積層構造を含むのも良い。
半導体層で構成され、半導体層Ｂが第２の２元化合物半
導体及び第３の２元化合物半導体を構成材料とする３元
混晶半導体である場合、周期的積層構造は第１の半導体
層−第２の２元化合物半導体からなる第２の半導体層−
第３の２元化合物半導体からなる第３の半導体層、もし
くは第１の半導体層−第３の半導体層−第２の半導体層
のうちのいずれか一方の順序で構成される積層構造を含
むと良い。或は、第１の半導体層−第２の半導体層−第
１の半導体層−第３の半導体層、もしくは第１の半導体
層−第３の半導体層−第１の半導体層−第２の半導体層
のうちいずれか一方の順序で構成される積層構造を含ん
でも良い。また、第２の半導体層と第３の半導体層から
なる積層構造を含むのも良い。
以上の半導体積層構造を半導体素子に用いると、電気
的特性や光学的特性に優れ、また素子間の特性の均一な
ものが得られる。
的特性や光学的特性に優れ、また素子間の特性の均一な
ものが得られる。
なお、本発明のヘテロ接合を実現する方法として以下
に３つの形成方法の例を示しておく。
に３つの形成方法の例を示しておく。
第１の形成方法は、第１の２元化合物半導体からなる
半導体層Ａと、第２の２元化合物半導体及び第３の２元
化合物半導体を構成材料とする３元混晶半導体からなる
半導体層Ｂが接続されたヘテロ接合の形成方法であっ
て、前記第１の２元化合物半導体からなる第１の半導体
層上に所定の層数の前記第２の２元化合物半導体からな
る第２の半導体層を形成する第１の工程と、前記第２の
半導体層上に所定の層数の前記第３の２元化合物半導体
からなる第３の半導体層を形成する第２の工程と、前記
第３の半導体層上に所定の層数の前記第１の半導体層を
形成する第３の工程と、前記第１の半導体層と前記第２
の半導体層及び前記第３の半導体層の層数の比を変化さ
せて前記第１の工程、前記第２の工程及び前記第３の工
程を少なくとも１回繰り返す第４の工程とを含んで構成
される。
半導体層Ａと、第２の２元化合物半導体及び第３の２元
化合物半導体を構成材料とする３元混晶半導体からなる
半導体層Ｂが接続されたヘテロ接合の形成方法であっ
て、前記第１の２元化合物半導体からなる第１の半導体
層上に所定の層数の前記第２の２元化合物半導体からな
る第２の半導体層を形成する第１の工程と、前記第２の
半導体層上に所定の層数の前記第３の２元化合物半導体
からなる第３の半導体層を形成する第２の工程と、前記
第３の半導体層上に所定の層数の前記第１の半導体層を
形成する第３の工程と、前記第１の半導体層と前記第２
の半導体層及び前記第３の半導体層の層数の比を変化さ
せて前記第１の工程、前記第２の工程及び前記第３の工
程を少なくとも１回繰り返す第４の工程とを含んで構成
される。
また、第２の形成方法は、第１の２元化合物半導体か
らなる半導体層Ａと、第２の２元化合物半導体及び第３
の２元化合物半導体を構成材料とする３元混晶半導体か
らなる半導体層Ｂが接続されたヘテロ接合の形成方法で
あって、前記第１の２元化合物半導体からなる第１の半
導体層上に所定の層数の前記第２の２元化合物半導体か
らなる第２の半導体層を形成する第１の工程と、前記第
２の半導体層上に所定の層数の前記第１の半導体層を形
成する第２の工程と、前記第１の半導体層上に所定の層
数の前記第３の２元化合物半導体からなる第３の半導体
層を形成する第３の工程と、前記第３の半導体層上に所
定の層数の前記第１の半導体層を形成する第４の工程
と、前記第１の半導体層と前記第２の半導体層及び前記
第３の半導体層の層数の比を変化させて前記第１の工
程、前記第２の工程、前記第３の工程及び前記４の工程
を少なくとも１回繰り返す第５の工程とを含んで構成さ
れる。
らなる半導体層Ａと、第２の２元化合物半導体及び第３
の２元化合物半導体を構成材料とする３元混晶半導体か
らなる半導体層Ｂが接続されたヘテロ接合の形成方法で
あって、前記第１の２元化合物半導体からなる第１の半
導体層上に所定の層数の前記第２の２元化合物半導体か
らなる第２の半導体層を形成する第１の工程と、前記第
２の半導体層上に所定の層数の前記第１の半導体層を形
成する第２の工程と、前記第１の半導体層上に所定の層
数の前記第３の２元化合物半導体からなる第３の半導体
層を形成する第３の工程と、前記第３の半導体層上に所
定の層数の前記第１の半導体層を形成する第４の工程
と、前記第１の半導体層と前記第２の半導体層及び前記
第３の半導体層の層数の比を変化させて前記第１の工
程、前記第２の工程、前記第３の工程及び前記４の工程
を少なくとも１回繰り返す第５の工程とを含んで構成さ
れる。
また、第３の形成方法は、第１の２元化合物半導体か
らなる半導体層Ａと、第２の２元化合物半導体及び第３
の２元化合物半導体を構成材料とする３元混晶半導体か
らなる半導体層Ｂが接続されたヘテロ接合の形成方法で
あって、前記第１の２元化合物半導体からなる第１の半
導体層上に所定の層数の前記第２の２元化合物半導体か
らなる第２の半導体層と、所定の層数の前記第３の２元
化合物半導体からなる第３の半導体層を交互に積層する
ことにより、所定の層数の第４の半導体層を形成する第
１の工程と、前記第４の半導体層上に所定の層数の前記
第１の半導体層を形成する第２の工程と、前記第１の半
導体層と、前記第４の半導体層内の前記第２の半導体層
及び前記第３の半導体層の層数の比を変化させて前記第
１の工程及び前記第２の工程を少なくとも１回繰り返す
第３の工程とを含んで構成される。
らなる半導体層Ａと、第２の２元化合物半導体及び第３
の２元化合物半導体を構成材料とする３元混晶半導体か
らなる半導体層Ｂが接続されたヘテロ接合の形成方法で
あって、前記第１の２元化合物半導体からなる第１の半
導体層上に所定の層数の前記第２の２元化合物半導体か
らなる第２の半導体層と、所定の層数の前記第３の２元
化合物半導体からなる第３の半導体層を交互に積層する
ことにより、所定の層数の第４の半導体層を形成する第
１の工程と、前記第４の半導体層上に所定の層数の前記
第１の半導体層を形成する第２の工程と、前記第１の半
導体層と、前記第４の半導体層内の前記第２の半導体層
及び前記第３の半導体層の層数の比を変化させて前記第
１の工程及び前記第２の工程を少なくとも１回繰り返す
第３の工程とを含んで構成される。
（作用） 一般に、原子層オーダーの２元化合物半導体層を人為
的に交互に積層することにより形成した混晶半導体の基
礎的物性は不明な点が多いが、従来構造の混晶半導体の
それと必ずしも同一であるとはいえない。しかしなが
ら、結晶の基礎的物性は広範囲にわたる周期的原子配列
に起因するものであるから、多数の原子を含むある程度
大きな体積を対象として考える必要があり、従ってこれ
に関与するキャリアもまたある程度の広がり（ドブロイ
波長）をもつことになる。例えば、バンド端吸収や発光
に関与する電子のドブロイ波長は室温で数百オングスト
ロームあり、この中に含まれる原子数は106個程度であ
る。つまり、結晶が微視的には規則的な原子配列を有し
ていたとしても、通常、それらは充分に平均化されて巨
視的な基礎的物性に反映されることになる。
的に交互に積層することにより形成した混晶半導体の基
礎的物性は不明な点が多いが、従来構造の混晶半導体の
それと必ずしも同一であるとはいえない。しかしなが
ら、結晶の基礎的物性は広範囲にわたる周期的原子配列
に起因するものであるから、多数の原子を含むある程度
大きな体積を対象として考える必要があり、従ってこれ
に関与するキャリアもまたある程度の広がり（ドブロイ
波長）をもつことになる。例えば、バンド端吸収や発光
に関与する電子のドブロイ波長は室温で数百オングスト
ロームあり、この中に含まれる原子数は106個程度であ
る。つまり、結晶が微視的には規則的な原子配列を有し
ていたとしても、通常、それらは充分に平均化されて巨
視的な基礎的物性に反映されることになる。
第１図は本発明の概念を説明するために示したInPとI
n0.5Ga0.5Asが接合された傾斜型ヘテロ接合の模式図で
ある。第４図に示した従来法と比較して、III族元素の
原子面内及びＶ族元素の原子面内には１種類の原子しか
存在していない点に特徴があり、また、結晶組成の制御
はInP層１、InAs層２及びGaAs層３の層数の比を制御す
ることによりなされている点が重要な点である。この場
合、InAs層２及びGaAs層３は、InPとの格子整合を考慮
し、In0.5Ga0.5Asと等価な結晶層を与えるべくその層数
の比が一定（1:1）に保たれている。つまり、InP層と、
InAs層及びGaAs層が積層されてなるIn0.5Ga0.5As層の層
数の比を徐々に変化させることにより、InPからIn0.5Ga
0.5Asへ組成を変化させたグレーデッド層が形成されて
いるわけである。
n0.5Ga0.5Asが接合された傾斜型ヘテロ接合の模式図で
ある。第４図に示した従来法と比較して、III族元素の
原子面内及びＶ族元素の原子面内には１種類の原子しか
存在していない点に特徴があり、また、結晶組成の制御
はInP層１、InAs層２及びGaAs層３の層数の比を制御す
ることによりなされている点が重要な点である。この場
合、InAs層２及びGaAs層３は、InPとの格子整合を考慮
し、In0.5Ga0.5Asと等価な結晶層を与えるべくその層数
の比が一定（1:1）に保たれている。つまり、InP層と、
InAs層及びGaAs層が積層されてなるIn0.5Ga0.5As層の層
数の比を徐々に変化させることにより、InPからIn0.5Ga
0.5Asへ組成を変化させたグレーデッド層が形成されて
いるわけである。
第１図において、充分に平均化された組成に対応した
従来構造のヘテロ接合が有する性質をもたせるために
は、構成単位となる半導体層の厚さを上述したドブロイ
波長に比較して充分に小さくする必要がある。数層程度
に設定してやればこの条件は充分に満足させることがで
きる。また、それにより、半導体層の厚さが、InPとInA
s、InAsとGaAs、もしくはGaAsとInPとのヘテロ接合界面
においてミスフィット転位の発生する臨界膜厚よりも充
分に小さな値に設定されることにもなり、転位の発生に
よる結晶性の劣化を防止することができる。従って、例
えばInP3層、InAs及びGaAs各１層を交互に積層すること
によりIn0.8Ga0.2As0.6Ｐ0.6、また、InP1層、InAs及び
GaAs各２層を交互に積層することによりIn0.6Ga0.4As
0.8Ｐ0.2に対応した組成の４元混晶半導体層を、或はIn
As及びGaAsを１層毎に交互に積層することによりIn0.5G
a0.5Asに対応した組成の３元混晶半導体層を形成するこ
とが可能である。
従来構造のヘテロ接合が有する性質をもたせるために
は、構成単位となる半導体層の厚さを上述したドブロイ
波長に比較して充分に小さくする必要がある。数層程度
に設定してやればこの条件は充分に満足させることがで
きる。また、それにより、半導体層の厚さが、InPとInA
s、InAsとGaAs、もしくはGaAsとInPとのヘテロ接合界面
においてミスフィット転位の発生する臨界膜厚よりも充
分に小さな値に設定されることにもなり、転位の発生に
よる結晶性の劣化を防止することができる。従って、例
えばInP3層、InAs及びGaAs各１層を交互に積層すること
によりIn0.8Ga0.2As0.6Ｐ0.6、また、InP1層、InAs及び
GaAs各２層を交互に積層することによりIn0.6Ga0.4As
0.8Ｐ0.2に対応した組成の４元混晶半導体層を、或はIn
As及びGaAsを１層毎に交互に積層することによりIn0.5G
a0.5Asに対応した組成の３元混晶半導体層を形成するこ
とが可能である。
第５図はInPに格子整合するIn1-xGaxAs1-yPy4元混晶
半導体の結晶組成を示すための図である。第５図を用い
て説明するならば、本発明の手法を用いることにより、
InP層と、InAs層及びGaAs層の積層からなる半導体層と
が交互に積層され、その層数の比がa0:b0であるような
結晶をもって、Ｑ点の組成に対応したIn1-xGaxAs1-yPy4
元混晶半導体を実現することができる。そして、層数比
a0:b0を徐々に変化させることにより、図中の実線上の
任意の組成をもつ混晶を実現し、実線に沿って、即ち常
にInPに格子整合をとりながらInPからInGaAsへ組成を変
化させた傾斜接合型ヘテロ接合を形成することができ
る。
半導体の結晶組成を示すための図である。第５図を用い
て説明するならば、本発明の手法を用いることにより、
InP層と、InAs層及びGaAs層の積層からなる半導体層と
が交互に積層され、その層数の比がa0:b0であるような
結晶をもって、Ｑ点の組成に対応したIn1-xGaxAs1-yPy4
元混晶半導体を実現することができる。そして、層数比
a0:b0を徐々に変化させることにより、図中の実線上の
任意の組成をもつ混晶を実現し、実線に沿って、即ち常
にInPに格子整合をとりながらInPからInGaAsへ組成を変
化させた傾斜接合型ヘテロ接合を形成することができ
る。
このように本発明の手法を用いれば、III族元素およ
びＶ族元素の原子面内にはそれぞれ１種類の元素しか存
在しないため、クラスターをはじめとする組成不均一の
発生を抑制することができる。しかも、本来、格子のほ
ぼ整合した半導体層同士（第１図ではInPとIn0.5Ga0.5A
s）の積層によりヘテロ接合を形成しているため、グレ
ーデッド層内において格子不整を生じることがない。
びＶ族元素の原子面内にはそれぞれ１種類の元素しか存
在しないため、クラスターをはじめとする組成不均一の
発生を抑制することができる。しかも、本来、格子のほ
ぼ整合した半導体層同士（第１図ではInPとIn0.5Ga0.5A
s）の積層によりヘテロ接合を形成しているため、グレ
ーデッド層内において格子不整を生じることがない。
なお、第１図ではグレーデッド層が、InP層−InAs層
−GaAs層の順序で積層されたものについて述べたが、こ
れに限定されずInP−GaAs−InAsの順序で積層されたも
の、InP層−InAs層−InP層−GaAs層もしくはInP層−GaA
s層−InP層−InAs層の順序で積層されたもの、或はInP
層と、InAs層及びGaAs層が交互に積層されてなる半導体
層とが積層されたものについても効果は同じである。
−GaAs層の順序で積層されたものについて述べたが、こ
れに限定されずInP−GaAs−InAsの順序で積層されたも
の、InP層−InAs層−InP層−GaAs層もしくはInP層−GaA
s層−InP層−InAs層の順序で積層されたもの、或はInP
層と、InAs層及びGaAs層が交互に積層されてなる半導体
層とが積層されたものについても効果は同じである。
また、GaAsとAlGaAsの組合せのように、３元混晶半導
体を構成する２元化合物半導体のうちの一方（この場合
にはGaAs）が、ヘテロ接合を形成する相手方の２元化合
物半導体と同一である場合にも、第１の半導体層として
GaAs層、第２及び第３の半導体層としてそれぞれAlAs層
及びGaAs層を考えることにより同様に本発明を適用する
ことができる。
体を構成する２元化合物半導体のうちの一方（この場合
にはGaAs）が、ヘテロ接合を形成する相手方の２元化合
物半導体と同一である場合にも、第１の半導体層として
GaAs層、第２及び第３の半導体層としてそれぞれAlAs層
及びGaAs層を考えることにより同様に本発明を適用する
ことができる。
（実施例） 次に本発明について図面を用いて説明する。
第２図は本発明の第１の実施例を説明するための成長
結晶の断面図であり、本発明をバッファ層に適用した場
合を示す。
結晶の断面図であり、本発明をバッファ層に適用した場
合を示す。
第２図において、FeドープInPからなる半絶縁性基板
４上には約3700Åのバッファ層31が形成され、更にその
上には5000ÅのＳドープｎ−In0.53Ga0.47As層16が形成
されている。基板の面方位としては（111）Ｂ面を用い
た。このバッファ層はアンドープｉ−InP層とアンドー
プｉ−InAs層及びアンドープｉ−GaAs層の周期的積層に
より形成されており、それらの層数の比を制御すること
により11段階に組成を変化させて、全体としてグレーデ
ッド層を形成した。下記にバッファ層の層構造を示す。
４上には約3700Åのバッファ層31が形成され、更にその
上には5000ÅのＳドープｎ−In0.53Ga0.47As層16が形成
されている。基板の面方位としては（111）Ｂ面を用い
た。このバッファ層はアンドープｉ−InP層とアンドー
プｉ−InAs層及びアンドープｉ−GaAs層の周期的積層に
より形成されており、それらの層数の比を制御すること
により11段階に組成を変化させて、全体としてグレーデ
ッド層を形成した。下記にバッファ層の層構造を示す。
この場合、例えばｉ−In0.7Ga0.3As0.6Ｐ0.4層11は、
InP4層−InAs1層−GaAs1層−InAs1層−GaAs1層−InAs1
層−GaAs1層の順序で積層されたものを１構成単位と
し、この構成単位を８個積層することにより形成した。
InP4層−InAs1層−GaAs1層−InAs1層−GaAs1層−InAs1
層−GaAs1層の順序で積層されたものを１構成単位と
し、この構成単位を８個積層することにより形成した。
各半導体層の形成は、ハイドライド気相成長装置を用
い、原子層エピタキシー法（以降ALE法と称す）によっ
て基板温度350℃で行なった。この手法については、例
えばエイ・ウスイ他（A.Usi et al.）、ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス（Japanese
Journal of Applied Physics）、25巻、1986年、L212
頁に報告されている。また、ｎ−In0.53Ga0.47As層16は
通常のハイドライド気相成長法（以降ハイドライドVPE
法と称す）により基板温度600℃で形成した。
い、原子層エピタキシー法（以降ALE法と称す）によっ
て基板温度350℃で行なった。この手法については、例
えばエイ・ウスイ他（A.Usi et al.）、ジャパニーズ・
ジャーナル・オブ・アプライド・フィジクス（Japanese
Journal of Applied Physics）、25巻、1986年、L212
頁に報告されている。また、ｎ−In0.53Ga0.47As層16は
通常のハイドライド気相成長法（以降ハイドライドVPE
法と称す）により基板温度600℃で形成した。
上記により得られたｎ−In0.53Ga0.47As層16は、従来
法により得られたものと比較してミスフィット転位が大
幅に減少し、表面状態も非常に良好なものであった。
法により得られたものと比較してミスフィット転位が大
幅に減少し、表面状態も非常に良好なものであった。
第３図は本発明の第２の実施例を説明するための半導
体チップの断面図であり、本発明をpn接合の形成に適用
した場合を示す。
体チップの断面図であり、本発明をpn接合の形成に適用
した場合を示す。
第３図においてFeドープInPからなる半絶縁性基板17
上には上記第１の実施例に示したと同様の層構造をもつ
バッファ層18が形成されている。基板の面方位として
（111）Ｂ面を用いた。このバッファ層18において、例
えばIn0.7Ga0.3As0.6Ｐ0.4層は、InP1層−InAs1層−InP
1層−GaAs1層−InP1層−InAs2層−InP1層−GaAs2層の順
序で積層されたものを１構成単位として、この構成単位
を８個積層することにより形成した。
上には上記第１の実施例に示したと同様の層構造をもつ
バッファ層18が形成されている。基板の面方位として
（111）Ｂ面を用いた。このバッファ層18において、例
えばIn0.7Ga0.3As0.6Ｐ0.4層は、InP1層−InAs1層−InP
1層−GaAs1層−InP1層−InAs2層−InP1層−GaAs2層の順
序で積層されたものを１構成単位として、この構成単位
を８個積層することにより形成した。
このバッファ層18上には5000ÅのZnドープｐ−In0.53
Ga0.47As層19、約680Åのグレーデッド層及び5000Åの
Ｓドープｎ−InP層27が順次形成されており、禁制帯幅
の広いｎ形領域と禁制帯幅の狭いｐ形領域からなるヘテ
ロ接合によりpn接合が形成されている。なお、ｐ−In
0.53Ga0.47As層19及びｎ−InP層27はハイドライドVPE法
により形成し、グレーデッド層はALE法により形成し
た。また、ｎ形領域及びｐ形領域のキャリア密度は、そ
れぞれｎ＝３×1017cm-3及びｐ＝７×1018cm-3とした。
Ga0.47As層19、約680Åのグレーデッド層及び5000Åの
Ｓドープｎ−InP層27が順次形成されており、禁制帯幅
の広いｎ形領域と禁制帯幅の狭いｐ形領域からなるヘテ
ロ接合によりpn接合が形成されている。なお、ｐ−In
0.53Ga0.47As層19及びｎ−InP層27はハイドライドVPE法
により形成し、グレーデッド層はALE法により形成し
た。また、ｎ形領域及びｐ形領域のキャリア密度は、そ
れぞれｎ＝３×1017cm-3及びｐ＝７×1018cm-3とした。
下記にグレーデッド層の層構造を示す。
上記グレーデッド層において、例えばｐ−In0.7Ga0.3
As0.6Ｐ0.4層はInP4層−InAs3層−GaAs3層の順序で積層
されたものを１構成単位とし、この構成単位を１個積層
することにより形成した。
As0.6Ｐ0.4層はInP4層−InAs3層−GaAs3層の順序で積層
されたものを１構成単位とし、この構成単位を１個積層
することにより形成した。
上記により得られたpn接合は、所定のパターンにエッ
チングした後、ｐ−In0.53Ga0.47As層19表面及びｎ−In
P層27表面にそれぞれAuZnNi及びAuGeNiからなるオーミ
ック電極を形成し、２インチウエハー上に多数のpn接合
ダイオードを作製して評価したところ、従来法により得
られたpn接合を用いたものと比較して、電流−電圧特性
の均一性及び逆方向耐圧が著しく向上した。
チングした後、ｐ−In0.53Ga0.47As層19表面及びｎ−In
P層27表面にそれぞれAuZnNi及びAuGeNiからなるオーミ
ック電極を形成し、２インチウエハー上に多数のpn接合
ダイオードを作製して評価したところ、従来法により得
られたpn接合を用いたものと比較して、電流−電圧特性
の均一性及び逆方向耐圧が著しく向上した。
なお、上記実施例においては、（111）Ｂ基板を用い
た場合について述べたが、本発明はこれに限定されず、
（100）面、或はそれらから数度傾いた面方位をはじめ
として他の面方位を有する基板を用いてもよい。
た場合について述べたが、本発明はこれに限定されず、
（100）面、或はそれらから数度傾いた面方位をはじめ
として他の面方位を有する基板を用いてもよい。
また、上記実施例においては、例えばIn0.7Ga0.3As
0.6Ｐ0.4層の形成にあたり３つの形成法を示したが、本
発明はこれに限定されず、InP1層−InAs1層−GaAs1層−
InP1層−InAs1層−GaAs1層−InP1層−InAs1層−GaAs1層
−InP1層、或はInP1層−GaAs1層−InP1層−InAs1層−Ga
As1層−InP1層−InAs1層−GaAs1層−InP1層−InAs1層
等、他の積層構造を構成単位としてIn0.7Ga0.3As0.6Ｐ
0.4層を形成してもよく、同様に各組成の半導体層は上
記実施例に示した積層構造に限定されず、他の積層構造
により形成してもよい。
0.6Ｐ0.4層の形成にあたり３つの形成法を示したが、本
発明はこれに限定されず、InP1層−InAs1層−GaAs1層−
InP1層−InAs1層−GaAs1層−InP1層−InAs1層−GaAs1層
−InP1層、或はInP1層−GaAs1層−InP1層−InAs1層−Ga
As1層−InP1層−InAs1層−GaAs1層−InP1層−InAs1層
等、他の積層構造を構成単位としてIn0.7Ga0.3As0.6Ｐ
0.4層を形成してもよく、同様に各組成の半導体層は上
記実施例に示した積層構造に限定されず、他の積層構造
により形成してもよい。
また、上記実施例においては、本発明をInPとInGaAs
のヘテロ接合の形成に適用した場合について述べたが、
これに限定されずGaAsとInGaP、或はGaAsとAlGaAsの組
合せ等、他の２元化合物半導体と３元混晶半導体の組合
せに対しても適用可能であることはいうまでもない。
のヘテロ接合の形成に適用した場合について述べたが、
これに限定されずGaAsとInGaP、或はGaAsとAlGaAsの組
合せ等、他の２元化合物半導体と３元混晶半導体の組合
せに対しても適用可能であることはいうまでもない。
更に、上記実施例においては、本発明をバッファ層の
形成及びpn接合の形成に用いた場合について示したが、
これに限定されず、他の半導体結晶、或はヘテロバイポ
ーラトランジスタや電界効果トランジスタ、半導体レー
ザ、受光素子等の各種半導体素子に対しても適用可能で
ある。
形成及びpn接合の形成に用いた場合について示したが、
これに限定されず、他の半導体結晶、或はヘテロバイポ
ーラトランジスタや電界効果トランジスタ、半導体レー
ザ、受光素子等の各種半導体素子に対しても適用可能で
ある。
（発明の効果） 以上説明したように本発明によれば、格子整合をとる
ための組成制御が非常に容易になり、その結果、格子不
整が低減されるとともに組成均一性が向上された傾斜接
合型ヘテロ接合を容易に実現できるという効果がある。
従って、これにより、ヘテロ接合を用いた種々の半導体
結晶及び半導体素子の特性向上に多いに寄与するもので
ある。
ための組成制御が非常に容易になり、その結果、格子不
整が低減されるとともに組成均一性が向上された傾斜接
合型ヘテロ接合を容易に実現できるという効果がある。
従って、これにより、ヘテロ接合を用いた種々の半導体
結晶及び半導体素子の特性向上に多いに寄与するもので
ある。
第１図は本発明の半導体積層構造を説明するための半導
体結晶の断面図、第２図は本発明を説明するための第１
の実施例の半導体結晶の断面図、第３図は本発明の第２
の実施例の半導体結晶の断面図、第４図は従来のヘテロ
接合を説明するための半導体結晶の断面図、第５図はIn
Pに格子整合するIn1-xGaxAs1-yPyの組成を示すための図
である。 1,28……InP層、２……InAs層、３……GaAs層、4,17…
…半絶縁性基板（InP）、５……ｉ−InP層、６……ｉ−
In0.95Ga0.05As0.1Ｐ0.9層、７……ｉ−In0.9Ga0.1As
0.2Ｐ0.8層、８……ｉ−In0.86Ga0.14As0.29Ｐ0.71層、
９……ｉ−In0.8Ga0.2As0.4Ｐ0.6層、10,23……ｉ−In
0.75Ga0.25As0.5Ｐ0.5層、11……ｉ−In0.7Ga0.3As0.6
Ｐ0.4層、12……ｉ−In0.64Ga0.36As0.73Ｐ0.27層、13
……ｉ−In0.6Ga0.4As0.8Ｐ0.2層、14……ｉ−In0.55Ga
0.45As0.91Ｐ0.09層、15……ｉ−In0.5Ga0.5As層、16…
…ｎ−In0.53Ga0.47As層、18……バッファ層（In1-xGax
As1-yPy、x:0→0.5,y;1→０）、19……ｐ−In0.53Ga
0.47As層、20……ｐ−In0.5Ga0.5As層、21……ｐ−In
0.6Ga0.4As0.8Ｐ0.2層、22……ｐ−In0.7Ga0.3As0.6Ｐ
0.4層、24……ｎ−In0.8Ga0.2As0.4Ｐ0.6層、25……ｎ
−In0.9Ga0.1As0.2Ｐ0.8層、26,27……ｎ−InP層、29…
…グレーデッド層（In1-xGaxAs1-yPy、x:0→0.47,y;1→
０）、30……In0.53Ga0.47As層。
体結晶の断面図、第２図は本発明を説明するための第１
の実施例の半導体結晶の断面図、第３図は本発明の第２
の実施例の半導体結晶の断面図、第４図は従来のヘテロ
接合を説明するための半導体結晶の断面図、第５図はIn
Pに格子整合するIn1-xGaxAs1-yPyの組成を示すための図
である。 1,28……InP層、２……InAs層、３……GaAs層、4,17…
…半絶縁性基板（InP）、５……ｉ−InP層、６……ｉ−
In0.95Ga0.05As0.1Ｐ0.9層、７……ｉ−In0.9Ga0.1As
0.2Ｐ0.8層、８……ｉ−In0.86Ga0.14As0.29Ｐ0.71層、
９……ｉ−In0.8Ga0.2As0.4Ｐ0.6層、10,23……ｉ−In
0.75Ga0.25As0.5Ｐ0.5層、11……ｉ−In0.7Ga0.3As0.6
Ｐ0.4層、12……ｉ−In0.64Ga0.36As0.73Ｐ0.27層、13
……ｉ−In0.6Ga0.4As0.8Ｐ0.2層、14……ｉ−In0.55Ga
0.45As0.91Ｐ0.09層、15……ｉ−In0.5Ga0.5As層、16…
…ｎ−In0.53Ga0.47As層、18……バッファ層（In1-xGax
As1-yPy、x:0→0.5,y;1→０）、19……ｐ−In0.53Ga
0.47As層、20……ｐ−In0.5Ga0.5As層、21……ｐ−In
0.6Ga0.4As0.8Ｐ0.2層、22……ｐ−In0.7Ga0.3As0.6Ｐ
0.4層、24……ｎ−In0.8Ga0.2As0.4Ｐ0.6層、25……ｎ
−In0.9Ga0.1As0.2Ｐ0.8層、26,27……ｎ−InP層、29…
…グレーデッド層（In1-xGaxAs1-yPy、x:0→0.47,y;1→
０）、30……In0.53Ga0.47As層。
Claims (5)
- 【請求項１】２元化合物半導体層もしくは３元以上の多
元混晶半導体層からなる半導体層Ａと３元以上の多元混
晶半導体層からなる半導体層Ｂとがグレーデッド層を介
して接したヘテロ接合を有する半導体積層構造におい
て、グレーデッド層が半導体層Ａ及び半導体層Ｂの構成
元素を成分とする２種類以上の２元化合物半導体層の周
期的積層構造であり、前記周期的積層構造の周期が変化
してなることを特徴とする半導体積層構造。 - 【請求項２】半導体層Ａは第１の２元化合物半導体から
なる第１の半導体層で構成され、半導体層Ｂは第２の２
元化合物半導体及び第３の２元化合物半導体を構成材料
とする３元混晶半導体であり、周期的積層構造は、第１
の半導体層−第２の２元化合物半導体からなる第２の半
導体層−第３の２元化合物半導体からなる第３の半導体
層、もしくは第１の半導体層−第３の半導体層−第２の
半導体層のうちのいずれか一方の順序で構成される積層
構造を含むことを特徴とする請求項１記載の半導体積層
構造。 - 【請求項３】半導体層Ａは第１の２元化合物半導体から
なる第１の半導体層で構成され、半導体層Ｂは第２の２
元化合物半導体及び第３の２元化合物半導体を構成材料
とする３元混晶半導体であり、周期的積層構造は、第１
の半導体層−第２の２元化合物半導体からなる第２の半
導体層−第１の半導体層−第３の２元化合物半導体から
なる第３の半導体層、もしくは第１の半導体層−第３の
半導体層−第１の半導体層−第２の半導体層のうちいず
れか一方の順序で構成される積層構造を含むことを特徴
とする請求項１記載の半導体積層構造。 - 【請求項４】半導体層Ａは第１の２元化合物半導体から
なる第１の半導体層で構成され、半導体層Ｂは第２の２
元化合物半導体及び第３の２元化合物半導体を構成する
３元混晶半導体であり、周期的積層構造は、第２の２元
化合物半導体からなる第２の半導体層と第３の２元化合
物半導体からなる第３の半導体層とからなる積層構造を
含むことを特徴とする請求項１記載の半導体積層構造。 - 【請求項５】少なくとも一部に特許請求の範囲第１項、
第２項、第３項又は第４項記載の半導体積層構造を有す
ることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9455589A JP2780325B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体積層構造及びこれを有する半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9455589A JP2780325B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体積層構造及びこれを有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271669A JPH02271669A (ja) | 1990-11-06 |
| JP2780325B2 true JP2780325B2 (ja) | 1998-07-30 |
Family
ID=14113563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9455589A Expired - Fee Related JP2780325B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体積層構造及びこれを有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780325B2 (ja) |
-
1989
- 1989-04-13 JP JP9455589A patent/JP2780325B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271669A (ja) | 1990-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |