JPS61182256A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61182256A JPS61182256A JP2292485A JP2292485A JPS61182256A JP S61182256 A JPS61182256 A JP S61182256A JP 2292485 A JP2292485 A JP 2292485A JP 2292485 A JP2292485 A JP 2292485A JP S61182256 A JPS61182256 A JP S61182256A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、発光素子や受光素子等の光半導体素子と電子
素子とを一体形成した半導体装置及びその製造方法に関
する。
素子とを一体形成した半導体装置及びその製造方法に関
する。
(発明の技術的背景とその問題点)
半導体レーザ(LD)、発光ダイオード(l ED)、
光検出器等の発・受光デバイスと、FET、バイポーラ
トランジスタ等の電子デバイスとを同一基板上にモノリ
シックに集積化した、所謂集積化光デバイスは、動作の
高速化がはかれることによる性能向上、集積化による信
頼性向上。
光検出器等の発・受光デバイスと、FET、バイポーラ
トランジスタ等の電子デバイスとを同一基板上にモノリ
シックに集積化した、所謂集積化光デバイスは、動作の
高速化がはかれることによる性能向上、集積化による信
頼性向上。
コス1へダウン等の多くの長所を有するため、光通信の
分野でのその実現が望まれている。また、半導体電子デ
バイスの高速化に伴い、高密度に集積化されたLSIチ
ップ間の信号伝達遅延が無視できなくなりつつある。こ
のため、+81チツプ上に光半導体デバイスをモノリシ
ックに集積化し、電気信号に変えて光信号によりチップ
間の信号伝送を行うことが論理演算回路の高速化をはか
る上で極めて有力な手段となる。このような点から、発
・受光デバイスを電子デバイスと同一基板上にモノリシ
ックに集積化する技術の実現が強く望まれている。
分野でのその実現が望まれている。また、半導体電子デ
バイスの高速化に伴い、高密度に集積化されたLSIチ
ップ間の信号伝達遅延が無視できなくなりつつある。こ
のため、+81チツプ上に光半導体デバイスをモノリシ
ックに集積化し、電気信号に変えて光信号によりチップ
間の信号伝送を行うことが論理演算回路の高速化をはか
る上で極めて有力な手段となる。このような点から、発
・受光デバイスを電子デバイスと同一基板上にモノリシ
ックに集積化する技術の実現が強く望まれている。
しかしながら、電子デバイスが形成されている3i基板
と、発・受光デバイスを構成する直接遷移型のGaAS
、GaAnAs、InP。
と、発・受光デバイスを構成する直接遷移型のGaAS
、GaAnAs、InP。
TnGaAsP、InGaA3等の化合物半導体混晶と
は格子定数が著しく異なるため、3i基板上にエピタキ
シャル成長法によって高品質な上記化合物半導体混晶を
得ることは極めて困難である。
は格子定数が著しく異なるため、3i基板上にエピタキ
シャル成長法によって高品質な上記化合物半導体混晶を
得ることは極めて困難である。
即ち、両者の格子定数が異なるために、結晶成長界面に
転位等の格子欠陥が高密度に導入され、これらが結晶成
長と共に、エピタキシャル成長層中にも侵入し、非発光
結合中心として働く結果、特に発・受光デバイスにおい
ては発光効率、受光感度の低下や素子寿命の劣化を招き
、素子特性に致命的な悪影響を与えていた。このことが
、発・受光デバイスを電子デバイスと同一基板上に集積
化する」−での大きな障害になっている。
転位等の格子欠陥が高密度に導入され、これらが結晶成
長と共に、エピタキシャル成長層中にも侵入し、非発光
結合中心として働く結果、特に発・受光デバイスにおい
ては発光効率、受光感度の低下や素子寿命の劣化を招き
、素子特性に致命的な悪影響を与えていた。このことが
、発・受光デバイスを電子デバイスと同一基板上に集積
化する」−での大きな障害になっている。
一方、電子デバイスの形成された半導体基板と発・受光
デバイスの形成された半導体基板とを電極を介して積層
一体化した従来のハイブリッド集積回路は、容易に実現
できるが、この場合配線が長くなったり接触部の電極面
積が大きくなったりする。このため、モノシリツク集積
化半導体装置に比べて寄生容量やインダクタンスが大き
くなり、素子本来の性能を引出せないという欠点があっ
た。
デバイスの形成された半導体基板とを電極を介して積層
一体化した従来のハイブリッド集積回路は、容易に実現
できるが、この場合配線が長くなったり接触部の電極面
積が大きくなったりする。このため、モノシリツク集積
化半導体装置に比べて寄生容量やインダクタンスが大き
くなり、素子本来の性能を引出せないという欠点があっ
た。
本発明は上記の事情を考慮してなされたもので、その目
的とするところは、発・受光デバイスと電子デバイスと
を集積一体化することができ、月つ素子特性の向上をは
かり得る半導体装置を提供することにある。
的とするところは、発・受光デバイスと電子デバイスと
を集積一体化することができ、月つ素子特性の向上をは
かり得る半導体装置を提供することにある。
また、本発明の他の目的は、従来のエピタキシャルによ
らず、発・受光デバイスと電子デバイスとの集積一体化
を容易に行うことのできる半導体装置の製造方法を提供
することにある。
らず、発・受光デバイスと電子デバイスとの集積一体化
を容易に行うことのできる半導体装置の製造方法を提供
することにある。
(発明の概要〕
本発明の骨子は、化合物半導体混晶等により形成された
発・受光デバイスを、これと格子定数が極めて近い半導
体基板上に形成し、これを電子デバイスの形成に適した
半導体基板上に接合させることにより、発・受光デバイ
スと電子デバイスとを集積一体化することにある。
発・受光デバイスを、これと格子定数が極めて近い半導
体基板上に形成し、これを電子デバイスの形成に適した
半導体基板上に接合させることにより、発・受光デバイ
スと電子デバイスとを集積一体化することにある。
本発明者等は、2種の異なる結晶体、例えば発・受光デ
バイスの形成された化合物半導体混晶基板表面と電子デ
バイスの形成に適したS:基板表面とが、表面粗さ50
0[人]以下の平坦面である場合、それら表面を水洗・
乾燥した後、これらを例えばゴミ浮遊120 [個/m
3]以下のクリーンルーム内で、上記各平坦表面間に実
質的に異物が介入しない条件下で相互に密着させて20
0[℃]以上の温で加熱することによって、2つの結晶
体が強固に接合することを見出した。
バイスの形成された化合物半導体混晶基板表面と電子デ
バイスの形成に適したS:基板表面とが、表面粗さ50
0[人]以下の平坦面である場合、それら表面を水洗・
乾燥した後、これらを例えばゴミ浮遊120 [個/m
3]以下のクリーンルーム内で、上記各平坦表面間に実
質的に異物が介入しない条件下で相互に密着させて20
0[℃]以上の温で加熱することによって、2つの結晶
体が強固に接合することを見出した。
従来、鏡面研磨された半導体ウェハ同志を水やアルコー
ル等で濡れた状態で接触させると、両者が接着する現象
はしばしば経験するところである。
ル等で濡れた状態で接触させると、両者が接着する現象
はしばしば経験するところである。
しかしながら、これは水等の液体の表面張力によるもの
であり、乾燥させたウェハでは観察されていない。本発
明者等は、鏡面研磨されたGaAs。
であり、乾燥させたウェハでは観察されていない。本発
明者等は、鏡面研磨されたGaAs。
InP等の化合物半導体やシリコンの表面を十分に清浄
にし、且つ高度にクリーンな雰囲気の下で同種或いは異
種の2つの面を接触させると強固な接合体が得られるこ
とを見出した。さらに、このようにして得られた接合体
の接着強度を十分と高めるには、200 r℃]以上の
熱処理が必須であることが判った。この接着の現象を更
に詳しく調べた結果、これら結晶の表面に自然酸化膜が
形成されていることが接着させるための必須の条件であ
ることが判った。この自然酸化膜の存在は、例えばエリ
プソメトリ−等の方法で確められるが、より簡便には清
浄化された表面に水滴を置き、それが広がることで容易
に判定できる。即ち、表面が揮発性から親水性に変るこ
とが自然酸化膜の存在の証拠になる。この自然酸化膜は
さまざまな条件下で形成されるが、本発明者等の実験に
よれば高々数分の通常の水洗工程で十分であった。
にし、且つ高度にクリーンな雰囲気の下で同種或いは異
種の2つの面を接触させると強固な接合体が得られるこ
とを見出した。さらに、このようにして得られた接合体
の接着強度を十分と高めるには、200 r℃]以上の
熱処理が必須であることが判った。この接着の現象を更
に詳しく調べた結果、これら結晶の表面に自然酸化膜が
形成されていることが接着させるための必須の条件であ
ることが判った。この自然酸化膜の存在は、例えばエリ
プソメトリ−等の方法で確められるが、より簡便には清
浄化された表面に水滴を置き、それが広がることで容易
に判定できる。即ち、表面が揮発性から親水性に変るこ
とが自然酸化膜の存在の証拠になる。この自然酸化膜は
さまざまな条件下で形成されるが、本発明者等の実験に
よれば高々数分の通常の水洗工程で十分であった。
このようにして得られた親水性且つ正常な面を持つウェ
ハ同志は容易に接着できるのに対し、例えば弗酸等に浸
漬して自然酸化膜を除去し、さらに再び自然酸化膜が形
成されないよう注意深く取扱い、表面が発水性を保って
いる面について接着を試みたが、十分な接着体が得られ
ないことが判った。また、十分な接着強度を得るために
200[’C]以上の熱処理が必要な理由は、この温度
付近で自然酸化膜の表面に存在する活性なOH基同志が
反応し、半導体−〇−半導体の強固な結合を作るためと
考えられる。なお、このようにして接着された半導体同
志は電気的に導通状態になることも確認された。
ハ同志は容易に接着できるのに対し、例えば弗酸等に浸
漬して自然酸化膜を除去し、さらに再び自然酸化膜が形
成されないよう注意深く取扱い、表面が発水性を保って
いる面について接着を試みたが、十分な接着体が得られ
ないことが判った。また、十分な接着強度を得るために
200[’C]以上の熱処理が必要な理由は、この温度
付近で自然酸化膜の表面に存在する活性なOH基同志が
反応し、半導体−〇−半導体の強固な結合を作るためと
考えられる。なお、このようにして接着された半導体同
志は電気的に導通状態になることも確認された。
本発明はこのような点に看目し、発光素子及び受光素子
等の光半導体素子と通常の電子素子とを含む半導体装置
において、表面側に半導体発光素子或いは半導体受光素
子が形成され且つ表面側が鏡面状態に形成された第1の
半導体基板と、表面側に電子素子が形成され且つ表面側
が鏡面状態に形成された第2の半導体基板とを具備して
なり、これらの半導体基板をその表面側を直接接着して
一体化するようにしたものである。
等の光半導体素子と通常の電子素子とを含む半導体装置
において、表面側に半導体発光素子或いは半導体受光素
子が形成され且つ表面側が鏡面状態に形成された第1の
半導体基板と、表面側に電子素子が形成され且つ表面側
が鏡面状態に形成された第2の半導体基板とを具備して
なり、これらの半導体基板をその表面側を直接接着して
一体化するようにしたものである。
また本発明は、上記構造の半導体装置の製造方法におい
て、第1の半導体基板の表面側に半導体発光素子或いは
半導体受光素子を形成し且つその表面側を平坦化し、第
2の半導体基板の表面側に電子素子を形成し且つその表
面側を平坦化し、次いで上記平坦化された各平坦面を水
洗により親水性としたのち乾燥し、しがるのち清浄な雰
囲気下で上記各平坦面を直接密着させ、この状態で20
0 [’C]以上の温で熱処理して各基板同志を接着す
るようにした方法である。
て、第1の半導体基板の表面側に半導体発光素子或いは
半導体受光素子を形成し且つその表面側を平坦化し、第
2の半導体基板の表面側に電子素子を形成し且つその表
面側を平坦化し、次いで上記平坦化された各平坦面を水
洗により親水性としたのち乾燥し、しがるのち清浄な雰
囲気下で上記各平坦面を直接密着させ、この状態で20
0 [’C]以上の温で熱処理して各基板同志を接着す
るようにした方法である。
本発明によれば、発・受光デバイスと電子デバイスとを
独立なプロセスで製造できるので、その製造が極めて容
易となる。また、それぞれの素子の特性を最適化するこ
とができるので、一体化後の素子性能を従来のモノリシ
ック光電子集積化半導体装置に比べて大幅に向上させる
ことができる。
独立なプロセスで製造できるので、その製造が極めて容
易となる。また、それぞれの素子の特性を最適化するこ
とができるので、一体化後の素子性能を従来のモノリシ
ック光電子集積化半導体装置に比べて大幅に向上させる
ことができる。
さらに、接着面は鏡面研磨されたままの面なので、上部
に電極や絶縁膜の凸部がなく、接着は容易である。しか
も、不要な電極が接着面にないため、寄生容量を減らす
ことができる。この効果は、特に半絶縁性基板を用いる
と顕著に現われる。
に電極や絶縁膜の凸部がなく、接着は容易である。しか
も、不要な電極が接着面にないため、寄生容量を減らす
ことができる。この効果は、特に半絶縁性基板を用いる
と顕著に現われる。
また、従来のエピタキシャル成長法によることなく、電
子デバイスの形成に適した、例えば81基板上に別基板
上に形成した化合物半導体混晶発・受光デバイスを集積
化形成できるので、両者の格子定数が著しく異なる場合
でも、良好な結晶により発・受光デバイスを構成でき、
これらのデバイスの特性劣化を招くこともない。このた
め、格子定数の差異にとられれることなく、発・受光デ
バイス及び電子デバイスそれぞれに適した基板上にそれ
らを形成することができ、発・受光デバイス−電子デバ
イス集積化デバイスの特性の向上及び組合わせ自由度の
拡大による応用範囲の拡大をはかることができる。その
結果、これらデバイスを利用した光通信及び計算機の分
野に与える効果は絶大である。
子デバイスの形成に適した、例えば81基板上に別基板
上に形成した化合物半導体混晶発・受光デバイスを集積
化形成できるので、両者の格子定数が著しく異なる場合
でも、良好な結晶により発・受光デバイスを構成でき、
これらのデバイスの特性劣化を招くこともない。このた
め、格子定数の差異にとられれることなく、発・受光デ
バイス及び電子デバイスそれぞれに適した基板上にそれ
らを形成することができ、発・受光デバイス−電子デバ
イス集積化デバイスの特性の向上及び組合わせ自由度の
拡大による応用範囲の拡大をはかることができる。その
結果、これらデバイスを利用した光通信及び計算機の分
野に与える効果は絶大である。
まず、実施例を説明する前に、本弁明の基本原理につい
て説明する。 ′ 従来、ガラス板の平滑な而を極めて正常に保ち、このよ
うな2枚のガラス板を直接密着させると、その間の摩擦
係数が増大して接合状態が得られることが知られている
。そして、これに逆らって上記ガラス板の面同志を滑ら
すと、その接合面のむしり取りによるクラックが発生す
ることも知られている。これに対して従来、半導体結晶
体同志の上記ガラスの如き接合法が知られていないこと
は、半導体結晶体の接合すべき面の平滑性とその清浄性
を厳密に保つことが難しかったことが最大の原因であっ
たと言える。
て説明する。 ′ 従来、ガラス板の平滑な而を極めて正常に保ち、このよ
うな2枚のガラス板を直接密着させると、その間の摩擦
係数が増大して接合状態が得られることが知られている
。そして、これに逆らって上記ガラス板の面同志を滑ら
すと、その接合面のむしり取りによるクラックが発生す
ることも知られている。これに対して従来、半導体結晶
体同志の上記ガラスの如き接合法が知られていないこと
は、半導体結晶体の接合すべき面の平滑性とその清浄性
を厳密に保つことが難しかったことが最大の原因であっ
たと言える。
そこで本発明者等は、次のような処理を施すことにより
、ガラス同志の接合のように半導体結晶体同志の接合も
可能なことを見出した。即ち、2つの半導体結晶体の接
合すべき面を表面粗さ500[入]以下に平滑化し、5
分間水洗した。
、ガラス同志の接合のように半導体結晶体同志の接合も
可能なことを見出した。即ち、2つの半導体結晶体の接
合すべき面を表面粗さ500[入]以下に平滑化し、5
分間水洗した。
平滑化の方法は、錆面研磨或いは鏡面研磨した表面上に
その平坦さを損わない方法、例えばMOCVD法或いは
MBE法によってエピタキシャル成長層を形成して行う
。得られた半導体の面は水に良く濡れ、自然酸化物の層
が形成されていることが推定された。その後、メタノー
ル置換、フレオン乾燥を行い、このようにして得られた
半導体結晶体を、ゴミ浮遊量20[個/m3]の実質的
にゴミのないクリーンルーム中で上記接合面を相互に直
接密着させて200 [’C]以上の温で熱処理したと
ころ、両者は極めて強固に接合した。この接合体の接着
強度は、熱処理温度200[’C]以上で特に著しく上
昇する。
その平坦さを損わない方法、例えばMOCVD法或いは
MBE法によってエピタキシャル成長層を形成して行う
。得られた半導体の面は水に良く濡れ、自然酸化物の層
が形成されていることが推定された。その後、メタノー
ル置換、フレオン乾燥を行い、このようにして得られた
半導体結晶体を、ゴミ浮遊量20[個/m3]の実質的
にゴミのないクリーンルーム中で上記接合面を相互に直
接密着させて200 [’C]以上の温で熱処理したと
ころ、両者は極めて強固に接合した。この接合体の接着
強度は、熱処理温度200[’C]以上で特に著しく上
昇する。
以上のことから、研磨した清浄な半導体の面は水洗だけ
で表面が親水性となり、清浄な環境下で且つ200 [
℃]以上の温度下で接合すれば強固に接着体を得ること
ができる。
で表面が親水性となり、清浄な環境下で且つ200 [
℃]以上の温度下で接合すれば強固に接着体を得ること
ができる。
一方、200 [’C]程度の加熱温では、半導体構成
原子ついてはもとより、最も拡散し易い1価イオンでも
、半導体結晶中における拡散速度は通常無視できる程度
に小さいことは周知である。
原子ついてはもとより、最も拡散し易い1価イオンでも
、半導体結晶中における拡散速度は通常無視できる程度
に小さいことは周知である。
また、この200 [’C]付近の温では、酸化膜の表
面に吸着された水分子が殆ど脱離し、化学吸着により形
成された一〇H基の脱水結合が起こり始めることも知ら
れている。これらのことを考え合わせれば、前記半導体
結晶体相互の結合は、金属同志の接合として知られてい
る相互拡散によるものではなく、半導体結晶体の表面酸
化膜の水和層間の相互作用や、−〇H基の脱水重合によ
って半導体−〇−半導体なる強固な接合構造を成してい
るものと考えられる。
面に吸着された水分子が殆ど脱離し、化学吸着により形
成された一〇H基の脱水結合が起こり始めることも知ら
れている。これらのことを考え合わせれば、前記半導体
結晶体相互の結合は、金属同志の接合として知られてい
る相互拡散によるものではなく、半導体結晶体の表面酸
化膜の水和層間の相互作用や、−〇H基の脱水重合によ
って半導体−〇−半導体なる強固な接合構造を成してい
るものと考えられる。
このような事実は、半導体結晶体の表面を親水性にし、
その密着接合後に200 f℃]以上の加熱処理を施せ
ば、高い接着強度が得られることを意味している。
その密着接合後に200 f℃]以上の加熱処理を施せ
ば、高い接着強度が得られることを意味している。
以下、本発明の詳細を図示の実施例によって説明する。
第1図(a)−〜(f3)は本発明の一実施例に係わる
半導体装置の製造工程を示す斜視図及び側面図である。
半導体装置の製造工程を示す斜視図及び側面図である。
この実施例は、GaAffAS系半導体レーザと電子デ
バイスとを集積一体化し、モノリシックに形成したもの
である。
バイスとを集積一体化し、モノリシックに形成したもの
である。
まず、第1図(a)に示す如<N−GaAS基板11の
上面を表面粗さ500[人]以下に鏡面研磨したのち、
この基板11上に N −G ao、、、 A℃。0.、ASクラッド層1
2.アンドープGaAs活性層13゜ P −G ao、am A (lo、am A Sクラ
ッド層14及びN−GaAsコンタクト層15を順次成
長形成する。
上面を表面粗さ500[人]以下に鏡面研磨したのち、
この基板11上に N −G ao、、、 A℃。0.、ASクラッド層1
2.アンドープGaAs活性層13゜ P −G ao、am A (lo、am A Sクラ
ッド層14及びN−GaAsコンタクト層15を順次成
長形成する。
このとき、成長層表面が当初の鏡面研磨した基板表面の
平坦性を損うことのないようMOCVD法或いはMBE
法によって成長形成することが望ましい。
平坦性を損うことのないようMOCVD法或いはMBE
法によって成長形成することが望ましい。
次いで、SINをマスクとして、第1図(b)に示す如
く幅5[μm]程度のストライプ状部分の表面にZn拡
散を行い、N−GaAsコンタクト層15の一部をP型
化してP−GaAsコンタクト層16を形成する。これ
は、GaAs活性層13に流れる電流をストライブ状に
狭窄するためのものである。
く幅5[μm]程度のストライプ状部分の表面にZn拡
散を行い、N−GaAsコンタクト層15の一部をP型
化してP−GaAsコンタクト層16を形成する。これ
は、GaAs活性層13に流れる電流をストライブ状に
狭窄するためのものである。
次いで、フォトレジスト等をマスクとして、BCβ3+
Cρ2混合ガスによる反応性イオンエッチング法により
、第1図(C)に示す如く電流ストライプ(P型コンタ
クトH)16と垂直に共振器端面18を形成すると共に
、不要な部分をエツチング除去する。これにより、半導
体レーザ基体10が形成される。
Cρ2混合ガスによる反応性イオンエッチング法により
、第1図(C)に示す如く電流ストライプ(P型コンタ
クトH)16と垂直に共振器端面18を形成すると共に
、不要な部分をエツチング除去する。これにより、半導
体レーザ基体10が形成される。
次に、第1図(d)に示す如く、電子デバイスの製造に
適したSi基板19の表面を表面粗さ500[人]以下
に鏡面研磨し、先に述べた手順により、半導体レーザ基
体10と接着した。熱処理は、H2雰囲気中500 r
℃]で1時間行った。
適したSi基板19の表面を表面粗さ500[人]以下
に鏡面研磨し、先に述べた手順により、半導体レーザ基
体10と接着した。熱処理は、H2雰囲気中500 r
℃]で1時間行った。
また、3i基板19としては、B等の適当な不純物のイ
オン打込み或いは拡散により、表面をP型伝導としたも
のを用いた。かくして、Si基板19上にG a A
S −G a A Q A S半導体レーザが1与られ
ることになる。
オン打込み或いは拡散により、表面をP型伝導としたも
のを用いた。かくして、Si基板19上にG a A
S −G a A Q A S半導体レーザが1与られ
ることになる。
なお、3i基板19上に形成する電子デバイスは、上記
の接着工程前に予め形成しておくのが望ましい。また、
必要があれば、NH4−H202−1−120系等のエ
ツチング液を用いて、第1図(e)に示す如<N−Ga
As基板11を最終的に除去するようにしてもよい。
の接着工程前に予め形成しておくのが望ましい。また、
必要があれば、NH4−H202−1−120系等のエ
ツチング液を用いて、第1図(e)に示す如<N−Ga
As基板11を最終的に除去するようにしてもよい。
かくして得られた半導体装置においては、半導体レーザ
10が良好な特性を示し、またP−GaASコンタクト
1116とP型Si基板19の表面とは良好な電気伝導
特性を示した。従って本実施例によれば、半導体レーザ
と通常の電子デバイスとをモノリシックに形成すること
ができ、しかも半導体レーザ及び電子デバイスをそれぞ
れ単体で作製したときと同等の特性にすることができる
。このため、半導体レーザー電子デバイスの集積化デバ
イスの特性の向上及び組合わせ自由度の拡大をはかるこ
とができ、光通信の分野に与える効果は絶大である。
10が良好な特性を示し、またP−GaASコンタクト
1116とP型Si基板19の表面とは良好な電気伝導
特性を示した。従って本実施例によれば、半導体レーザ
と通常の電子デバイスとをモノリシックに形成すること
ができ、しかも半導体レーザ及び電子デバイスをそれぞ
れ単体で作製したときと同等の特性にすることができる
。このため、半導体レーザー電子デバイスの集積化デバ
イスの特性の向上及び組合わせ自由度の拡大をはかるこ
とができ、光通信の分野に与える効果は絶大である。
第2図(a)〜(h)は他の実施例に係わる半導体装置
の製造工程を示す断面図である。この実施例は、InG
aAsP系半導体レーザとこのレーザを駆動するGaA
S系MESFETとを集積一体化したものである。
の製造工程を示す断面図である。この実施例は、InG
aAsP系半導体レーザとこのレーザを駆動するGaA
S系MESFETとを集積一体化したものである。
まず、第2図(a)に示す如く、半絶縁性InP基板2
1の表面に凹部22を形成し、この凹部22内に同図(
b)に示す如く P ” −1n+−11G au A Sy P+ −
v 電極取出し層23、P−1nPクラッドM124,
7ンドープI n、−xG axA S、 P、、
活性層25及びN−InPクラッド層26を順次成長形
成する。
1の表面に凹部22を形成し、この凹部22内に同図(
b)に示す如く P ” −1n+−11G au A Sy P+ −
v 電極取出し層23、P−1nPクラッドM124,
7ンドープI n、−xG axA S、 P、、
活性層25及びN−InPクラッド層26を順次成長形
成する。
次いで、第2図(C)に示す如くクラッド層24.26
及び活性層25を、レーザ発振領域部を除いてメサエッ
チングし、その後間111J(d)に示す如くメサの側
部をN −1n p埋込み層27及びP−’InP埋込
み層28で埋込んだ。次いで、第2図(e)に示す如く
四部22内の不要部を全てメサエッチングで除去し、最
後にP+型電極取出し層23上にオーミック電極29を
形成する。
及び活性層25を、レーザ発振領域部を除いてメサエッ
チングし、その後間111J(d)に示す如くメサの側
部をN −1n p埋込み層27及びP−’InP埋込
み層28で埋込んだ。次いで、第2図(e)に示す如く
四部22内の不要部を全てメサエッチングで除去し、最
後にP+型電極取出し層23上にオーミック電極29を
形成する。
これにより、半導体レーザ基体20が形成されることに
なる。
なる。
ここで、成長するメサ部の高さは略凹部22の外側と同
じ高さになるよう調整し、最後の鏡面研磨で完全に同一
高さとする。図には示さないが、最後に研磨を行うため
に、半導体レーザ基体及び後述する電子素子部基体共に
凹部内の素子主要部には、必要に応じて研磨の前に保l
l1lを付けるものとする。
じ高さになるよう調整し、最後の鏡面研磨で完全に同一
高さとする。図には示さないが、最後に研磨を行うため
に、半導体レーザ基体及び後述する電子素子部基体共に
凹部内の素子主要部には、必要に応じて研磨の前に保l
l1lを付けるものとする。
一方、第2図(f)に示す如く半絶縁性GaAS基板3
1上に凹部32を形成し、この凹部32の表面にS;イ
オン注入でN型活性層33を形成する。次いで、第2図
(0)に示す如くゲート部ショットキー電極34をFE
Tチャネル部1部に作り、該グー1〜電極をマスクとし
てN+型領領域35イオン注入で形成し、ソース電極3
6を作製する。これにより、電子デバイス基体30が形
成されることになる。
1上に凹部32を形成し、この凹部32の表面にS;イ
オン注入でN型活性層33を形成する。次いで、第2図
(0)に示す如くゲート部ショットキー電極34をFE
Tチャネル部1部に作り、該グー1〜電極をマスクとし
てN+型領領域35イオン注入で形成し、ソース電極3
6を作製する。これにより、電子デバイス基体30が形
成されることになる。
以上のようにして作製した基体20.30の表面を鏡面
研磨して、先に述べた手順により水洗洗浄後位置合わせ
して圧着すると、2つの基体は一体の半導体装置となる
。ここで、鏡面研磨は表面粗さが500[人1以下とな
る条件とし、熱処理はH2雰囲気中500 [℃]で1
時間行った。
研磨して、先に述べた手順により水洗洗浄後位置合わせ
して圧着すると、2つの基体は一体の半導体装置となる
。ここで、鏡面研磨は表面粗さが500[人1以下とな
る条件とし、熱処理はH2雰囲気中500 [℃]で1
時間行った。
かくして製造された半導体装置は、製造方法が簡単であ
るため、製造歩留りや信頼性が高く、また半導体レーザ
と電子デバイスとの特性をそれぞれ最適化することがで
きる。さらに、半導体レーザのN−InPクラッド層2
6と電子デバイスのN++層35との接続配線が不要と
なり、寄生容量等も小さくできる構造を持つので、高い
パフォーマンスを有する。
るため、製造歩留りや信頼性が高く、また半導体レーザ
と電子デバイスとの特性をそれぞれ最適化することがで
きる。さらに、半導体レーザのN−InPクラッド層2
6と電子デバイスのN++層35との接続配線が不要と
なり、寄生容量等も小さくできる構造を持つので、高い
パフォーマンスを有する。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記弁・受光デバイスとしては、半導体
レーザの代りに発光ダイオード、PINフォトダイオー
ド及びアバランシェフォトダイオード等を用いることが
可能であり、またそれらの材料としてはGaAs/Ga
AffAS。
ない。例えば、前記弁・受光デバイスとしては、半導体
レーザの代りに発光ダイオード、PINフォトダイオー
ド及びアバランシェフォトダイオード等を用いることが
可能であり、またそれらの材料としてはGaAs/Ga
AffAS。
InP/InGaAsP等のm−v族化合半導体の他に
、HOCdTe、ZnS、Zn5e等の■−Vl族化合
物半導体にも適用可能である。同様に、電子デバイス形
成に適した基板としては、si。
、HOCdTe、ZnS、Zn5e等の■−Vl族化合
物半導体にも適用可能である。同様に、電子デバイス形
成に適した基板としては、si。
InPの他に、GaAs等の半導体を用いることが可能
である。また、半導体基板の表面に素子形成を行っハ後
その表面が鏡面状態であれば、鏡面研磨工程を省略して
よいのは明らかであり、このことから鏡面研磨工程と素
子形成工程の順序を入替えてもよい。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
である。また、半導体基板の表面に素子形成を行っハ後
その表面が鏡面状態であれば、鏡面研磨工程を省略して
よいのは明らかであり、このことから鏡面研磨工程と素
子形成工程の順序を入替えてもよい。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
第1図(a)〜(e)は本発明の一実施例に係わる半導
体装置の製造工程を示す斜視図及び側面図、第2図(a
)〜(h)は他の実施例に係わる半導体装置の製造工程
を示す断面図である。 10・・・半導体レーザ基体、11・・・N−GaAS
基板、12・N−GaAQAsクラッド層、13・・・
アンドープGaAs活性層、14−P −G a A
A A sクラッド層、15・・・N−GaASコンタ
クト層、16・・・P−GaASコンタクト層、18・
・・共振器端面、19・・・Si基板、20・・・半導
体レーザ基体、21・・・半絶縁性1nP基板、22・
・・凹部、23・P” −I nGaAsP電極取出し
層、24・・・P−InPクラッド層、25・・・アン
ドープInGaASP活性層、26−N −I n P
クラッド層、27・・・N−1nP埋込み層、28・・
・P−1nP埋込み層、29・・・オーミック電極、3
0・・・電子デバイス基体、31・・・Si基板、32
・・・凹部、33・・・N型活性層、34・・・ショッ
トキー電極、35・・・N+型領領域36・・・ソース
電極。 出願人代理人 弁理士 鈴江武彦 呂 ^ ^ 呻−〔ハ
体装置の製造工程を示す斜視図及び側面図、第2図(a
)〜(h)は他の実施例に係わる半導体装置の製造工程
を示す断面図である。 10・・・半導体レーザ基体、11・・・N−GaAS
基板、12・N−GaAQAsクラッド層、13・・・
アンドープGaAs活性層、14−P −G a A
A A sクラッド層、15・・・N−GaASコンタ
クト層、16・・・P−GaASコンタクト層、18・
・・共振器端面、19・・・Si基板、20・・・半導
体レーザ基体、21・・・半絶縁性1nP基板、22・
・・凹部、23・P” −I nGaAsP電極取出し
層、24・・・P−InPクラッド層、25・・・アン
ドープInGaASP活性層、26−N −I n P
クラッド層、27・・・N−1nP埋込み層、28・・
・P−1nP埋込み層、29・・・オーミック電極、3
0・・・電子デバイス基体、31・・・Si基板、32
・・・凹部、33・・・N型活性層、34・・・ショッ
トキー電極、35・・・N+型領領域36・・・ソース
電極。 出願人代理人 弁理士 鈴江武彦 呂 ^ ^ 呻−〔ハ
Claims (7)
- (1)表面側に半導体発光素子或いは半導体受光素子が
形成され且つ表面側が鏡面状態に形成された第1の半導
体基板と、表面側に電子素子が形成され且つ表面側が鏡
面状態に形成された第2の半導体基板とを具備し、上記
各半導体基板はその表面側を直接接着されて一体化され
てなることを特徴とする半導体装置。 - (2)第1の半導体基板の表面側に半導体発光素子或い
は半導体受光素子を形成し、且つその表面側を平坦化す
る工程と、第2の半導体基板の表面側に電子素子を形成
し且つその表面側を平坦化する工程と、上記平坦化した
各平坦面を水洗により親水性としたのち乾燥する工程と
、次いで清浄な雰囲気下で上記各平坦面を直接密着し、
この状態で200[℃]以上の温で熱処理して上記各基
板同志を接着する工程とを含むことを特徴とする半導体
装置の製造方法。 - (3)前記平坦化する工程は、前記素子を形成したのち
前記基板の表面側を表面粗さ500[Å]以下に鏡面研
磨することである特許請求の範囲第2項記載の半導体装
置の製造方法。 - (4)前記平坦化する工程は、前記素子を形成する前に
前記基板の表面を表面粗さ500[Å]以下に鏡面研磨
することである特許請求の範囲第2項記載の半導体装置
の製造方法。 - (5)前記平坦化する工程は、前記鏡面研磨したのち、
該研磨面上にMOCVD法或いはMBE法によりエピタ
キシャル成長層を形成することである特許請求の範囲第
4項記載の半導体装置の製造方法。 - (6)前記清浄な雰囲気とは、ゴミ浮遊量が20[個/
m^3]コ以下の雰囲気であることを特徴とする特許請
求の範囲第2項記載の半導体装置の製造方法。 - (7)前記熱処理により前記各平坦面の接着を行った後
、前記第1の半導体基板の一部或いは全部を除去するこ
とを特徴とする特許請求の範囲第2項記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60022924A JPH0740603B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60022924A JPH0740603B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6262442A Division JP2747232B2 (ja) | 1994-10-26 | 1994-10-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61182256A true JPS61182256A (ja) | 1986-08-14 |
JPH0740603B2 JPH0740603B2 (ja) | 1995-05-01 |
Family
ID=12096184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60022924A Expired - Lifetime JPH0740603B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0740603B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774341A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 光電子集積回路装置の製造方法 |
JPH07142386A (ja) * | 1993-11-17 | 1995-06-02 | Hitachi Ltd | 半導体基板、半導体装置及びそれらの製造方法 |
JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
US7105857B2 (en) | 2002-07-08 | 2006-09-12 | Nichia Corporation | Nitride semiconductor device comprising bonded substrate and fabrication method of the same |
US7301175B2 (en) | 2001-10-12 | 2007-11-27 | Nichia Corporation | Light emitting apparatus and method of manufacturing the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4926455A (ja) * | 1972-07-11 | 1974-03-08 | ||
JPS58139467A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体装置 |
JPS58195276U (ja) * | 1982-06-23 | 1983-12-26 | 株式会社日立製作所 | 平面表示装置 |
-
1985
- 1985-02-08 JP JP60022924A patent/JPH0740603B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH07142386A (ja) * | 1993-11-17 | 1995-06-02 | Hitachi Ltd | 半導体基板、半導体装置及びそれらの製造方法 |
JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
US7301175B2 (en) | 2001-10-12 | 2007-11-27 | Nichia Corporation | Light emitting apparatus and method of manufacturing the same |
US7390684B2 (en) | 2001-10-12 | 2008-06-24 | Nichia Corporation | Light emitting apparatus and method of manufacturing the same |
US7105857B2 (en) | 2002-07-08 | 2006-09-12 | Nichia Corporation | Nitride semiconductor device comprising bonded substrate and fabrication method of the same |
US7378334B2 (en) | 2002-07-08 | 2008-05-27 | Nichia Corporation | Nitride semiconductor device comprising bonded substrate and fabrication method of the same |
US8030665B2 (en) | 2002-07-08 | 2011-10-04 | Nichia Corporation | Nitride semiconductor device comprising bonded substrate and fabrication method of the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0740603B2 (ja) | 1995-05-01 |
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