JPH0690061A - 半導体発光素子の製造方法 - Google Patents
半導体発光素子の製造方法Info
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- JPH0690061A JPH0690061A JP24056592A JP24056592A JPH0690061A JP H0690061 A JPH0690061 A JP H0690061A JP 24056592 A JP24056592 A JP 24056592A JP 24056592 A JP24056592 A JP 24056592A JP H0690061 A JPH0690061 A JP H0690061A
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Abstract
(57)【要約】
【目的】 ＩｎＰ／ＩｎＧａＡｓＰあるいはＧａＡｓ／
ＡｌＧａＡｓ等からなる良質な半導体発光素子用ダブル
ヘテロ構造を、Ｓｉ等の格子定数の異なる異種半導体基
板上に直接接着することにより、オプトエレクトロニク
ス集積回路に適した半導体発光素子の製造方法を提供す
る。 【構成】 ｐ型ＩｎＰ基板上にダブルヘテロ構造の結晶
成長を行う工程と、この結晶成長された基板のｎ型Ｉｎ
ＧａＡｓ保護層のエッチング及び接着面の洗浄処理を行
う工程と、前記ｐ型ＩｎＰ基板とは格子定数の異なった
ｎ型Ｓｉ基板の表面洗浄処理を行う工程と、前記ｐ型Ｉ
ｎＰ基板の接着表面と前記ｎ型Ｓｉ基板の表面とを直接
接着する工程と、熱処理を行う工程と、電流狭窄と光の
閉じ込め機能を持つレーザ構造を形成する工程とを施
す。
ＡｌＧａＡｓ等からなる良質な半導体発光素子用ダブル
ヘテロ構造を、Ｓｉ等の格子定数の異なる異種半導体基
板上に直接接着することにより、オプトエレクトロニク
ス集積回路に適した半導体発光素子の製造方法を提供す
る。 【構成】 ｐ型ＩｎＰ基板上にダブルヘテロ構造の結晶
成長を行う工程と、この結晶成長された基板のｎ型Ｉｎ
ＧａＡｓ保護層のエッチング及び接着面の洗浄処理を行
う工程と、前記ｐ型ＩｎＰ基板とは格子定数の異なった
ｎ型Ｓｉ基板の表面洗浄処理を行う工程と、前記ｐ型Ｉ
ｎＰ基板の接着表面と前記ｎ型Ｓｉ基板の表面とを直接
接着する工程と、熱処理を行う工程と、電流狭窄と光の
閉じ込め機能を持つレーザ構造を形成する工程とを施
す。
Description
【０００１】
【産業上の利用分野】本発明は、光通信システム、光情
報処理システム等に用いられる半導体発光素子の製造方
法に関するものである。
報処理システム等に用いられる半導体発光素子の製造方
法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、「Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔ
ｅｒｓ，ｖｏｌ．６０，Ｎｏ．４，Ｐ．４７２，“Ｓｔ
ａｂｌｅ ｃｗ ｏｐｅｒａｔｉｏｎ ａｔ ｒｏｏｍ
ｔｅｍｐｅｒａｔｕｒｅ ｏｆ ａ １．５−μｍ
ｗａｖｅｌｅｎｇｔｈ ｍｕｌｔｉｐｌｅ ｑｕａｎｔ
ｕｍ ｗｅｌｌ ｌａｓｅｒ ｏｎ ａ Ｓｉ ｓｕｂ
ｓｔｒａｔｅ」に開示されるものがあった。
例えば、「Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔ
ｅｒｓ，ｖｏｌ．６０，Ｎｏ．４，Ｐ．４７２，“Ｓｔ
ａｂｌｅ ｃｗ ｏｐｅｒａｔｉｏｎ ａｔ ｒｏｏｍ
ｔｅｍｐｅｒａｔｕｒｅ ｏｆ ａ １．５−μｍ
ｗａｖｅｌｅｎｇｔｈ ｍｕｌｔｉｐｌｅ ｑｕａｎｔ
ｕｍ ｗｅｌｌ ｌａｓｅｒ ｏｎ ａ Ｓｉ ｓｕｂ
ｓｔｒａｔｅ」に開示されるものがあった。
【０００３】上記文献には、Ｓｉ基板上に格子定数の違
った半導体材料であるＩｎＰ／ＩｎＧａＡｓＰのダブル
ヘテロ構造を結晶成長させることにより、半導体レーザ
を作製したものである。このように、ある半導体材料上
に格子定数の異なった異種半導体材料からなる発光素子
を集積作製する技術は、オプトエレクトロニクス集積回
路を実現するために非常に重要な技術である。つまり、
集積回路作製技術の最も進んでいる半導体材料はＳｉで
あるが、Ｓｉは間接遷移形半導体であるので、発光素子
としては不適である。
った半導体材料であるＩｎＰ／ＩｎＧａＡｓＰのダブル
ヘテロ構造を結晶成長させることにより、半導体レーザ
を作製したものである。このように、ある半導体材料上
に格子定数の異なった異種半導体材料からなる発光素子
を集積作製する技術は、オプトエレクトロニクス集積回
路を実現するために非常に重要な技術である。つまり、
集積回路作製技術の最も進んでいる半導体材料はＳｉで
あるが、Ｓｉは間接遷移形半導体であるので、発光素子
としては不適である。
【０００４】したがって、発光素子として適した直接遷
移形半導体であるＧａＡｓ／ＡｌＧａＡｓ、あるいはＩ
ｎＰ／ＩｎＧａＡｓＰをＳｉ上に作製することができれ
ば、両者の長所を結びつけることができ、オプトエレク
トロニクス集積回路を実現することができる。しかしな
がら、ＳｉとＩｎＰ／ＩｎＧａＡｓＰあるいはＳｉとＧ
ａＡｓ／ＡｌＧａＡｓは異なる格子定数を持っているた
め、一般には、結晶成長技術を用いて集積作製すること
は難しい。
移形半導体であるＧａＡｓ／ＡｌＧａＡｓ、あるいはＩ
ｎＰ／ＩｎＧａＡｓＰをＳｉ上に作製することができれ
ば、両者の長所を結びつけることができ、オプトエレク
トロニクス集積回路を実現することができる。しかしな
がら、ＳｉとＩｎＰ／ＩｎＧａＡｓＰあるいはＳｉとＧ
ａＡｓ／ＡｌＧａＡｓは異なる格子定数を持っているた
め、一般には、結晶成長技術を用いて集積作製すること
は難しい。
【０００５】上記文献では、この格子定数の違いによる
結晶の質の悪化を防ぐために、図１０に示すような、層
構造を採用している。以下、従来の半導体発光素子の層
構造について説明する。まず、Ｓｉ基板１上に有機金属
気相成長法（ＭＯＶＰＥ法）により、厚さ２μｍのＧａ
Ａｓバッファ層２、及びＩｎＰ／ＩｎＧａＡｓＰ歪吸収
層３（厚さ約０．３μｍ）を成長させる。その後、ベィ
パー・ミキシング・エピタキシー（ＶＭＥ；Ｖａｐｏｒ
ｍｉｘｉｎｇ ｅｐｉｔａｘｙ）で、厚さ１３μｍの
ＩｎＰバッファ層４を成長させた後に、再び、ＭＯＶＰ
Ｅにより発光素子に必要な、ｎ型ＩｎＰクラッド層５、
ＳＣＨ−ＭＱＷ活性層６、ｐ型ＩｎＰクラッド層７、ｐ
型ＩｎＧａＡｓキャップ層８からなるダブルヘテロ構造
５〜８を作製する。
結晶の質の悪化を防ぐために、図１０に示すような、層
構造を採用している。以下、従来の半導体発光素子の層
構造について説明する。まず、Ｓｉ基板１上に有機金属
気相成長法（ＭＯＶＰＥ法）により、厚さ２μｍのＧａ
Ａｓバッファ層２、及びＩｎＰ／ＩｎＧａＡｓＰ歪吸収
層３（厚さ約０．３μｍ）を成長させる。その後、ベィ
パー・ミキシング・エピタキシー（ＶＭＥ；Ｖａｐｏｒ
ｍｉｘｉｎｇ ｅｐｉｔａｘｙ）で、厚さ１３μｍの
ＩｎＰバッファ層４を成長させた後に、再び、ＭＯＶＰ
Ｅにより発光素子に必要な、ｎ型ＩｎＰクラッド層５、
ＳＣＨ−ＭＱＷ活性層６、ｐ型ＩｎＰクラッド層７、ｐ
型ＩｎＧａＡｓキャップ層８からなるダブルヘテロ構造
５〜８を作製する。
【０００６】上記文献では、この層構造により比較的良
好なダブルヘテロ構造を得ており、半導体レーザの室温
連続発振を達成した。
好なダブルヘテロ構造を得ており、半導体レーザの室温
連続発振を達成した。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の半導体発光素子の層構造の製造方法では次に
述べるような欠点がある。 （１）層構造が複雑であり、結晶成長に手間がかかる。 （２）厚いバッファ層を成長させなければならないの
で、実際にＳｉの電気回路と集積化させる場合、１０μ
ｍ〜２０μｍの段差ができてしまい、プロセス上、大き
な問題となる。
べた従来の半導体発光素子の層構造の製造方法では次に
述べるような欠点がある。 （１）層構造が複雑であり、結晶成長に手間がかかる。 （２）厚いバッファ層を成長させなければならないの
で、実際にＳｉの電気回路と集積化させる場合、１０μ
ｍ〜２０μｍの段差ができてしまい、プロセス上、大き
な問題となる。
【０００８】（３）上述のような複雑なバッファ層を導
入しても、格子不整合に起因する格子欠陥や、歪み等に
よる結晶の質の低下は完全にはなくなっておらず、Ｉｎ
Ｐ基板上に格子定数が合うように成長された結晶による
半導体レーザに較べて閾値が高い。本発明は、上記問題
点を除去するために、ＩｎＰ／ＩｎＧａＡｓＰあるいは
ＧａＡｓ／ＡｌＧａＡｓ等からなる良質な半導体発光素
子用ダブルヘテロ構造を、Ｓｉ等の格子定数の異なる異
種半導体基板上に直接接着することにより、オプトエレ
クトロニクス集積回路に適した半導体発光素子の製造方
法を提供することを目的とする。
入しても、格子不整合に起因する格子欠陥や、歪み等に
よる結晶の質の低下は完全にはなくなっておらず、Ｉｎ
Ｐ基板上に格子定数が合うように成長された結晶による
半導体レーザに較べて閾値が高い。本発明は、上記問題
点を除去するために、ＩｎＰ／ＩｎＧａＡｓＰあるいは
ＧａＡｓ／ＡｌＧａＡｓ等からなる良質な半導体発光素
子用ダブルヘテロ構造を、Ｓｉ等の格子定数の異なる異
種半導体基板上に直接接着することにより、オプトエレ
クトロニクス集積回路に適した半導体発光素子の製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体発光素子の製造方法において、半
導体基板上に格子整合したダブルヘテロ構造の結晶成長
を行う工程と、該結晶成長が行われた半導体基板の表面
洗浄処理を行う工程と、前記半導体基板とは格子定数の
異なった異種半導体基板の表面洗浄処理を行う工程と、
前記半導体基板の表面と前記異種半導体基板の表面とを
直接接着する工程と、熱処理を行う工程と、電流狭窄と
光の閉じ込め機能を持つレーザ構造を形成する工程とを
施すことを特徴とする。
成するために、半導体発光素子の製造方法において、半
導体基板上に格子整合したダブルヘテロ構造の結晶成長
を行う工程と、該結晶成長が行われた半導体基板の表面
洗浄処理を行う工程と、前記半導体基板とは格子定数の
異なった異種半導体基板の表面洗浄処理を行う工程と、
前記半導体基板の表面と前記異種半導体基板の表面とを
直接接着する工程と、熱処理を行う工程と、電流狭窄と
光の閉じ込め機能を持つレーザ構造を形成する工程とを
施すことを特徴とする。
【００１０】
【作用】本発明によれば、上記したように、格子定数の
等しい基板上に結晶成長させたＩｎＰ／ＩｎＧａＡｓ
Ｐ、あるいはＧａＡｓ／ＡｌＧａＡｓ等の良質なダブル
ヘテロ構造を、Ｓｉ等の格子定数の異なる異種半導体基
板上に直接接着させることにより、Ｓｉ等の基板上に作
製された電気回路と、ＩｎＰ／ＩｎＧａＡｓＰあるいは
ＧａＡｓ／ＡｌＧａＡｓ等からなる良質な発光素子を集
積化することができる。
等しい基板上に結晶成長させたＩｎＰ／ＩｎＧａＡｓ
Ｐ、あるいはＧａＡｓ／ＡｌＧａＡｓ等の良質なダブル
ヘテロ構造を、Ｓｉ等の格子定数の異なる異種半導体基
板上に直接接着させることにより、Ｓｉ等の基板上に作
製された電気回路と、ＩｎＰ／ＩｎＧａＡｓＰあるいは
ＧａＡｓ／ＡｌＧａＡｓ等からなる良質な発光素子を集
積化することができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体発光素子の製造工程を示すフローチャートである。
この実施例においては、ＩｎＰ／ＩｎＧａＡｓＰとＳｉ
の直接接着の場合を例にとって説明する。なお、同様の
ことは、ＧａＡｓ／ＡｌＧａＡｓとＳｉあるいはＩｎＰ
／ＩｎＧａＡｓＰとＧａＡｓ等の組み合わせでも行える
ことは明らかである。
ながら詳細に説明する。図１は本発明の実施例を示す半
導体発光素子の製造工程を示すフローチャートである。
この実施例においては、ＩｎＰ／ＩｎＧａＡｓＰとＳｉ
の直接接着の場合を例にとって説明する。なお、同様の
ことは、ＧａＡｓ／ＡｌＧａＡｓとＳｉあるいはＩｎＰ
／ＩｎＧａＡｓＰとＧａＡｓ等の組み合わせでも行える
ことは明らかである。
【００１２】図１に示すように、まず、ＩｎＰ基板上に
ダブルヘテロ構造の結晶を成長させる（ステップ）。
次いで、ＩｎＰ基板の保護層のエッチング及び表面洗浄
処理を行う（ステップ）。ステップと平行的に、格
子定数の異なる異種半導体（Ｓｉ）基板の表面洗浄処理
を行う（ステップ）。
ダブルヘテロ構造の結晶を成長させる（ステップ）。
次いで、ＩｎＰ基板の保護層のエッチング及び表面洗浄
処理を行う（ステップ）。ステップと平行的に、格
子定数の異なる異種半導体（Ｓｉ）基板の表面洗浄処理
を行う（ステップ）。
【００１３】次いで、ＩｎＰ基板と異種半導体（Ｓｉ）
基板の室温における直接接着を行う（ステップ）。次
に、熱処理を行う（ステップ）。次に、異種半導体
（Ｓｉ）基板の研磨を行う（ステップ）。次に、Ｉｎ
Ｐ基板の研磨を行う（ステップ）。
基板の室温における直接接着を行う（ステップ）。次
に、熱処理を行う（ステップ）。次に、異種半導体
（Ｓｉ）基板の研磨を行う（ステップ）。次に、Ｉｎ
Ｐ基板の研磨を行う（ステップ）。
【００１４】次いで、電流狭窄と光の閉じ込め機能を持
つレーザ構造を形成する（ステップ）。以下、半導体
発光素子の製造工程を詳述する。まず、図２に示すよう
に、基板としての例えば、ｐ型ＩｎＰ基板１１（なお、
ｎ型ＩｎＰ基板上でもよい。ただし、その場合は、以後
すべての導電型についてｐとｎが逆になる。）、ｐ型Ｉ
ｎＧａＡｓエッチストップ層１２、ｐ型ＩｎＰクラッド
層１３、ＩｎＧａＡｓＰ活性層１４、ｎ型ＩｎＰクラッ
ド層１５、ｎ型ＩｎＧａＡｓ保護層１６を順次成長させ
る。この時、ｐ型ＩｎＧａＡｓエッチストップ層１２、
ｐ型ＩｎＰクラッド層１３、ＩｎＧａＡｓＰ活性層１
４、ｎ型ＩｎＰクラッド層１５、ｎ型ＩｎＧａＡｓ保護
層１６のすべての層はＩｎＰ基板１１に格子整合してい
るものを成長させる。
つレーザ構造を形成する（ステップ）。以下、半導体
発光素子の製造工程を詳述する。まず、図２に示すよう
に、基板としての例えば、ｐ型ＩｎＰ基板１１（なお、
ｎ型ＩｎＰ基板上でもよい。ただし、その場合は、以後
すべての導電型についてｐとｎが逆になる。）、ｐ型Ｉ
ｎＧａＡｓエッチストップ層１２、ｐ型ＩｎＰクラッド
層１３、ＩｎＧａＡｓＰ活性層１４、ｎ型ＩｎＰクラッ
ド層１５、ｎ型ＩｎＧａＡｓ保護層１６を順次成長させ
る。この時、ｐ型ＩｎＧａＡｓエッチストップ層１２、
ｐ型ＩｎＰクラッド層１３、ＩｎＧａＡｓＰ活性層１
４、ｎ型ＩｎＰクラッド層１５、ｎ型ＩｎＧａＡｓ保護
層１６のすべての層はＩｎＰ基板１１に格子整合してい
るものを成長させる。
【００１５】この成長後の表面は、きれいな鏡面である
ことが必要であるが、そのために、特別な配慮をする必
要はなく、通常市販されている鏡面仕上げされたＩｎＰ
基板上に、例えば、平坦性の良い成長膜が得られるＭＯ
ＶＰＥ法等により、結晶成長させれば良い。次に、図３
に示すように、直接接着させる基板の表面を洗浄する。
ことが必要であるが、そのために、特別な配慮をする必
要はなく、通常市販されている鏡面仕上げされたＩｎＰ
基板上に、例えば、平坦性の良い成長膜が得られるＭＯ
ＶＰＥ法等により、結晶成長させれば良い。次に、図３
に示すように、直接接着させる基板の表面を洗浄する。
【００１６】すなわち、図２で作製した基板を、Ｈ2 Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：１の混合液等のＩｎ
ＧａＡｓ層に対する選択エッチャントを使用して、第６
層ｎ型ＩｎＧａＡｓ保護層１６をエッチングし（ステッ
プ）、ｎ型ＩｎＰクラッド層１５のきれいな表面を露
出させる。次に、水洗を５分間行い（ステップ）、表
面の自然酸化膜除去のため、フッ酸処理を１分行い（ス
テップ）、２分の水洗（ステップ）後、スピン乾燥
により、基板を乾燥させる（ステップ）。
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：１の混合液等のＩｎ
ＧａＡｓ層に対する選択エッチャントを使用して、第６
層ｎ型ＩｎＧａＡｓ保護層１６をエッチングし（ステッ
プ）、ｎ型ＩｎＰクラッド層１５のきれいな表面を露
出させる。次に、水洗を５分間行い（ステップ）、表
面の自然酸化膜除去のため、フッ酸処理を１分行い（ス
テップ）、２分の水洗（ステップ）後、スピン乾燥
により、基板を乾燥させる（ステップ）。
【００１７】一方、図４に示すように、上記ＩｎＰ基板
とは格子定数の異なる異種半導体基板であるｎ型Ｓｉ基
板については、ＩｎＰ基板と同様に市販の通常の鏡面仕
上げされた基板を用い、Ｈ2 ＳＯ2 ：Ｈ2 Ｏ2 処理（ス
テップ）後、水洗を５分間行い（ステップ）、自然
酸化膜除去のためのフッ酸処理１分（ステップ）、水
洗を２分間行い（ステップ）、その後、スピン乾燥
（ステップ）により、基板を乾燥させる。
とは格子定数の異なる異種半導体基板であるｎ型Ｓｉ基
板については、ＩｎＰ基板と同様に市販の通常の鏡面仕
上げされた基板を用い、Ｈ2 ＳＯ2 ：Ｈ2 Ｏ2 処理（ス
テップ）後、水洗を５分間行い（ステップ）、自然
酸化膜除去のためのフッ酸処理１分（ステップ）、水
洗を２分間行い（ステップ）、その後、スピン乾燥
（ステップ）により、基板を乾燥させる。
【００１８】２枚の基板はスピン乾燥直後に、図５に示
すように、室温にて密着させる。この密着はスピン乾燥
後、直ちに行うのが望ましいので、上述の２種類の基板
の洗浄は同時に平行させて行うのがよい。同一導電型の
面（ここではｎ型）同志を向かい合わせて、ｎ型Ｓｉ基
板１７とＩｎＰ基板を密着させる。その時、特に基板に
大きな圧力をかける必要はなく、ピンセット等で軽く押
しつける程度でよい。
すように、室温にて密着させる。この密着はスピン乾燥
後、直ちに行うのが望ましいので、上述の２種類の基板
の洗浄は同時に平行させて行うのがよい。同一導電型の
面（ここではｎ型）同志を向かい合わせて、ｎ型Ｓｉ基
板１７とＩｎＰ基板を密着させる。その時、特に基板に
大きな圧力をかける必要はなく、ピンセット等で軽く押
しつける程度でよい。
【００１９】その後、基板をアニール炉に入れ、上に重
り約３０ｇ／ｃｍ2 をのせて、水素雰囲気中、４５０℃
〜７００℃で３０分アニールする。この熱処理で、界面
の再結晶化が起こり、２枚の基板は十分な強度で接着
し、かつ、ｎ−ＩｎＰ層からｎ−Ｓｉ層へ電流を流すこ
とができるようになる。図６に上述した手順で直接接着
させたｎ−Ｓｉ基板と、ｎ−ＩｎＰ基板（図２のように
結晶成長はされていない）の接着界面を通して電流を流
した時の電流−電圧特性を示す。このサンプルを作製す
る時の熱処理は７００℃，３０分で行った。
り約３０ｇ／ｃｍ2 をのせて、水素雰囲気中、４５０℃
〜７００℃で３０分アニールする。この熱処理で、界面
の再結晶化が起こり、２枚の基板は十分な強度で接着
し、かつ、ｎ−ＩｎＰ層からｎ−Ｓｉ層へ電流を流すこ
とができるようになる。図６に上述した手順で直接接着
させたｎ−Ｓｉ基板と、ｎ−ＩｎＰ基板（図２のように
結晶成長はされていない）の接着界面を通して電流を流
した時の電流−電圧特性を示す。このサンプルを作製す
る時の熱処理は７００℃，３０分で行った。
【００２０】図６から明らかなように、界面を通して電
流が流れており、直線性の良い良好な電流−電圧特性が
得られている。半導体レーザでは、通常、劈開によっ
て、端面の反射鏡を形成する。したがって、本発明の基
板でも同様な反射鏡を用いる場合は、図７に示すよう
に、劈開の可能な厚みになるまで、基板を研磨する必要
がある。
流が流れており、直線性の良い良好な電流−電圧特性が
得られている。半導体レーザでは、通常、劈開によっ
て、端面の反射鏡を形成する。したがって、本発明の基
板でも同様な反射鏡を用いる場合は、図７に示すよう
に、劈開の可能な厚みになるまで、基板を研磨する必要
がある。
【００２１】まず、Ｓｉ基板をＳｉＣやＡｌ2 Ｏ3 等の
研磨材を用いて、厚みが５０μｍ程度になるまで機械研
磨する。その後、ＩｎＰ基板１１をＢｒ−ＣＨ3 ＯＨ等
を使って、厚み１００μｍ程度になるまで化学エッチン
グをした後、図８に示すように、ＨＣｌでｐ型ＩｎＧａ
Ａｓエッチストップ層１２が露出されるまでエッチング
する。ＨＣｌはＩｎＰに対する選択エッチャントで、Ｉ
ｎＧａＡｓ層はエッチングされないので、ｐ型ＩｎＧａ
Ａｓエッチストップ層１２が露出されたところで、エッ
チングは自動的に止まる。また、ＨＣｌを使う前に、Ｂ
ｒ−ＣＨ3 ＯＨで１００μｍ程度まで薄くするのは、Ｈ
Ｃｌはエッチング中に表面を荒らすため、厚い層をエッ
チングする場合、エッチングが均一に進み難いためであ
る。
研磨材を用いて、厚みが５０μｍ程度になるまで機械研
磨する。その後、ＩｎＰ基板１１をＢｒ−ＣＨ3 ＯＨ等
を使って、厚み１００μｍ程度になるまで化学エッチン
グをした後、図８に示すように、ＨＣｌでｐ型ＩｎＧａ
Ａｓエッチストップ層１２が露出されるまでエッチング
する。ＨＣｌはＩｎＰに対する選択エッチャントで、Ｉ
ｎＧａＡｓ層はエッチングされないので、ｐ型ＩｎＧａ
Ａｓエッチストップ層１２が露出されたところで、エッ
チングは自動的に止まる。また、ＨＣｌを使う前に、Ｂ
ｒ−ＣＨ3 ＯＨで１００μｍ程度まで薄くするのは、Ｈ
Ｃｌはエッチング中に表面を荒らすため、厚い層をエッ
チングする場合、エッチングが均一に進み難いためであ
る。
【００２２】まず、Ｂｒ−ＣＨ3 ＯＨで比較的薄くして
おいて、ＨＣｌでエッチングするのが好ましい。この基
板研磨後、図９に示すように、通常の半導体レーザと同
様に、電流狭窄と光の閉じ込め機能を持つ構造を形成
し、ｐ型電極１８及びｎ型電極１９を形成して、半導体
レーザが実現される。ここでは、一例として、リッジ構
造の場合を示したが、その他の構造であってもかまわな
い。
おいて、ＨＣｌでエッチングするのが好ましい。この基
板研磨後、図９に示すように、通常の半導体レーザと同
様に、電流狭窄と光の閉じ込め機能を持つ構造を形成
し、ｐ型電極１８及びｎ型電極１９を形成して、半導体
レーザが実現される。ここでは、一例として、リッジ構
造の場合を示したが、その他の構造であってもかまわな
い。
【００２３】なお、上記基板の研磨工程は、劈開を行う
場合に行われるに過ぎず、本発明の不可欠な工程ではな
い。図１１は本発明の他の実施例を示すＧａＡｓ基板上
へのダブルヘテロ構造の成長工程を示す断面図である。
この図に示すように、基板としての例えば、ｐ型ＧａＡ
ｓ基板２１、ｐ型ＧａＡｌＡｓエッチングストップ層２
２、ｐ型ＧａＡｌＡｓクラッド層２３、ＧａＡｓ活性層
２４、ｎ型ＧａＡｌＡｓクラッド層２５、ｎ型ＧａＡｓ
保護層２６を順次成長させる。この時、ｐ型ＧａＡｌＡ
ｓエッチングストップ層２２、ｐ型ＧａＡｌＡｓクラッ
ド層２３、ＧａＡｓ活性層２４、ｎ型ＧａＡｌＡｓクラ
ッド層２５、ｎ型ＧａＡｓ保護層２６のすべての層はｐ
型ＧａＡｓ基板２１に格子整合しているものを成長させ
る。
場合に行われるに過ぎず、本発明の不可欠な工程ではな
い。図１１は本発明の他の実施例を示すＧａＡｓ基板上
へのダブルヘテロ構造の成長工程を示す断面図である。
この図に示すように、基板としての例えば、ｐ型ＧａＡ
ｓ基板２１、ｐ型ＧａＡｌＡｓエッチングストップ層２
２、ｐ型ＧａＡｌＡｓクラッド層２３、ＧａＡｓ活性層
２４、ｎ型ＧａＡｌＡｓクラッド層２５、ｎ型ＧａＡｓ
保護層２６を順次成長させる。この時、ｐ型ＧａＡｌＡ
ｓエッチングストップ層２２、ｐ型ＧａＡｌＡｓクラッ
ド層２３、ＧａＡｓ活性層２４、ｎ型ＧａＡｌＡｓクラ
ッド層２５、ｎ型ＧａＡｓ保護層２６のすべての層はｐ
型ＧａＡｓ基板２１に格子整合しているものを成長させ
る。
【００２４】このようにして、ＧａＡｓ基板上へのダブ
ルヘテロ構造の成長構造を得る。以降の工程は、前記し
た工程と同様であるので、その説明は省略する。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
ルヘテロ構造の成長構造を得る。以降の工程は、前記し
た工程と同様であるので、その説明は省略する。なお、
本発明は上記実施例に限定されるものではなく、本発明
の趣旨に基づいて種々の変形が可能であり、これらを本
発明の範囲から排除するものではない。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明の
半導体発光素子の製造方法によれば、半導体基板上に格
子整合するように結晶成長された格子欠陥や歪みを含ま
ない良質なダブルヘテロ構造を、格子定数の異なる異種
半導体基板上に直接接着することによって、半導体レー
ザ構造を作製するようにしたので、従来のように厚いバ
ッファ層を成長させる必要がない上に、直接結晶成長さ
せた場合よりも、結晶性の良いものが得られるので、良
好な特性を持つ、半導体発光素子をＳｉ基板上に作製す
ることができる。
半導体発光素子の製造方法によれば、半導体基板上に格
子整合するように結晶成長された格子欠陥や歪みを含ま
ない良質なダブルヘテロ構造を、格子定数の異なる異種
半導体基板上に直接接着することによって、半導体レー
ザ構造を作製するようにしたので、従来のように厚いバ
ッファ層を成長させる必要がない上に、直接結晶成長さ
せた場合よりも、結晶性の良いものが得られるので、良
好な特性を持つ、半導体発光素子をＳｉ基板上に作製す
ることができる。
【００２６】本発明は、オプトエレクトロニクス集積回
路を実現する上で非常に有用な技術である。また、上述
の説明では、ＩｎＰ／ＩｎＧａＡｓＰとＳｉの直接接着
の場合を例にとったが、同様のことはＩｎＰ／ＩｎＧａ
ＡｓＰとＧａＡｓ、あるいはＧａＡｓ／ＡｌＧａＡｓと
Ｓｉ等の他の材料系でも可能である。
路を実現する上で非常に有用な技術である。また、上述
の説明では、ＩｎＰ／ＩｎＧａＡｓＰとＳｉの直接接着
の場合を例にとったが、同様のことはＩｎＰ／ＩｎＧａ
ＡｓＰとＧａＡｓ、あるいはＧａＡｓ／ＡｌＧａＡｓと
Ｓｉ等の他の材料系でも可能である。
【図１】本発明の実施例を示す半導体発光素子の製造工
程を示すフローチャートである。
程を示すフローチャートである。
【図２】本発明の実施例を示すＩｎＰ基板上へのダブル
ヘテロ構造の成長工程を示す断面図である。
ヘテロ構造の成長工程を示す断面図である。
【図３】本発明の実施例を示すＩｎＰ基板の保護層のエ
ッチング及び表面の洗浄処理フローチャートである。
ッチング及び表面の洗浄処理フローチャートである。
【図４】本発明の実施例を示すｎ型Ｓｉ基板の表面の洗
浄処理フローチャートである。
浄処理フローチャートである。
【図５】本発明の実施例を示すＩｎＰ基板とｎ型Ｓｉ基
板の室温における接着工程を示す図である。
板の室温における接着工程を示す図である。
【図６】本発明における直接接着させたＩｎＰ基板とｎ
型Ｓｉ基板の電流−電圧特性図である。
型Ｓｉ基板の電流−電圧特性図である。
【図７】本発明の実施例を示すｎ型Ｓｉ基板の研磨工程
を示す図である。
を示す図である。
【図８】本発明の実施例を示すＩｎＰ基板の研磨工程を
示す図である。
示す図である。
【図９】本発明の実施例を示す電流狭窄と光の閉じ込め
機能を持つレーザ構造の形成工程を示す図である。
機能を持つレーザ構造の形成工程を示す図である。
【図１０】従来の半導体発光素子の層構造を示す図であ
る。
る。
【図１１】本発明の他の実施例を示すＧａＡｓ基板上へ
のダブルヘテロ構造の成長工程を示す断面図である。
のダブルヘテロ構造の成長工程を示す断面図である。
１１ ｐ型ＩｎＰ基板 １２ ｐ型ＩｎＧａＡｓエッチストップ層 １３ ｐ型ＩｎＰクラッド層 １４ ＩｎＧａＡｓＰ活性層 １５ ｎ型ＩｎＰクラッド層 １６ ｎ型ＩｎＧａＡｓ保護層 １７ ｎ型Ｓｉ基板 １８ ｐ型電極 １９ ｎ型電極 ２１ ｐ型ＧａＡｓ基板 ２２ ｐ型ＧａＡｌＡｓエッチングストップ層 ２３ ｐ型ＧａＡｌＡｓクラッド層 ２４ ＧａＡｓ活性層 ２５ ｎ型ＧａＡｌＡｓクラッド層 ２６ ｎ型ＧａＡｓ保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 徹人 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項１】（ａ）半導体基板上に格子整合したダブル
ヘテロ構造の結晶成長を行う工程と、 （ｂ）該結晶成長が行われた半導体基板の表面洗浄処理
を行う工程と、 （ｃ）前記半導体基板とは格子定数の異なった異種半導
体基板の表面洗浄処理を行う工程と、 （ｄ）前記半導体基板の表面と前記異種半導体基板の表
面とを直接接着する工程と、 （ｅ）熱処理を行う工程と、 （ｆ）電流狭窄と光の閉じ込め機能を持つレーザ構造を
形成する工程とを施すことを特徴とする半導体発光素子
の製造方法。 - 【請求項２】 請求項１記載の半導体発光素子の製造方
法において、 前記（ａ）工程は、 （ｉ）第１導電型ＩｎＰ基板上に第１導電型ＩｎＧａＡ
ｓエッチングストップ層を形成する工程と、 （ii）該エッチングストップ層上に第１導電型ＩｎＰク
ラッド層を形成する工程と、 （iii ）該ＩｎＰクラッド層上にＩｎＧａＡｓＰ活性層
を形成する工程と、 （iv）該ＩｎＧａＡｓＰ活性層上に第１導電型とは逆の
第２導電型ＩｎＰクラッド層を形成する工程と、 （vi）該第２導電型ＩｎＰクラッド層上に第２導電型Ｉ
ｎＧａＡｓ保護層を形成する工程とを施す。 - 【請求項３】 請求項１記載の半導体発光素子の製造方
法において、 前記工程（ａ）は、 （ｉ）第１導電型ＧａＡｓ基板上に第１導電型ＧａＡｌ
Ａｓエッチングストップ層を形成する工程と、 （ii）該エッチングストップ層上に第１導電型ＧａＡｌ
Ａｓクラッド層を形成する工程と、 （iii ）該ＧａＡｌＡｓクラッド層上にＧａＡｓ活性層
を形成する工程と、 （iv）該ＧａＡｓ活性層上に第１導電型とは逆の第２導
電型ＧａＡｌＡｓクラッド層を形成する工程と、 （ｖ）該第２導電型ＧａＡｌＡｓクラッド層上に第２導
電型ＧａＡｓ保護層を形成する工程とを施す。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24056592A JPH0690061A (ja) | 1992-09-09 | 1992-09-09 | 半導体発光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24056592A JPH0690061A (ja) | 1992-09-09 | 1992-09-09 | 半導体発光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0690061A true JPH0690061A (ja) | 1994-03-29 |
Family
ID=17061417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24056592A Pending JPH0690061A (ja) | 1992-09-09 | 1992-09-09 | 半導体発光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690061A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2002015965A (ja) * | 2000-06-27 | 2002-01-18 | Kyocera Corp | 半導体基板の製造方法および半導体基板 |
| US6541064B1 (en) | 1999-09-08 | 2003-04-01 | Fuji Photo Film Co., Ltd. | Process for producing composite substrate material |
| JP2005159071A (ja) * | 2003-11-27 | 2005-06-16 | Ricoh Co Ltd | 半導体デバイスおよびその製造方法および光伝送システム |
| JP2021027083A (ja) * | 2019-07-31 | 2021-02-22 | 住友電気工業株式会社 | 光半導体素子の製造方法 |
-
1992
- 1992-09-09 JP JP24056592A patent/JPH0690061A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283487A (ja) * | 1994-04-08 | 1995-10-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6541064B1 (en) | 1999-09-08 | 2003-04-01 | Fuji Photo Film Co., Ltd. | Process for producing composite substrate material |
| US6926966B2 (en) | 1999-09-08 | 2005-08-09 | Fuji Photo Film Co., Ltd. | Composite substrate material and process for producing the same |
| JP2002015965A (ja) * | 2000-06-27 | 2002-01-18 | Kyocera Corp | 半導体基板の製造方法および半導体基板 |
| JP2005159071A (ja) * | 2003-11-27 | 2005-06-16 | Ricoh Co Ltd | 半導体デバイスおよびその製造方法および光伝送システム |
| JP2021027083A (ja) * | 2019-07-31 | 2021-02-22 | 住友電気工業株式会社 | 光半導体素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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