JP2001015394A - 半導体デバイスの作製方法 - Google Patents
半導体デバイスの作製方法Info
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- JP2001015394A JP2001015394A JP11187115A JP18711599A JP2001015394A JP 2001015394 A JP2001015394 A JP 2001015394A JP 11187115 A JP11187115 A JP 11187115A JP 18711599 A JP18711599 A JP 18711599A JP 2001015394 A JP2001015394 A JP 2001015394A
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Abstract
(57)【要約】
【課題】半導体基板に直接、格子不整合の半導体エピタ
キシャル層を成長させることなく、デバイス作製におけ
る半導体の必須の高温プロセスは、半導体層を貼り合わ
せる前に行い、その後、格子不整合の貼り合わせを行っ
て、貼り合わせ界面の結晶劣化のない高品質の結晶を有
する高性能の半導体デバイスを歩留まり良く容易に作製
する方法を提供する。 【解決手段】半導体基板上に格子定数の異なる半導体素
子を貼り合わせてデバイスを作製する方法であって、第
１の半導体基板上に半導体素子を形成し、半導体素子の
平坦化されていない面を充填剤を介して平坦な基板上に
貼り付けた後、第１の半導体基板を除去して、半導体素
子の第１の半導体基板が除去された平坦な半導体層を、
第２の半導体基板上の半導体層の表面に貼り付け、その
後、平坦な基板と充填剤を除去することにより、半導体
デバイスを作製する。
キシャル層を成長させることなく、デバイス作製におけ
る半導体の必須の高温プロセスは、半導体層を貼り合わ
せる前に行い、その後、格子不整合の貼り合わせを行っ
て、貼り合わせ界面の結晶劣化のない高品質の結晶を有
する高性能の半導体デバイスを歩留まり良く容易に作製
する方法を提供する。 【解決手段】半導体基板上に格子定数の異なる半導体素
子を貼り合わせてデバイスを作製する方法であって、第
１の半導体基板上に半導体素子を形成し、半導体素子の
平坦化されていない面を充填剤を介して平坦な基板上に
貼り付けた後、第１の半導体基板を除去して、半導体素
子の第１の半導体基板が除去された平坦な半導体層を、
第２の半導体基板上の半導体層の表面に貼り付け、その
後、平坦な基板と充填剤を除去することにより、半導体
デバイスを作製する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの作
製方法に係り、特に、半導体基板に、該半導体基板とは
格子定数の異なる半導体素子を貼り合わせて半導体デバ
イスを作製する方法に関する。
製方法に係り、特に、半導体基板に、該半導体基板とは
格子定数の異なる半導体素子を貼り合わせて半導体デバ
イスを作製する方法に関する。
【０００２】
【従来の技術】従来、格子不整合を伴う層を形成する場
合、格子定数の異なる半導体基板上に、直接エピタキシ
ャル成長を行うか〔例えば、J.App1.Lett.,68,540,(199
0)M.Sugo el.〕、あるいは、格子整合を保つようにエピ
タキシャル層を別々の基板に成長し、この基板を貼り合
わせて作製するといった手法が取られている〔例えば、
J.Q.E.,34,1904(1998)Y.Ohiso et el.〕。前者は、格子
不整合を伴った成長のため、高品質な結晶成長が得られ
難く、また、大きな歪みを持つため成長膜厚に制限があ
るという問題がある。後者は、貼り合わせ後に、デバイ
ス作製には欠かせない加工もしくは再成長といった高温
に曝すプロセスを行うと、格子不整合をもつ貼り合わせ
界面の影響により結晶劣化が生じるといった問題があ
る。一方、結晶を薄膜化して貼り合わせる方法として、
ＡｌＡｓのサイドエッチを利用する方法〔例えば、App
1.Phys.Lett.,59,3159(1991)E.Yab1onovitch et a
l.〕、あるいは基板を薄膜化して貼り合わせる方法〔例
えば、IEEE Photon.Technol.Lett,H.Wada et al.,8,173
(1996)〕などが既に報告されているが、いずれも貼り合
わせる基板は、エピタキシャル成長後のプレナーな状態
で貼り合わせた後に、デバイス作製を行っており、貼り
合わせ工程後の高温プロセス時に、接合界面、および結
晶が劣化して、光学利得等の著しい減少が生じ、高性能
の半導体デバイスができなくなるという問題があった。
合、格子定数の異なる半導体基板上に、直接エピタキシ
ャル成長を行うか〔例えば、J.App1.Lett.,68,540,(199
0)M.Sugo el.〕、あるいは、格子整合を保つようにエピ
タキシャル層を別々の基板に成長し、この基板を貼り合
わせて作製するといった手法が取られている〔例えば、
J.Q.E.,34,1904(1998)Y.Ohiso et el.〕。前者は、格子
不整合を伴った成長のため、高品質な結晶成長が得られ
難く、また、大きな歪みを持つため成長膜厚に制限があ
るという問題がある。後者は、貼り合わせ後に、デバイ
ス作製には欠かせない加工もしくは再成長といった高温
に曝すプロセスを行うと、格子不整合をもつ貼り合わせ
界面の影響により結晶劣化が生じるといった問題があ
る。一方、結晶を薄膜化して貼り合わせる方法として、
ＡｌＡｓのサイドエッチを利用する方法〔例えば、App
1.Phys.Lett.,59,3159(1991)E.Yab1onovitch et a
l.〕、あるいは基板を薄膜化して貼り合わせる方法〔例
えば、IEEE Photon.Technol.Lett,H.Wada et al.,8,173
(1996)〕などが既に報告されているが、いずれも貼り合
わせる基板は、エピタキシャル成長後のプレナーな状態
で貼り合わせた後に、デバイス作製を行っており、貼り
合わせ工程後の高温プロセス時に、接合界面、および結
晶が劣化して、光学利得等の著しい減少が生じ、高性能
の半導体デバイスができなくなるという問題があった。
【０００３】
【発明が解決しようとする課題】上述したごとく、従来
技術においては、いずれも貼り合わせる基板は、エピタ
キシャル成長後のプレナーな状態で貼り合わせた後に、
デバイスの作製を行っており、貼り合わせ工程の後の高
温プロセス時に、接合界面、および結晶が劣化して、光
学利得等の著しい減少が生じ、高性能の半導体デバイス
の作製ができなくなるという問題があった。
技術においては、いずれも貼り合わせる基板は、エピタ
キシャル成長後のプレナーな状態で貼り合わせた後に、
デバイスの作製を行っており、貼り合わせ工程の後の高
温プロセス時に、接合界面、および結晶が劣化して、光
学利得等の著しい減少が生じ、高性能の半導体デバイス
の作製ができなくなるという問題があった。
【０００４】本発明の目的は、上記従来技術における問
題点を解消するものであって、半導体基板に直接、格子
不整合の半導体エピタキシャル層を成長する方法を用い
ることなく、半導体デバイスの作製において欠かすこと
のできない高温プロセスは、貼り合わせ前に行い、貼り
張り合わせ後の格子不整合の界面の結晶劣化のない高品
質の結晶を有する高性能の半導体デバイスを歩留まり良
く作製する方法を提供することにある。
題点を解消するものであって、半導体基板に直接、格子
不整合の半導体エピタキシャル層を成長する方法を用い
ることなく、半導体デバイスの作製において欠かすこと
のできない高温プロセスは、貼り合わせ前に行い、貼り
張り合わせ後の格子不整合の界面の結晶劣化のない高品
質の結晶を有する高性能の半導体デバイスを歩留まり良
く作製する方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は特許請求の範囲に記載のような構成とする
ものである。すなわち、請求項１に記載のように、格子
不整合の基板を貼り合わせて半導体デバイスを作製する
方法であって、一方の基板の上面の半導体層の高温プロ
セス工程を行った後、上記半導体層の下部の基板を取り
去り、薄膜化して、格子定数の異なる他方の基板に貼り
合わせる工程を含む半導体デバイスの作製方法とするも
のである。また、請求項２に記載のように、半導体基板
上に、該半導体基板とは格子定数の異なる半導体素子を
貼り合わせて半導体デバイスを作製する方法であって、
第１の半導体基板上に半導体素子を形成し、該半導体素
子の平坦化されていない面を充填剤を介して平坦な基板
上に貼り付ける工程と、上記第１の半導体基板を除去し
て、上記半導体素子の第１の半導体基板が除去された面
に露出する半導体層を、第２の半導体基板上の半導体層
の表面に貼り付ける工程と、上記平坦な基板と上記充填
剤を除去する工程を少なくとも含む半導体デバイスの作
製方法とするものである。また、請求項３に記載のよう
に、請求項２において、上記半導体素子の第１の半導体
基板が除去された面に露出する半導体層と、上記第２の
半導体基板上の半導体層の格子定数が異なる半導体デバ
イスの作製方法とするものである。
に、本発明は特許請求の範囲に記載のような構成とする
ものである。すなわち、請求項１に記載のように、格子
不整合の基板を貼り合わせて半導体デバイスを作製する
方法であって、一方の基板の上面の半導体層の高温プロ
セス工程を行った後、上記半導体層の下部の基板を取り
去り、薄膜化して、格子定数の異なる他方の基板に貼り
合わせる工程を含む半導体デバイスの作製方法とするも
のである。また、請求項２に記載のように、半導体基板
上に、該半導体基板とは格子定数の異なる半導体素子を
貼り合わせて半導体デバイスを作製する方法であって、
第１の半導体基板上に半導体素子を形成し、該半導体素
子の平坦化されていない面を充填剤を介して平坦な基板
上に貼り付ける工程と、上記第１の半導体基板を除去し
て、上記半導体素子の第１の半導体基板が除去された面
に露出する半導体層を、第２の半導体基板上の半導体層
の表面に貼り付ける工程と、上記平坦な基板と上記充填
剤を除去する工程を少なくとも含む半導体デバイスの作
製方法とするものである。また、請求項３に記載のよう
に、請求項２において、上記半導体素子の第１の半導体
基板が除去された面に露出する半導体層と、上記第２の
半導体基板上の半導体層の格子定数が異なる半導体デバ
イスの作製方法とするものである。
【０００６】本発明の半導体デバイスの作製方法は、デ
バイス作製における一方の基板の上面の半導体層を、加
工もしくは再成長等のプロセス工程により形成した後、
半導体層下部の基板を取り除き、薄膜化し、格子定数の
異なる半導体層を有する基板に貼り合わせる方法であ
る。このように、加工もしくは再成長等の高温プロセス
工程を、貼り合わせ工程よりも先に行い、プロセス工程
によって生じた表面の凹凸をＷａｘ（ワックス）によっ
て緩和させ、基板側をエッチングにて取り除き、平坦な
半導体層の面を露出させ、格子定数の異なる半導体層を
有する基板に貼り合わせることにより作製するものであ
って、高性能なデバイス作製に必要な高温プロセスは貼
り合わせ前に行うようにしたところに特徴がある。本発
明の半導体デバイスの作製方法は、上述した従来技術に
おける問題点を解消するものであって、半導体基板に直
接、格子不整合の半導体エピタキシャル層を成長する複
雑な方法を用いることなく、デバイス作製における一方
の基板の上面の半導体層を、加工もしくは再成長等のプ
ロセス工程により形成した後、半導体層下部の基板を取
り除き、薄膜化し、格子定数の異なる半導体層を有する
基板に貼り合わせる方法を用いるため、貼り張り合わせ
後の格子不整合の界面の結晶劣化のない高品質の結晶を
有する半導体デバイスを歩留まり良く容易に作製できる
効果がある。また、デバイス作製において欠かせない高
温プロセスは、貼り合わせ前に行っているため、従来の
貼り合わせの手法がそのまま利用でき、かつ貼り合わせ
基板を用いたデバイス作製プロセスにおいて、従来あっ
た温度制限の許容範囲を著しく増大することができる。
さらに、加工や再成長等によって生じた結晶基板表面に
凹凸がある場合においても、基板側を貼り合わせ界面と
することにより、半導体層の貼り合わせが容易に行える
効果がある。
バイス作製における一方の基板の上面の半導体層を、加
工もしくは再成長等のプロセス工程により形成した後、
半導体層下部の基板を取り除き、薄膜化し、格子定数の
異なる半導体層を有する基板に貼り合わせる方法であ
る。このように、加工もしくは再成長等の高温プロセス
工程を、貼り合わせ工程よりも先に行い、プロセス工程
によって生じた表面の凹凸をＷａｘ（ワックス）によっ
て緩和させ、基板側をエッチングにて取り除き、平坦な
半導体層の面を露出させ、格子定数の異なる半導体層を
有する基板に貼り合わせることにより作製するものであ
って、高性能なデバイス作製に必要な高温プロセスは貼
り合わせ前に行うようにしたところに特徴がある。本発
明の半導体デバイスの作製方法は、上述した従来技術に
おける問題点を解消するものであって、半導体基板に直
接、格子不整合の半導体エピタキシャル層を成長する複
雑な方法を用いることなく、デバイス作製における一方
の基板の上面の半導体層を、加工もしくは再成長等のプ
ロセス工程により形成した後、半導体層下部の基板を取
り除き、薄膜化し、格子定数の異なる半導体層を有する
基板に貼り合わせる方法を用いるため、貼り張り合わせ
後の格子不整合の界面の結晶劣化のない高品質の結晶を
有する半導体デバイスを歩留まり良く容易に作製できる
効果がある。また、デバイス作製において欠かせない高
温プロセスは、貼り合わせ前に行っているため、従来の
貼り合わせの手法がそのまま利用でき、かつ貼り合わせ
基板を用いたデバイス作製プロセスにおいて、従来あっ
た温度制限の許容範囲を著しく増大することができる。
さらに、加工や再成長等によって生じた結晶基板表面に
凹凸がある場合においても、基板側を貼り合わせ界面と
することにより、半導体層の貼り合わせが容易に行える
効果がある。
【０００７】
【発明の実施の形態】〈実施の形態１〉図１は、本実施
の形態において例示するＧａＡｓ基板上に作製された長
波長帯の半導体レーザの作製過程を示す工程図である。
ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＧａＡｓストップエッ
チング層２、１.５μｍ厚のｎ−ＩｎＰクラッド層３、
ｎ−ＩｎＧａＡｓＰ ＳＣＨ（光閉じ込め）層４、Ｉｎ
ＧａＡｓＰの７well（井戸）のＭＱＷ（多重量子井戸）
活性層５、ＩｎＧａＡｓＰ ＳＣＨ（光閉じ込め）層
６、１.５μｍ厚のｐ−ＩｎＰクラッド層７、ｐ−Ｉｎ
ＧａＡｓ ＣＡＰ（キャップ）層８を、成長温度６３０
℃でエピタキシャル成長する〔図１（ａ）〕。その後、
成長膜表面にＳｉＯ2膜９を堆積し、フォトリソ技術を
用いて、ストライプ上にパターン形成し、メタン系ＲＩ
Ｅ（リアクティブイオンエッチング）においてメサを形
成する〔図１（ｂ）〕。その後、埋め込み層を形成する
ためにＦｅ−ＩｎＰ層１０と、ｎ−ＩｎＰ層１１の電流
ブロック層を、成長温度６３０℃でエピタキシャル成長
する〔図１（ｃ）〕。ＳｉＯ2膜を除去した後、ｐ−Ｉ
ｎＰ層１２、ｐ−ＩｎＧａＡｓコンタクト層１３をエピ
タキシャル成長する〔図１（ｄ）〕。その後、表面にＷ
ａｘ（ワックス）１４を塗り、支持基板であるＳｉ基板
１５上に、１５０℃で半導体基板を貼り合わせる〔図１
（ｅ）〕。室温まで冷却した後、ＩｎＰ基板をＨＣｌ
（塩酸）とＨ3ＰＯ4（リン酸）の混合溶液でエッチング
し、ｎ−ＩｎＧａＡｓストップエッチング層２を露出さ
せる〔図１（ｆ）〕。ｎ−ＩｎＧａＡｓストップエッチ
ング層２をＨ2ＳＯ4（硫酸）とＨ2Ｏ2（過酸化水素）の
混合溶液で除去した後、表面をクリーンな状態に洗浄
し、ＧａＡｓ基板１６に室温で貼り合わせる〔図１
（ｇ）〕。室温でＷａｘ１４を除去した後、ＳｉＯ2膜
をスパッタリング法で堆積し、水素雰囲気中で６００
℃、３０分のアニールを行い、ＧａＡｓ（ＧａＡｓ基板
１６）とＩｎＰ（ｎ−ＩｎＰクラッド層３）の界面で共
有結合を生じさせる。最後に、上記ＳｉＯ2膜を取り除
き、上部と下部に電極１７を蒸着する〔図１（ｈ）〕。
図２に、本実施の形態によって作製された半導体デバイ
スの電流と光出力特性との関係を示す。なお、しきい値
電流７ｍＡでレーザ発振が確認された。また、図３に、
本実施の形態によって作製された半導体デバイスの注入
電流７０ｍＡにおける水平方向の遠視野像の測定結果を
示す。しきい値電流の１０倍以上の注入電流において
も、埋め込み構造による効果により単一横モードの発光
パターンが達成された。本実施の形態において、ＩｎＰ
基板上の半導体レーザとＧａＡｓ基板の貼り合わせ例を
示したが、その他の類推される組み合わせ、例えば、Ｉ
ｎＰ基板上のレーザとＳｉ基板、ＧａＡｓ基板上のＬＥ
Ｄ（発光ダイオード）とＳｉ基板等においても同様の効
果があるこは言うまでもない。
の形態において例示するＧａＡｓ基板上に作製された長
波長帯の半導体レーザの作製過程を示す工程図である。
ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＧａＡｓストップエッ
チング層２、１.５μｍ厚のｎ−ＩｎＰクラッド層３、
ｎ−ＩｎＧａＡｓＰ ＳＣＨ（光閉じ込め）層４、Ｉｎ
ＧａＡｓＰの７well（井戸）のＭＱＷ（多重量子井戸）
活性層５、ＩｎＧａＡｓＰ ＳＣＨ（光閉じ込め）層
６、１.５μｍ厚のｐ−ＩｎＰクラッド層７、ｐ−Ｉｎ
ＧａＡｓ ＣＡＰ（キャップ）層８を、成長温度６３０
℃でエピタキシャル成長する〔図１（ａ）〕。その後、
成長膜表面にＳｉＯ2膜９を堆積し、フォトリソ技術を
用いて、ストライプ上にパターン形成し、メタン系ＲＩ
Ｅ（リアクティブイオンエッチング）においてメサを形
成する〔図１（ｂ）〕。その後、埋め込み層を形成する
ためにＦｅ−ＩｎＰ層１０と、ｎ−ＩｎＰ層１１の電流
ブロック層を、成長温度６３０℃でエピタキシャル成長
する〔図１（ｃ）〕。ＳｉＯ2膜を除去した後、ｐ−Ｉ
ｎＰ層１２、ｐ−ＩｎＧａＡｓコンタクト層１３をエピ
タキシャル成長する〔図１（ｄ）〕。その後、表面にＷ
ａｘ（ワックス）１４を塗り、支持基板であるＳｉ基板
１５上に、１５０℃で半導体基板を貼り合わせる〔図１
（ｅ）〕。室温まで冷却した後、ＩｎＰ基板をＨＣｌ
（塩酸）とＨ3ＰＯ4（リン酸）の混合溶液でエッチング
し、ｎ−ＩｎＧａＡｓストップエッチング層２を露出さ
せる〔図１（ｆ）〕。ｎ−ＩｎＧａＡｓストップエッチ
ング層２をＨ2ＳＯ4（硫酸）とＨ2Ｏ2（過酸化水素）の
混合溶液で除去した後、表面をクリーンな状態に洗浄
し、ＧａＡｓ基板１６に室温で貼り合わせる〔図１
（ｇ）〕。室温でＷａｘ１４を除去した後、ＳｉＯ2膜
をスパッタリング法で堆積し、水素雰囲気中で６００
℃、３０分のアニールを行い、ＧａＡｓ（ＧａＡｓ基板
１６）とＩｎＰ（ｎ−ＩｎＰクラッド層３）の界面で共
有結合を生じさせる。最後に、上記ＳｉＯ2膜を取り除
き、上部と下部に電極１７を蒸着する〔図１（ｈ）〕。
図２に、本実施の形態によって作製された半導体デバイ
スの電流と光出力特性との関係を示す。なお、しきい値
電流７ｍＡでレーザ発振が確認された。また、図３に、
本実施の形態によって作製された半導体デバイスの注入
電流７０ｍＡにおける水平方向の遠視野像の測定結果を
示す。しきい値電流の１０倍以上の注入電流において
も、埋め込み構造による効果により単一横モードの発光
パターンが達成された。本実施の形態において、ＩｎＰ
基板上の半導体レーザとＧａＡｓ基板の貼り合わせ例を
示したが、その他の類推される組み合わせ、例えば、Ｉ
ｎＰ基板上のレーザとＳｉ基板、ＧａＡｓ基板上のＬＥ
Ｄ（発光ダイオード）とＳｉ基板等においても同様の効
果があるこは言うまでもない。
【０００８】〈実施の形態２〉図４は、本実施の形態に
おいて例示する長波長帯の面発光半導体レーザの作製過
程を示す工程図である。例えば、E1ectron.Lett.32,(19
96)pp.1483に見られるように、ＧａＡｓ基板２１上に、
第一反射鏡〔ＧａＡｓ／ＡｌＡｓ ＤＢＲ（反射）層〕
２２である１.５５μｍの光学波長でＧａＡｓ／ＡｌＡ
ｓをエピタキシャル成長する。また、ＩｎＰ基板２３上
に、１.５５μｍの光学波長１／４の膜厚で、５ペアの
ＩｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反射）層２４、スペ
ーサ層、活性層、スペーサ層を積層したＭＱＷ（多重量
子井戸）活性層２５、５ペアのＩｎＧａＡｓＰ／ＩｎＰ
ＤＢＲ（反射）層２６を順次にエピタキシャル成長す
る〔図４（ａ）〕。その後、ＩｎＰ基板２３上の成長膜
表面にＳｉＯ2膜２７を堆積し、フォトリソ技術を用い
て円形にパターン形成し、メタン系ＲＩＥによってメサ
を形成する〔図４（ｂ）〕。その後、埋め込み層を形成
するために、Ｆｅ−ＩｎＰ層２８と、ｎ−ＩｎＰ層２９
の電流ブロック層を、成長温度６３０℃でエピタキシャ
ル成長する〔図４（ｃ）〕。ＳｉＯ2膜２７を除去した
後、ｐ−ＩｎＰ層３０、ｐ−ＩｎＧａＡｓＰコンタクト
層３１をエピタキシャル成長する〔図４（ｄ）〕。その
後、表面にＷａｘ３２を塗り、Ｓｉ基板３３上に、１５
０℃で半導体基板を貼り合わせる〔図４（ｅ）〕。室温
まで冷却した後、ＩｎＰ基板２３をエッチングし〔図４
（ｆ）〕、表面をクリーンな状態に洗浄した後、ＧａＡ
ｓ基板２１上に室温で貼り合わせる〔図４（ｇ）〕。室
温でＷａｘ３２を除去した後、ＳｉＯ2膜をスパッタリ
ング法で堆積し、水素雰囲気中で６００℃、３０分のア
ニールを行い、ＧａＡｓ［第一反射鏡〔ＧａＡｓ／Ａｌ
Ａｓ ＤＢＲ（反射）層２２〕］とＩｎＰ〔５ペアのＩ
ｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反射）層２４〕の界面
で共有結合を生じさせる〔図４（ｈ）〕。上記ＳｉＯ2
膜を取り除き、上部の電極３４と下部の電極３６を蒸着
する。上部に、光学波長の１／４の膜厚で、ＳｉＯ2と
ＴｉＯ2を交互に堆積させてＳｉＯ2／ＴｉＯ2 ＤＢＲ
（反射）層３５を形成し、電極３４の上部をＲＩＥで取
り除く〔図４（ｉ）〕。下部には、光の取り出しのため
１.５５μｍのＡＲコート（無反射層）３７を蒸着す
る。図５に、本実施の形態により作製された半導体デバ
イスの電流と光出力特性を示す。円形メサの直径が５μ
ｍの素子において、しきい値電流Ｏ.７ｍＡで、レーザ
発振が確認され、円形メサの直径が１０μｍの素子で
は、２.２ｍＡであった。また、図６に本実施の形態に
より作製された半導体デバイスの１０μｍ径の遠視野像
の測定結果を示す。しきい値電流の５倍以上の注入電流
においても、埋め込み構造による効果により、単一横モ
ードの発光パターンが達成された。
おいて例示する長波長帯の面発光半導体レーザの作製過
程を示す工程図である。例えば、E1ectron.Lett.32,(19
96)pp.1483に見られるように、ＧａＡｓ基板２１上に、
第一反射鏡〔ＧａＡｓ／ＡｌＡｓ ＤＢＲ（反射）層〕
２２である１.５５μｍの光学波長でＧａＡｓ／ＡｌＡ
ｓをエピタキシャル成長する。また、ＩｎＰ基板２３上
に、１.５５μｍの光学波長１／４の膜厚で、５ペアの
ＩｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反射）層２４、スペ
ーサ層、活性層、スペーサ層を積層したＭＱＷ（多重量
子井戸）活性層２５、５ペアのＩｎＧａＡｓＰ／ＩｎＰ
ＤＢＲ（反射）層２６を順次にエピタキシャル成長す
る〔図４（ａ）〕。その後、ＩｎＰ基板２３上の成長膜
表面にＳｉＯ2膜２７を堆積し、フォトリソ技術を用い
て円形にパターン形成し、メタン系ＲＩＥによってメサ
を形成する〔図４（ｂ）〕。その後、埋め込み層を形成
するために、Ｆｅ−ＩｎＰ層２８と、ｎ−ＩｎＰ層２９
の電流ブロック層を、成長温度６３０℃でエピタキシャ
ル成長する〔図４（ｃ）〕。ＳｉＯ2膜２７を除去した
後、ｐ−ＩｎＰ層３０、ｐ−ＩｎＧａＡｓＰコンタクト
層３１をエピタキシャル成長する〔図４（ｄ）〕。その
後、表面にＷａｘ３２を塗り、Ｓｉ基板３３上に、１５
０℃で半導体基板を貼り合わせる〔図４（ｅ）〕。室温
まで冷却した後、ＩｎＰ基板２３をエッチングし〔図４
（ｆ）〕、表面をクリーンな状態に洗浄した後、ＧａＡ
ｓ基板２１上に室温で貼り合わせる〔図４（ｇ）〕。室
温でＷａｘ３２を除去した後、ＳｉＯ2膜をスパッタリ
ング法で堆積し、水素雰囲気中で６００℃、３０分のア
ニールを行い、ＧａＡｓ［第一反射鏡〔ＧａＡｓ／Ａｌ
Ａｓ ＤＢＲ（反射）層２２〕］とＩｎＰ〔５ペアのＩ
ｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反射）層２４〕の界面
で共有結合を生じさせる〔図４（ｈ）〕。上記ＳｉＯ2
膜を取り除き、上部の電極３４と下部の電極３６を蒸着
する。上部に、光学波長の１／４の膜厚で、ＳｉＯ2と
ＴｉＯ2を交互に堆積させてＳｉＯ2／ＴｉＯ2 ＤＢＲ
（反射）層３５を形成し、電極３４の上部をＲＩＥで取
り除く〔図４（ｉ）〕。下部には、光の取り出しのため
１.５５μｍのＡＲコート（無反射層）３７を蒸着す
る。図５に、本実施の形態により作製された半導体デバ
イスの電流と光出力特性を示す。円形メサの直径が５μ
ｍの素子において、しきい値電流Ｏ.７ｍＡで、レーザ
発振が確認され、円形メサの直径が１０μｍの素子で
は、２.２ｍＡであった。また、図６に本実施の形態に
より作製された半導体デバイスの１０μｍ径の遠視野像
の測定結果を示す。しきい値電流の５倍以上の注入電流
においても、埋め込み構造による効果により、単一横モ
ードの発光パターンが達成された。
【０００９】
【発明の効果】本発明の半導体デバイスの作製方法は、
一方の基板の上面の半導体層を加工もしくは再生長等の
高温プロセス工程を行った後、半導体層下部の基板を取
り去り、薄膜化し、格子定数の異なる基板に貼り合わせ
る方法であるので、従来の貼り合わせ後に行う半導体層
の高温プロセスによる接合界面および結晶の劣化による
光学利得等が著しく減少する問題を解消することができ
る。本発明の方法によれば、半導体基板に直接、格子不
整合の半導体エピタキシャル層を成長しないことから高
品質の結晶構造が得られる。また、デバイス作製におい
て欠かせない高温プロセスは、貼り合わせ前に行ってい
るため、従来の貼り合わせの手法がそのまま利用でき、
かつ貼り合わせ基板を用いたデバイス作製プロセスにお
いて、従来あった温度制限の許容範囲の増大がはかられ
る。さらに、加工や再成長等によって生じた結晶基板表
面に凹凸がある場合においても、基板側を貼り合わせ界
面とすることにより、半導体層の貼り合わせが可能とな
り、より高性能なデバイス特性が得られる。
一方の基板の上面の半導体層を加工もしくは再生長等の
高温プロセス工程を行った後、半導体層下部の基板を取
り去り、薄膜化し、格子定数の異なる基板に貼り合わせ
る方法であるので、従来の貼り合わせ後に行う半導体層
の高温プロセスによる接合界面および結晶の劣化による
光学利得等が著しく減少する問題を解消することができ
る。本発明の方法によれば、半導体基板に直接、格子不
整合の半導体エピタキシャル層を成長しないことから高
品質の結晶構造が得られる。また、デバイス作製におい
て欠かせない高温プロセスは、貼り合わせ前に行ってい
るため、従来の貼り合わせの手法がそのまま利用でき、
かつ貼り合わせ基板を用いたデバイス作製プロセスにお
いて、従来あった温度制限の許容範囲の増大がはかられ
る。さらに、加工や再成長等によって生じた結晶基板表
面に凹凸がある場合においても、基板側を貼り合わせ界
面とすることにより、半導体層の貼り合わせが可能とな
り、より高性能なデバイス特性が得られる。
【図１】本発明の実施の形態１で例示したＧａＡｓ基板
上の長波長帯レーザの作製過程を示す工程図。
上の長波長帯レーザの作製過程を示す工程図。
【図２】本発明の実施の形態１で例示したＧａＡｓ基板
上の長波長帯レーザの電流と光出力特性の関係を示すグ
ラフ。
上の長波長帯レーザの電流と光出力特性の関係を示すグ
ラフ。
【図３】本発明の実施の形態１で例示したＧａＡｓ基板
上の長波長帯レーザの注入電流７０ｍＡ時の遠視野像を
示すグラフ。
上の長波長帯レーザの注入電流７０ｍＡ時の遠視野像を
示すグラフ。
【図４】本発明の実施の形態２で例示したＧａＡｓ基板
上の長波長帯面発光レーザの作製過程を示す工程図。
上の長波長帯面発光レーザの作製過程を示す工程図。
【図５】本発明の実施の形態２で例示したＧａＡｓ基板
上の長波長帯面発光レーザの電流と光出力特性の関係を
示すグラフ。
上の長波長帯面発光レーザの電流と光出力特性の関係を
示すグラフ。
【図６】本発明の実施の形態２で例示したＧａＡｓ基板
上の長波長帯面発光レーザの注入電流２０ｍＡ時の遠視
野像を示すグラフ。
上の長波長帯面発光レーザの注入電流２０ｍＡ時の遠視
野像を示すグラフ。
１…ｎ−ＩｎＰ基板 ２…ｎ−ＩｎＧａＡｓストップエッチング層 ３…ｎ−ＩｎＰクラッド層 ４…ｎ−ＩｎＧａＡｓＰ ＳＣＨ（光閉じ込め）層 ５…ＭＱＷ（多重量子井戸）活性層 ６…ＩｎＧａＡｓＰ ＳＣＨ（光閉じ込め）層 ７…ｐ−ＩｎＰクラッド層 ８…ｐ−ＩｎＧａＡｓ ＣＡＰ（キャップ）層 ９…ＳｉＯ2層 １０…Ｆｅ−ＩｎＰ層 １１…ｎ−ＩｎＰ層 １２…ｐ−ＩｎＰ層 １３…ｐ−ＩｎＧａＡｓコンタクト層 １４…Ｗａｘ（ワックス） １５…Ｓｉ基板 １６…ＧａＡｓ基板 １７…電極 ２１…ＧａＡｓ基板 ２２…第一反射鏡〔ＧａＡｓ／ＡｌＡｓ ＤＢＲ（反
射）層〕 ２３…ＩｎＰ基板 ２４…５ペアのＩｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反
射）層 ２５…ＭＱＷ（多重量子井戸）活性層 ２６…５ペアのＩｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反
射）層 ２７…ＳｉＯ2層 ２８…Ｆｅ−ＩｎＰ層 ２９…ｎ−ＩｎＰ層 ３０…ｐ−ＩｎＰ層 ３１…ｐ−ＩｎＧａＡｓＰコンタクト層 ３２…Ｗａｘ（ワックス） ３３…Ｓｉ基板 ３４…電極 ３５…ＳｉＯ2／ＴｉＯ2 ＤＢＲ（反射）層 ３６…電極 ３７…ＡＲコート（無反射層）
射）層〕 ２３…ＩｎＰ基板 ２４…５ペアのＩｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反
射）層 ２５…ＭＱＷ（多重量子井戸）活性層 ２６…５ペアのＩｎＧａＡｓＰ／ＩｎＰ ＤＢＲ（反
射）層 ２７…ＳｉＯ2層 ２８…Ｆｅ−ＩｎＰ層 ２９…ｎ−ＩｎＰ層 ３０…ｐ−ＩｎＰ層 ３１…ｐ−ＩｎＧａＡｓＰコンタクト層 ３２…Ｗａｘ（ワックス） ３３…Ｓｉ基板 ３４…電極 ３５…ＳｉＯ2／ＴｉＯ2 ＤＢＲ（反射）層 ３６…電極 ３７…ＡＲコート（無反射層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 天野 主税 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5F073 AA22 AA74 AB17 CA12 DA16 DA35 EA16 EA18 EA23
Claims (3)
- 【請求項１】格子不整合の基板を貼り合わせて半導体デ
バイスを作製する方法であって、 一方の基板の上面の半導体層の高温プロセス工程を行っ
た後、上記半導体層の下部の基板を取り去り、薄膜化し
て、格子定数の異なる他方の基板に貼り合わせる工程を
含むことを特徴とする半導体デバイスの作製方法。 - 【請求項２】半導体基板上に、該半導体基板とは格子定
数の異なる半導体素子を貼り合わせて半導体デバイスを
作製する方法であって、 第１の半導体基板上に半導体素子を形成し、該半導体素
子の平坦化されていない面を充填剤を介して平坦な基板
上に貼り付ける工程と、 上記第１の半導体基板を除去して、上記半導体素子の第
１の半導体基板が除去された面に露出する半導体層を、
第２の半導体基板上の半導体層の表面に貼り付ける工程
と、 上記平坦な基板と上記充填剤を除去する工程を少なくと
も含むことを特徴とする半導体デバイスの作製方法。 - 【請求項３】請求項２において、上記半導体素子の第１
の半導体基板が除去された面に露出する半導体層と、上
記第２の半導体基板上の半導体層の格子定数が異なるこ
とを特徴とする半導体デバイスの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11187115A JP2001015394A (ja) | 1999-07-01 | 1999-07-01 | 半導体デバイスの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11187115A JP2001015394A (ja) | 1999-07-01 | 1999-07-01 | 半導体デバイスの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015394A true JP2001015394A (ja) | 2001-01-19 |
Family
ID=16200379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11187115A Pending JP2001015394A (ja) | 1999-07-01 | 1999-07-01 | 半導体デバイスの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015394A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002015965A (ja) * | 2000-06-27 | 2002-01-18 | Kyocera Corp | 半導体基板の製造方法および半導体基板 |
| WO2006131990A1 (ja) * | 2005-06-09 | 2006-12-14 | Sumitomo Chemical Company, Limited | 窒化物半導体発光素子およびその製造方法 |
| CN110970340A (zh) * | 2019-10-31 | 2020-04-07 | 中国电子科技集团公司第五十五研究所 | 一种柔性InP HBT器件及其制备方法 |
| CN113512229A (zh) * | 2021-07-02 | 2021-10-19 | 中国科学院重庆绿色智能技术研究院 | 一种微纳多孔陷光结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116223A (ja) * | 1995-10-18 | 1997-05-02 | Nippon Telegr & Teleph Corp <Ntt> | 面発光半導体レーザ製造方法 |
| JPH104240A (ja) * | 1996-06-17 | 1998-01-06 | Furukawa Electric Co Ltd:The | 半導体光素子、ウエハ及びその製造方法 |
| JPH10190029A (ja) * | 1996-12-27 | 1998-07-21 | Canon Inc | 半導体基材及び太陽電池の製造方法及びその製造装置 |
| JPH1126733A (ja) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器 |
-
1999
- 1999-07-01 JP JP11187115A patent/JP2001015394A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116223A (ja) * | 1995-10-18 | 1997-05-02 | Nippon Telegr & Teleph Corp <Ntt> | 面発光半導体レーザ製造方法 |
| JPH104240A (ja) * | 1996-06-17 | 1998-01-06 | Furukawa Electric Co Ltd:The | 半導体光素子、ウエハ及びその製造方法 |
| JPH10190029A (ja) * | 1996-12-27 | 1998-07-21 | Canon Inc | 半導体基材及び太陽電池の製造方法及びその製造装置 |
| JPH1126733A (ja) * | 1997-07-03 | 1999-01-29 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002015965A (ja) * | 2000-06-27 | 2002-01-18 | Kyocera Corp | 半導体基板の製造方法および半導体基板 |
| WO2006131990A1 (ja) * | 2005-06-09 | 2006-12-14 | Sumitomo Chemical Company, Limited | 窒化物半導体発光素子およびその製造方法 |
| CN110970340A (zh) * | 2019-10-31 | 2020-04-07 | 中国电子科技集团公司第五十五研究所 | 一种柔性InP HBT器件及其制备方法 |
| CN113512229A (zh) * | 2021-07-02 | 2021-10-19 | 中国科学院重庆绿色智能技术研究院 | 一种微纳多孔陷光结构及其制备方法 |
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