KR0174303B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치의 구조 및 제작방법에 관한 것으로써, 소자설계의 자유도 및 집적화소자의 성능을 향상시키기 위해, 반도체본체 (A)상에 이것과 다른 종류의 반도체본체 (B)를 직접접착한 반도체장치로써, 이 2개의 반도체본체의 접착계면과 수직인 하나의 단면에 있어서 이 2개의 반도체본체의 결정구조가 서로 다르게 또는 격자배열이 서로 등가가 아니도록 배치한다.
이러한 것에 의해, 어떤 조합의 반도체기판을 어떤 결정면방위계에서 직접접착하는 경우에도 적용이 가능하며, 또 3종류이상의 기판의 접착도 가능하다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 수단에 의해 제작한 반도체장치의 구조를 도시한 도면.
제2도는 본 발명의 수단에 의해 제작한 다른 반도체장치의 구조를 도시한 도면.
제3도는 본 발명의 수단에 의해 제작한 집적화 반도체장치의 구조를 도시한 도면.
제4도는 본 발명의 수단에 의해 제작한 다른 집적화 반도체장치의 구조를 도시한 도면.
제5도는 종래의 수단에 의해 제작한 반도체장치의 구조를 도시한 도면.
제6도는 종래의 수단에 의해 제작한 다른 반도체장치의 구조를 도시한 도면.
제7도는 종래의 수단에 의해 제작한 다른 반도체장치의 구조를 도시한 도면.
제8도~제10도는 본 발명의 실시예 1을 도시한 반도체장치의 제조과정도.
제11도는 본 발명의 다른 실시예 1을 도시한 반도체장치의 제조과정도.
제12도~제17도는 본 발명을 집적화소자에 적용한 경우의 실시예 1를 도시한 반도체장치의 제조과정도.
제18도~제23도는 본 발명을 집적화소자에 적용한 경우의 다른 실시예 1을 도시한 반도체장치의 제조과정 단면도.
본 발명은 반도체장치의 구조 및 제조방법에 관한 것이다.
정보통신량을 보다 대용량화하기 위해서는 여러 종류의 소자를 집적화해서 소형이고 또한 고기능인 집적화소자를 실용화하는 것이 요망된다. 그를 위해서는 종류가 다른(異種) 반도체소자를 자유롭게 집적화하는 기술이 필요하다.
현재, 반도체소자의 기본구조로 되는 반도체 적층구조를 제작하는 기술로서는 결정성장기술이 널리 일반적으로 사용되고 있다. 이 결정성장기술에 있어서의 결점은 기판상에 이것과 격자정수나 열팽창계수가 다른 성장층을 제작하는 것이 곤란하다는 점 및 성장층의 면방위가 기판과 동일한 면방위로 한정된다는 점이다. 따라서, 2개의 반도체소자를 집적화하고자 할 때, 각각의 구성재료의 격자정수나 열팽창계수와 같은 물성정수가 서로 다른 경우에는 그들을 집적화하는 것이 곤란하다. 또, 각각의 구성재료의 면방위가 다른 경우에는 그들을 집적화할 수가 없다.
이에 대해서, 근래 2개의 반도체를 접착제를 이용하거나 절연막을 거치지 않고 고온 가압하에서 일체화하는 직접접착(direct bonding)이라는 방법이 알려져 있다. 이 방법에 의해, 문헌 Applied Physic Letters, 58 1961(1991)에 기재된 바와 같이, InP와 GaAs와 같은 격자정수 등의 물성정수가 크게 다른 반도체를 일체화하여 특성이 양호한 반도체소자를 제작할 수 있다는 것이 보고되고 있다.
단, 일체화하는 InP와 GaAs의 면방위는 동일하며, 그 이외에도 2종류의 반도체를 면방위 관계를 변화시켜서 일체화한 예는 보고되고 있지 않다.
또, 이 직접접착법에 의해 문헌 Electronics letter, 29 1942(1993)이나 일본국 특허공고공보 평성6-38536호에 기재된 바와 같이, 면방위가 다른 반도체를 일체화해서 단일체 소자를 제작하는 예가 보고되고 있다. 단, 일체화하는 2개의 반도체는 각각 GaAs와 GaAs 및 InP와 InP이며, 어느것이나 동일한 종류(同種)의 반도체의 조합에 한정되고 있다. 또, 어떠한 예에 있어서도 2개의 반도체의 일체화에 의해 얻어지는 소자는 단일체의 소자이며, 집적화 소자(integrated device)를 제작하기 위한 수단은 개시되어 있지 않다.
이와 같이, 직접접착법에 의해서는 양질의 반도체소자를 물성정수가 다른 이종 반도체기판상에 제작할 수 있다. 또, 반도체기판 및 이것과 동종인 반도체층을 면방위 관계를 변화시켜서 배치하고, 직접 접착하여 단일체소자를 제작하는 것도 가능하다. 이와 같은 소자제작은 결정성장법에 의해서는 실시할 수 없는 것이며, 따라서 직접접착법은 우수한 장점을 갖고 있는 기술이라고 할 수 있다.
그러나, 각각의 소자제작수단에 의하면 집적화의 자유도는 여전히 한정되어 있다. 즉, 전자는 이종(異種) 기판상에 소자를 제작하는 것은 가능하지만, 소자의 면방위는 기판에 의해 한정된다. 개개의 반도체소자는 각각 최적한 면방위를 선택하는 것에 의해 특성이 향상되므로, 이 수단에서는 불충분한 특성의 소자밖에 집적할 수 없을 가능성이 있다. 한편, 후자에서는 면방위 관계를 변경하는 것은 가능하지만, 소자의 재료가 기판과 동일하게 한정되어 있다. 소자의 특성은 반도체재료의 물성에 크게 의존하기 때문에, 재료가 동일하게 한정되어 있으면 필연적으로 집적할 수 있는 소자의 조합도 한정되며, 첫머리(冒頭)에서 언급한 바와 같이 대용량의 정보통신에 기여하는 고기능의 집적화 소자를 제작하는 것은 불가능하다고 고려된다.
본 발명의 목적은 직접접착법이 갖는 2가지 장점, 즉 이종 반도체재료를 일체화할 수 있는 점과 면방위가 다른 반도체재료를 일체화할 수 있는 점의 쌍방을 활용하여 소자설계의 자유도를 대폭으로 높이고 집적화 소자의 성능 향상에 기여하는 기술을 제공하는 것이다.
상기 목적은 제1반도체 본체상에 이것과 격자정수가 다른 재료로 이루어지는 제2반도체를 직접 접착할 때, 접착계면과 수직인 한 단면(一斷面)에 있어서의 결정구조가 제1반도체본체와 다르거나 또는 격자배열이 제1반도체본체와 등가가 아니도록, 상기 제2반도체본체를 제1반도체본체상에 배치하는 것에 의해서 달성된다. 여기서, 반도체 본체(semiconductor structure)라고 하는 것은 반도체기판 또는 반도체층이 형성된 반도체기판을 말한다.
본 발명의 하나의 수단에 의하면, 제1도에 도시된 바와 같이 반도체기판A상에 이것과 격자정수가 다른 반도체소자B를 직접 접착에 의해 제작한다. 여기서, 각 반도체는 모두 면심 입방격자를 단위격자로 하는 예를 들면 III-V족 또는 II-VI족 화합물 반도체를 상정하고 있으며, 도면중 ○는 III족 또는 II족 원자를, ●는 V족 또는 VI족 원자를 나타내고 있다. 예를 들면, 반도체기판A는 GaAs, 반도체소자B의 최하층은 InP로 한다. 이 구조를 접착계면에 대해 수직인 한 단면에서 보면, 반도체기판A와 반도체소자B에서는 ●원자와 ○원자의 배열순서가 반대이고, 따라서 ○원자와 ●원자의 배열방법이 서로 다르다. 이 현상을 「반도체기판A의 결정구조와 반도체소자B의 결정구조는 다르다」또는 「반도체기판A의 격자배열과 반도체소자B의 격자배열은 등가가 아니다」라고 한다. 또, 면방위 관계는 반도체소자B의 결정 면방위[011]은 반도체기판A의 결정 면방위[011]과 평행하지만, 반도체소자B의 결정 면방위[100]과 [01]이 각각 반도체기판A의 결정 면방위[100] 및 [01]과 180도 반대이다. 단, [01]의의 기호 -기호는 미러지수(Miller index)표시에 있어서의 부측을 나타내는 오버라인의 대용이다.
이 때, 화합물 반도체에 있어서는 [100]과 [0] 및 [011]과 [01]이 각각 등가가 아니기 때문에, 이와 같은 배열순서의 반전이 발생한다. 반도체기판A와 반도체소자B의 [01]이 평행하고 [100]과 [011]이 180도 반대(逆)인 경우에도 배열순서가 마찬가지로 반전한다. 이와 같은 결정구조는 결정성장에 의해서는 얻어지지 않는다.
또, 본 발명의 다른 하나의 수단에 의해서, Si 와 같은 면심 입방격자를 단위격자로 하는 IV족 단원소(單元素) 반도체로 이루어지는 반도체기판W상에 반도체소자B를 직접 접착한 예를 제2도에 도시한다. 도면중 □는 IV족 원자를 나타낸다. 접착계면에 대해 수직인 한 단면에 있어서 반도체기판W의 IV족 원자의 배열방법과 반도체소자B의 ○원자 및 ●원자의 배열방법이 다르다. 즉, 반도체기판W의 결정구조와 반도체소자B의 결정구조는 다르거나 또는 반도체기판W의 격자배열과 반도체소자B의 격자배열은 등가가 아니다. 이와 같은 결정구조도 결정성장에 의해서는 얻어지지 않는 것이다. 또, Si는 화합물 반도체와는 달리 {011}면에서 벽개(cleavage)할 수 없기 때문에, 통상 (100)Si기판상에 (100)화합물 반도체소자를 제작한 경우에는 화합물 반도체의 {011}벽개면을 제작하는 것이 곤란하며, 특히 끝면 출사형(edge-emitting irradiation type)의 발광소자를 제작하는 것은 곤란하였다. 그러나, 본 구조에서는 Si와 화합물 반도체의 벽개면이 일치되어 있어 용이하게 화합물 반도체소자의 벽개면을 제작할 수가 있다.
이것에 대해, 종래의 하나의 수단에 의하면 제5도에 도시된 바와 같이 반도체기판A상에 반도체소자S를 직접접착에 의해 제작하지만, 접착계면에 대해 수직인 모든 단면에 있어서 반도체기판A의 결정구조와 반도체소자S의 최하층 결정구조는 동일하거나 또는 반도체기판A의 격자배열과 반도체소자S의 격자배열은 등가이다. 즉, ○원자와 ●원자의 배열순서는 동일하다. 여기서, 반도체기판A가 II-VI족이고 반도체소자S가 III-V족과 같이 재료계가 서로 다른 경우에도 일반적으로 II족 원자와 III족 원자 또는 V족 원자와 VI족 원자가 결합하는 일은 없고, 즉 ○원자끼리 또는 ●원자끼리가 결합하는 일은 없으며, II족 원자와 III족 원자 및 V족 원자와 VI족 원자는 격자배열의 판단에 있어서 등가인 것으로 간주된다. 이 때, 반도체소자S의 결정 면방위[100]이 반도체기판A의 결정 면방위[100]과 180도 반대이고, 반도체소자S의 결정 면방위[011]과 [01]이 각각 반도체기판A의 결정 면방위[011] 및 [01]과 90도 어긋나는 것에 의해서 동일한 배열순서로 되어 있다. 일반적으로, 반도체소자S를 결정성장에 의해서 제작한 경우에는 반도체소자S의 결정 면방위가 반도체기판A의 결정 면방위와 완전히 동일하게 된다. 이와 같이, 결정구조를 동일하게 하기 위해서, 종래는 반도체소자S의 면방위가 반도체기판A에 의해서 한정되고 있었다. 단, 특히 반도체기판A와 반도체소자S가 이종(종류가 다른) 재료일 때 접착계면에 있어서 전위(dislocations)가 발생하는 것 등에 의해서 국소적으로 결정구조가 흐트러지는 경우가 있지만, 여기서는 그러한 국소적인 흐트러짐은 결정구조나 격자배열의 차이로 고려하지 않고 각각의 반도체본체를 대표하는 격자배열에 의해서 판단하기로 한다. 또, 격자배열의 사이즈 차도 고려하지 않는다.
또, 제6도는 종래의 다른 하나의 수단에 의해 반도체기판X상에 반도체소자B 또는 반도체소자S를 직접 접착한 예를 도시한 것이다. 이와 같이, 본체 사이에서 구성원소 족(族)의 수가 다른 경우, 배열순서는 불문하고 격자배열의 형상에 의해서 판단하기로 한다. 따라서, 제2도에 있어서 본체 사이에서 격자의 배열방법은 달랐지만, 제6도에 도시한 경우에는 각각 기판과 반도체소자의 결정구조가 동일하거나 또는 격자배열이 등가이다. 반도체기판X는 [100]과 [0] 및 [011]과 [01]이 각각 등가이고, IV족 원자가 III족 원자나 V족 원자와 모두 결합할 수 있기 때문에, 제1도와 같이 화합물 반도체 끼리의 조합에서는 격자배열이 등가가 아닌 면방위관계라도 단원소 반도체와 화합물 반도체에서는 등가인 격자배열로 되는 경우가 있다. 그러나, 종래의 수단에 의하면 기판과 반도체소자의 면방위 관계가 수종류로 한정되어 있던 것에는 변함이 없다.
또, 제7도에 도시한 종래의 다른 하나의 수단은 일본국 특허공개공보 소화 48-40372호에 개시된 것이 있지만, 면방위가 다른 Si기판 등의 반도체기판을 수천Å정도의 SiO2와 같은 절연피막을 거쳐서 접착해서 일체화하고 있다. 이 경우에도 결정구조 또는 격자배열이 2개의 기판사이에서 다르지만, 그 사이에 충분한 두께의 절연막을 개재하고 있으므로 이들 기판은 전기적으로 절연되고 있다. 따라서, 2개의 기판 사이에 전류를 흐르게 할 수 없어 집적화 소자로서의 응용범위는 좁아져 있다.
한편, 제3도는 본 발명의 하나의 수단에 의해서 2개의 반도체소자를 집적한 예를 도시한 것이다. 반도체기판A상의 일부에 반도체소자B를 직접 접착하고, 다른 일부에 반도체소자S를 결정성장 또는 직접 접착하고 있다. 이 때, 상술한 바와 같이 접착계면에 대해 수직인 한 단면에 있어서 반도체기판A의 격자배열과 반도체소자B의 최하층의 격자배열은 등가가 아니며, 이것과 평행한 다른 한 단면에 있어서의 반도체기판A의 격자배열과 반도체소자S의 최하층의 격자배열은 등가이다. 따라서, 반도체소자B의 격자배열과 반도체소자S의 격자배열은 이들 단면상에서 비교한 경우에 등가가 아니다. 이와 같이, 서로 격자배열이 등가가 아닌 여러개의 반도체소자를 1개의 기판상에 집적할 수 있다. 이와 같은 집적은 지금까지는 불가능하였다.
또, 제4도에 도시한 본 발명의 다른 하나의 수단에 의해 2개의 반도체소자를 집적한 다른 예에 의하면, 반도체기판A상의 일부에 반도체소자B를, 다른 일부에 반도체소자C를 직접 접착하고 있다. 이 때. 접착계면에 대해 수직인 한 단면에 있어서 반도체기판A의 격자배열과 반도체소자B의 최하층의 격자배열은 등가가 아니며, 이것과 평행한 다른 한 단면에 있어서 반도체기판A의 격자배열과 반도체소자C의 최하층의 격자배열도 등가가 아니다. 또, 반도체소자B의 격자배열과 반도체소자C의 격자배열도 등가는 아니다. 이와 같이, 다양한 격자배열의 소자를 1개의 기판상에 집적하는 것이 가능하다. 특히, 광소자는 특성이나 제조방법이 격자배열에 영향을 받기 쉬우므로, 광소자를 포함한 집적화소자(광집적화 소자)는 설계의 자유도가 비약적으로 높아진다고 고려된다.
이하, 본 발명에 관한 반도체장치 및 그 제조방법의 몇가지 실시예에 대해 제8도~제23도를 사용해서 상세하게 설명한다.
[실시예 1]
제8도~제10도를 사용해서 본 발명에 관한 반도체장치 및 그 제조방법의 실시예 1에 대해서 설명한다.
먼저, 제8a도에 도시된 바와 같이 (100)p-InP기판(1a)상에 유기금속 기상성장(MOCVD) 법에 의해 p+-InGaAsP접촉층(12)(두께 0.2μm),p-InP층(13)(두께 1.5μm), p-InGaAsP 안내층(151)(두께 0.05μ m), 언도프 다중 양자웰(MQW:multiple quantum well)활성층(14a)(파장 1.55μm), n-InGaAsP안내층(152)(두께 0.2μm)를 순차 성장시킨다. MQW활성층(14a)는 InGaAs층(두께7nm)와 InGaAsP층 (두께8nm)를 교대로 적층한 것으로서, 층수는 각각 7층이다. 다음에, n-InGaAsP안내층(152)상에 2광속 간섭노출법에 의해서 분포귀환형 레이저를 위한 회절격자를 형성한다(제8b도). 회절격자는 p-InP(1a)의 [01]방향으로 형성한다.
이 n-InGaAsP안내층(152)상에 n-InP층(16)(두께 1.5μm)을 성장시킨다(제9a도).
이들 층(12),(13),(151),(14a),(152),(16)은 장파장대의 분포귀환형 MQW 반도체레이저 구조(191)을 형성하기 위한 것이다. 계속해서 n-InP층(16)상에 SiO2스트라이프(6a)(두께 0.3μm)를 형성한다. SiO2스트라이프(6a)는 폭 5.5μm이며, [011]방향과 평행하게 형성한다. 이것을 브롬화 수소산(hydrobromic acid)을 주성분으로 하는 혼합액으로 에칭해서 제19b도와 같은 메사형상(mesa structure)을 형성한다. 그 측면에 MOCVD법에 의해 반절연성 InP층(17)(두께 약 3.0μm)와 p-InP층(18p)(두께 0.1μm)를 성장시키고, 또 SiO2스트라이프(6a)를 HF희석액으로 에칭제거하여 n-InP평탄화층(16a)(두께 2.0μm)를 성장시킨다. 이것에 의해, BH(Buried Hetero)구조가 구성된다.
다음에, (011)n-Si기판(3b)의 표면을 HF희석액으로 세정해서 건조시키고, n-InP층(16a)의 표면을 황산과 과산화수소의 혼합용액으로 세정하고 HF희석액으로 처리한 후에 물로 씻어내어 스핀건조(spin-dry)시키고, 이들 세정한 면을 대향시켜 중첩한다. 이 때, n-Si기판(3b)의 [11]방향과 p-InP기판 (1a)의 [011]방향이 일치하도록 이들을 배치한다. 이들 상에 30g/cm2정도의 무게(weight)를 가하여 가열(어닐)로내에 둔다. 이 때, p-InP기판 (1a)측상 또는 n-Si기판(3b)측상 어느쪽이라도 상관없다. 노(爐)내에 H2가스를 흐르게 하면서 온도를 650℃로 승온시키고 40분 유지한다. 이렇게 해서, 제10a도 에 도시된 바와 같이 n-Si기판(3b)와 n-InP층(16a)가 직접 접착된다.
그 후, p-InP기판(1a)를 염산희석액으로 에칭제거한다(제10b도). 애칭은 p+-InGaAsP접촉층(12)에서 정지한다. 그 후, 전극형성 등의 반도체레이저 제작프로세스를 거쳐서 n-Si기판(3b)의 [11]면과 p-InP기판(1a)의 [011]면이 일치된 면에서 벽개하였다(도시하지 않음). 이것에 의해, 장파장대의 끝면출사형의 분포귀환형 MQW-BH반도체레이저를 n-Si기판(3b)상에 직접접착에 의해 제작하였다.
본 실시예에 있어서는 반도체 레이저구조와 n-Si기판은 제2도에 도시한 면방위 관계로 배치되고, 직접접착계면에 대해 수직인 단면에서 보면 이들 결정구조가 서로 다르거나 또는 격자배열이 등가가 아니다. 그러나, 그와 같은 불연속적인 계면이면서도, 반도체레이저의 특성은 결정성장에 의해 InP기판상에 제작한 것에 비해 악화하는 일은 없었다. 결정성장에 의해 제작한 경우에는 결정면방위가 기판과 동일한 반도체레이저 구조밖에 제작되지 않는다. 그러나, 본 발명에 의해서는 본 실시예에서 설명한 바와 같이 각종 결정 면방위의 디바이스를 특성을 손상시키지 않고 제작할 수가 있다. 특히 Si는 화합물 반도체와 벽개면이 다르고, 결정성장에 의해 Si기판상에 화합물 반도체레이저를 제작한 경우에는 레이저의 벽개면을 제작하는 것이 곤란하여 끝면출사형 레이저는 제작하기 어렵다. 그러나, 본 발명에 의해서는 본 실시예와 같이 Si와 화합물 반도체의 벽개면을 일치시키는 것이 가능하게 된다. 또, 분포귀환형 레이저는 회절격자를 일정 방향으로밖에 형성할 수 없으므로 결정 면방위가 특정한 것밖에 제작할 수 없으며, 결정성장에 의해서는 기판의 결정 면방위가 한정되어 있었지만 본 발명에 의해 그 제약이 없어졌다.
또, 반도체레이저 구조의 주재료인 InP와 기판의 Si는 격자정수나 열팽창계수가 크게 다르다. 그러나, 본 실시예에 의햐면 반도체레이저의 특성은 InP기판상의 것에 비해 악화하는 일은 없었다. 이것은 문헌 Applied Physics Letters, 58 1961(1991)에 기재된 바와 같이, 직접접착계면에서는이들의 물성 정수차를 완화시키기 위해서 전위가 발생하지만 그 양은 적고, 또 그들 전위는 성장층중으로는 전파하기 어려운 성질을 갖고 있어 디바이스특성에 미치는 영향이 작다고 간주된다. 즉, 본 발명에 의해서는 각종 디바이스를 그것과 다른 종류의 기판상에 임의의 결정 면방위로 제작할 수 있다.
본 실시예에서는 반도체레이저를 BH구조를 형성하고나서 직접 접착했지만, 반도체레이저 구조를 직접 접착하고나서 BH구조를 형성해도 좋다. 단 n-Si기판(3b)와 n-InP층(16a)의 직접접착시에는 n-InP층(16a)의 표면이 평탄한 것이 중요하다. MOCVD법에 의하면 이것은 가능하지만, 성장조건을 최적화할 필요가 있다. 또, 다른 성장법을 이용하는 것 등의 사정에 의해서 n-InP층(16a)의 표면이 평탄하게 되기 어려운 경우에는 n-InP층(16a)를 다소 두껍게 성장시키고, 성장후 표면을 경면 연마해도 좋다. 이 경우, 접착전에 연마면을 다소 에칭하여 연마에 의해서 생긴 왜곡층을 제거할 필요가 없다. 또, 본 실시예에서는 SiO2스트라이프(6a)의 폭을 5.5μm로 했지만, 값은 이것에 한정되지 않는다. 스트라이프(6a)의 재질은 마찬가지 효과를 얻을 수 있는 것이면 이것에 한정되지 않는다.
본 실시예는 파장 1.55μm의 장파장대의 분포귀환형 MQW 반도체BH레이저를 Si기판상에 제작하는 경우에 대해서 설명했지만, 그밖에도 활성층이 무왜곡 또는 왜곡 다중양자웰(MQW)구조인 레이저나 회절격자가 형성되어 있지 않은 DH레이저, GaAs를 주재료로 하는 단파장레이저 등의 다른 파장대의 레이저, 더 나아가서는 수광소자, 트랜지스터 등 각종 디바이스를 제작하는 모든 경우에 대해서 본 발명의 적용이 가능하다. 또, 디바이스는 단일체가 아니라 어레이형상으로 제작할 수도 있다. 제작하는 디바이스의 종류에 따라서 직접 접착하는 기판 또는 본체의 조합은 본 실시예에 한정되는 것은 아니고, 다른 조합으로 직접 접착하는 경우에 대해서도 본 발명의 적용이 가능하다. 또, 디바이스와 기판의 결정 면방위 관계, 직접접착의 순서, 조건 및 결정성장방법도 본 실시예의 주지(主旨)를 손상시키는 것이 아니면 본 실시예에 한정되지 않는다.
[실시예 2]
제11도를 사용해서 본 발명에 관한 반도체장치 및 그 제조방법의 실시예 2에 대해서 설명한다.
먼저, 제11a도에 도시된 바와 같이 (100)p-InP기판 (1a)상에 MOCVD법에 의해 p-또는 언도프 InGaAs 에칭스톱층(10)(두께 0.2μm),p- 또는 언도프 InP 제2에칭스톱층(11)(두께 0.2μm), p+-InGaAs접촉층(12), p-InP층(13), 언도프 InGaAsP활성층(14b)(두께 0.14μm, 파장 1.55μm), n-InP층(16)을 순차 성장시킨다. 이들 층(12),(13),(14b),(16)에 의해 장파장대의 파브리페로형(Fabry-Perot type) 반도체DH(Double Hetero) 레이저구조(192)가 구성된다.
다음에, (100)n-GaAs기판(2a)와 n-InP층(16a)의 표면을 각각 황산과 과산화수소의 혼합용액으로 세정하고, 또 HF희석액으로 처리한 후 물로 씻어내어 스핀건조시킨다. 이들 세정한 면을 대향시켜 중첩하고, 실시예1과 마찬가지 방법에 의해 직접 접착한다. 단, 접착조건은 승온시키는 온도를 650℃, 이 온도를 유지하는 시간을 30분으로 한다. 또, 이 때 n-GaAs기판(2a)의 [011]방향과 p-InP기판(1a)의 [011]방향이 일치하도록 이들을 배치한다. 그 후, p-InP기판(1a)를 염산희석액으로 에칭제거한다. 에칭은 InGaAsP에칭스톱층(10)에서 정지한다. 이 때, n-GaAs기판(2a)는 에칭되지 않는다. 또, InGaAsP에칭스톱층(10)을 황산과 과산화수소의 혼합용액에 의해, InP 제2에칭스톱층(11)을 염산희석액에 의해 순차 에칭제거한다(제11b도). 그 후, 전극형성 등의 반도체레이저 제작프로세스를 거쳐서(도시하지 않음), 장파장대의 파브리페로형 반도체DH레이저를 n-GaAs기판(2a)상에 직접접착에 의해 제작하였다.
본 실시예에 있어서는 반도체레이저 구조와 n-GaAs기판은 제1도에 도시한 바와 같은 면방위 관계로 배치되고, 직접접착계면에 대해 수직인 단면에 있어서 이들의 결정구조는 다르거나 또는 격자배열이 등가가 아니다. 그러나, 실시예 1에서 설명한 바와 같이 이것에 의해서 디바이스특성이 악화되는 일은 없었다. 또, 실시예 1과 마찬가지로 반도체레이저 구조의 주재료인 InP와 기판의 GaAs의 격자정수나 열팽창계수의 차에 의해서 반도체레이저의 특성이 악화되는 일도 없었다.
본 실시예에서는 실시예 1과는 달리, p-InP기판과 p+-InGaAsP접촉층 사이에 InGaAsP에칭스톱층을 마련하고 있다. 이것은 실시예 1에서 설명한 바와 같이 p+-InGaAsP접촉층을 에칭스톱층으로 하면, 접촉층의 표면이 두꺼운 기판의 에칭시에 손상을 받을 가능성이 있기 때문에 별도로 에칭스톱층을 마련한 것이다. 따라서, 접촉층의 표면의 에칭에 의한 손상이 특성에 심각한 영향을 미치지 않는 경우에는 실시예 1과 마찬가지로 p+-InGaAs접촉층을 에칭스톱층과 겸용해도 상관없다.
본 실시예에서는 파장 1.55μm의 장파장대의 파리브리페로형 반도체 DH레이저를 제작하는 경우에 대해서 설명했지만, 활성층의 종류 등을 포함해서 각종 레이저, 각종 디바이스를 제작하는 모든 경우에 대해서 본 발명의 적용이 가능하다. 또, 본 실시예에서는 장파장대의 반도체레이저를 GaAs기판 상에 제작하는 경우에 대해서 설명했지만, 제작하는 디바이스의 종류에 따라서 직접 접착하는 기판 또는 본체의 조합은 본 실시예에 한정되지 않는다. 디바이스와 기판의 결정 면방위 관계, 직접접착의 순서, 조건 및 결정성장방법도 본 실시예에 한정되지 않는 것은 물론이다.
[실시예 3]
제12도~제17도를 사용해서 본 발명에 관한 반도체장치 및 그 제조방법의 실시예 3에 대해서 설명한다.
먼저, 제12a도에 도시된 바와 같이 (100)n-InP기판(1b) 표면에 SiO2스트라이프형상 피복막(102)(두께 0.3μm)를 증착한다. SiO2스트라이프형상 피복막(102)는 폭 1000μm이고 [01]방향과 평행하게 2000μm간격으로 형성한다. 이 n-InP기판(1b)의 SiO2스트라이프형상 피복막(102)로 피목되어 있지 않은 부분에 분포귀환형 레이저를 위한 회절격자를 [01]방향과 평행하게 형성한다. 그 위에 MOCVD법에 의해 n-InGaAsP안내층(152), 언도프 MQW활성층(14a), p-InGaAsP안내층(151), p-InP층(13), p+-InGaAsP접촉층(12)를 순차 성장시킨다(제12b도). 성장은 회절격자상에서만 일으킨다. 이와같이 해서, 장파장대의 분포귀환형 MQW반도체레이저 구조(191)이 n-InP기판(1b)상에 선택적으로 성장해서 구성된다. 그 후, SiO2스트라이프형상 피복막(102)를 HF희석액에 의해 에칭 제거하고, n-InP기판(1b)를 0.4μm 에칭한다. 반도체 레이저구조(191)의 (011)측면중의 어느 한쪽에 광의 반사율을 저하시키는 유전체 다층막(92)를, 다른 한쪽의(011)측면에 SiO2끝면보호막(109)(두께 0.5μm)를 증착시킨다. 또, p+-InGaAsP접촉층(12) 및 유전체 다층막(92)와 SiO2끝면보호막(109)상에 SiO2표면보호막(103)(두께0.2μm)를, n-InP기판(1b)이면에 SiO2보호막(101)(두께0.5μm)을 증착시킨다.
다음에, 제13a도에 도시된 바와 같이 (100)p-InP기판(1a)상에 분자선 에피택시(MBE)법에 의해 p-InGaAs접촉층(41)(두께0.2μm), p-InAlAs클래드층(clad layer)(42)(두께 1.5μm), 언도프 초격자 상부안내층(431), 언도프 다중 양자웰(MQW)전계흡수층(44), 언도프 초격자 하부안내층(432), n-InAlAs클래드층(45)(두께 0.5μm)를 성장시킨다. MQW전계흡수층(44)는 InGaAs층(두께 6.5nm)과 InAlAs층(두께 5nm)를 교대로 적층한 것으로서, 층수는 각각 30층이다. 초격자 상부안내층(431) 및 초격자 하부안내층(432)는 InGaAs층(두께 2.5nm)과 InAlAs층(두께2.5nm)을 교대로 적층한 것으로서, 층수는 각각 3층이다. 이들 층(41),(42),(431),(44),(432),(45)에 의해서 마하젠더형(Mach-Zehnder type)광변조기구조(49)가 구성된다. 이것을 (011)면에서 2000μm 간격으로 분할한다. 이 끝면중의 어느 한쪽측에 유전체 다층막(92)를, 다른 한쪽의 끝면에 SiO2끝면보호막(109)를 증착시킨다.
다음에, 반도체레이저 구조(191)이 형성된 n-InP기판(1b)의 표면을 황산과 과산화수소의 혼합용액으로 세정처리한다. 한편, 광변조기 구조(49)의 n-InAlAs클래드층(45)의 표면을 황산희석액 및 인산과 과산화수소의 혼합용액으로 세정 처리하고 물로 씻어내어 스핀건조시킨다. n-InAlAs클래드층(45)의 표면을 n-InP기판(1b)의 SiO2표면보호막(103)이 증착되지 않은 표면에 대향시켜 중첩하고, 실시예 2와 마찬가지 방법에 의해 직접 접착한다(제13b도). 이 때, (100)p-Inp기판(1a)의 [011]방향이 n-InP기판(1b)의 [011]방향과 일치하도록, 또 광변조기 구조(49)의 벽개면중 유전체 다층막(92)가 증착된 면이 반도체레이저 구조(191)의 유전체 다층막(92)가 증착되지 않은 측 면과 접하도록 이들을 배치한다. 그 후, p-InP기판(1a)를 염산희석액으로, SiO2보호막(101)과 SiO2표면보호막(103) 및 SiO2끝면보호막(109)를 HF희석액으로 순차 에칭제거한다. 또한, p-InGaAs접촉층(41)은 염산희석액에 의해 에칭되지 않는다.
다음에, 광변조기 구조(49)의 p-InGaAs접촉층(41)의 표면 전면 및 유전체 다층막(92)상에 SiO2막(991)(두께 0.3μm)을, 레이저구조(191)의 p-InP층(13)에 SiO2스트라이프(6a)를 각각 증착시킨다(제14a도). 이 SiO2스트라이프(6a)는 레이저구조(191)의 [011]방향과 평행하게 형성되어 있다. 이 SiO2스트라이프(6a)를 마스크로 해서 레이저구조(191)의 결정층을 실시예 1과 마찬가지로 브롬화수소산을 주성분으로 하는 혼합액으로 에칭해서 메사형상을 형성하고, 그 메사측면에 MOCVD법에 의해 반절연성 InP층(17)과 n-InP층(18n)(두께 0.1μm)을 성장시킨다(제14b도).
그 후, 웨이퍼표면 전면에 SiO2막(992)(두께 0.7μm)를 증착시키고, 광변조기 구조(49)상에 증착한 합계 1.0μm의 SiO2막을 포토레지스트를 마스크로 한 습식(wet)에칭에 의해 제15a도와 같은 SiO2패턴(99)로 형성한다. 이 SiO2패턴은 폭 1.5μm의 스트라이프형상으로서 광변조기 구조(49)의 [01]방향과 평행하게 형성되며, 도중에 2개로 분기되어 있다. 또, 이 SiO2패턴의 중심선은 레이저 구조(191)상에 형성되어 있던 SiO2스트라이프(6a)의 중심선에 일치하도록 한다. 이 SiO2패턴(99)를 마스크로 하고, 광변조기 구조(49)의 결정층을 반응성 이온빔에칭(RIEB)에 의해 2.3μm 에칭한다(제15b도). 이것에 의해, 광변조기 구조(49)의 n-InAlAs클래드층(45)의 도중까지가 SiO2패턴의 형상을 따라 에칭된다. 에칭제거된 부분은 폴리이미드(111)에 의해 매립한다. 웨이퍼상의 SiO2막을 모두 HF희석액으로 에칭제거한 후, 포토레지스트패턴(89)(두께 2.0μm)를 형성한다(제16a도). 이 포토레지스트패턴(89)를 바로위에서 본 형상을 제16b도에 도시한다. 그 위에 p형 전극(80)(Cr 500Å/Au 7000Å/Cr 500Å)을 증착시킨다. 그 후, 포토레지스트패턴(89)를 박리액에 의해 제거하면, 포토레지스트패턴(89)가 형성되지 않은 영역에만 전극(80)이 남는다(제17a도).
또, n-InP기판(1b)를 이면에서 연마하여 약 100μm의 두께로 하고, 이 이면 전면에 n형 전극(81)(Ti 1000Å/Pt 2000Å/Ti 1000Å)을 증착시킨다. 이것을 2000μm의 소자길이로 벽개한다. 이 때, 2000μm중 반도체레이저 구조(191)의 길이가 600μm, 광변조기 구조(49)의 길이가 1400μm로 되도록 한다. 마지막에, 반도체레이저측의 벽개면에 광의 반사율을 높이는 유전체 다층막(91)을, 광변조기측의 벽개면에 유전체 다층막(92)를 증착시킨다(제17b도). 이와 같이 해서, InP기판상에 마하젠더형 광변조기와 장파장대의 분포귀환형 MQW반도체레이저가 일괄해서 제작 집적된다.
본 실시예에 있어서 반도체레이저구조는 n-InP기판상에 결정성장에 의해 제작했으므로 반도체레이저의 면방위는 기판과 동일하지만, 광변조기 구조와 n-InP기판은 제1도에 도시한 바와 같은 면방위 관계로 배치되고, 직접접착 계면에 대해 수직인 단면에 있어서 이들의 결정구조는 다르거나 또는 격자배열이 등가가 아니다. 그러나, 광변조기의 특성은 결정성장에 의해 제작한 것에 비해서 악화 하는 일은 없었다. 이 집적화 소자는 반도체레이저를 일정 전압으로 구동시키는 도중에 광변조기에 전압을 인가하는 것에 의해서, 인가전압에 따라 반도체레이저의 출력이 변조된다. 마하젠더형 광변조기는 인가전압에 의한 굴절율의 변화를 이용해서 반도체레이저의 출력을 변조한다. 이 때, 다중 양자웰의 양자감금 스타크효과(quantum confined Stark effect)에 의한 굴절율변화와 전기광학 효과에 의한 굴절율변화를 서로 동일 극성으로 할 필요가 있기 때문에, 광도파로(optical waveguide)를 (100)본체상인 경우에는 [01]방향으로, (-100)본체상인 경우에는 [011]방향으로 형성해야 한다. 한편, 분포귀환형 반도체레이저는 실시예 1에서 설명한 바와 같이 회절격자를 일정 방향으로밖에 형성할 수 없기 때문에, 이것과 직교하도록 광도파로의 방향도 한정된다. 구체적으로는, 광도파로는 (100)본체상인 경우에는 [011]방향으로밖에 형성할 수 없다. 즉, (100)본체상에 있어서는 마하젠더형 광변조기와 분포귀환형 반도체레이저의 광도파로 방향은 일치하지 않으므로, 문헌 Microwave and Optical Technology Letters, 7/3 132(1994)와 같이 결정성장에 의해서 이들을 동일 기판상에 집적하는 것은 불가능하였다. 그러나, 본 발명에 의해서는 이미 기술한 바와 같이 기판과 소자의 결정구조가 불연속이라도 상관없으므로, 본 실시예와 같이 이들 광도파로 방향이 일치하도록 집적할 수가 있다.
광변조기와 반도체레이저는 전기적으로 절연되어 있으므로, 소자간의 크로스토크(cross-talk)는 발생하지 않는다. 또, 광도파로는 광변조기 구조를 직접 접착한 후에 형성하고 있으므로, 광변조기와 반도체레이저 사이의 광결합에 어긋남은 발생하지 않는다. 즉, 광변조기와 반도체레이저를 개별적으로 분리된 기판상에 제작한 후에 집적하는 경우에는 소자의 위치를 높은 정밀도로 맞추지 않으면, 반도체레이저로부터의 출사광이 광변조기에 입사할 때 광손실이 발생한다. 또, 광변조기 구조를 직접접착이 아닌 접착제를 사용해서 n-InP기판(1b)상에 접착한 후에 소자의 제작을 실행하는 경우에 대해서는 소자제작시에 각종 산(酸)용액 등을 사용하는 것에 의해서 접착제의 접착력이 떨어지기 때문에 실시불가능한 것으로 고려된다.
본 실시예에 있어서는 반도체레이저를 부분적으로 성장시킨 기판상에 광변조기를 직접 접착하여 집적했지만, 반대로 광변조기를 부분적으로 성장시킨 기판상에 반도체레이저를 직접 접착에 의해 집적해도 좋고 또는 반도체레이저와 광변조기를 모두 다른 기판상에 직접 접착하여 집적해도 좋다. 구체적으로는, 또 트랜지스터 등의 전자소자와 집적하는 경우에는 이들을 Si기판상에 직접 접착하여 집적하면 좋다. 이들의 경우, 반도체레이저의 직접 접착에 의한 제작방법은 실시예 1 및 2에 준거한다. 또, 본 실시예에서는 반도체레이저 구조(191)을 n-InP기판(1b)상에 선택 성장에 의해서 부분적으로 제작했지만, n-InP기판(1b)상 전면에 반도체레이저 구조(191)을 성장시키고나서 그의 일부를 에칭제거하고 부분적으로 제작해도 좋다. 보호막(101), 스트라이프형상 피복막(102), 표면보호막(103) 및 끝면보호막(109)의 재질은 SiO2에 한정되지 않고, 마찬가지 효과를 얻을 수 있는 거시면 다른 재료를 사용해도 좋다.
본 실시예에서는 파장 1.55μm의 장파장대의 분포귀환형 MQW반도체 레이저를 집적했지만, 다른 파장대의 레이저를 집적하는 경우에 대해서도 본 발명의 적용이 가능하다. 또, 반도체레이저와 광변조기의 소자길이 및 스트라이프 폭은 모두 본 실시예의 값에 한정되지 않는다. 또, 광변조기 및 반도체레이저의 재질은 모두 본 실시예에 한정되지 않는다. 본 실시예에서는 반도체레이저와 광변조기의 집적에 대해서 설명했지만, 다른 디바이스와 디바이스를 집적하는 경우에 대해서도 본 실시예의 적용이 가능하다. 또, 집적하는 디바이스의 수 및 종류는 본 실시예에 한정되지 않고, 3종류이상의 디바이스의 집적도 가능하다. 본 실시예에 대해서도 또, 수광소자 등을 직접접착에 의해 집적하는 것이 고려된다. 집적하는 디바이스에 따라서 직접 접착하는 기판이나 본체의 조합은 본 실시예에 한정되지 않고, 디바이스와 기판의 면방위 관계, 직접접착의 순서, 조건 및 결정성장 방법도 본 실시예에 한정되지 않는다.
[실시예 4]
제18도~제23도를 사용해서 본 발명에 관한 반도체장치 및 그 제조방법의 실시예 4를 설명한다.
먼저, 제18a도에 도시된 바와 같이 (011)n-GaAs기판(2x)상에 MOCVD법에 의해 n- 또는 언도프 InGaP에칭스톱층(50)(두께 0.2μm),i-(n-)GaAs캡층(51)(두께 0.05μm),i-(n-)Al3Ga7As층(52)(두께 2μm),i-(n-)GaAs 코어층(53)(두께 1μm),i-(n-)Al3Ga7As층(54)(두께 3μm)를 순차 성장시킨다. 이들 층(51)~(54)에 의해 파장판 회전식 광주파수 변환소자 구조(59)가 형성된다. n-GaAs기판(2x)를 이면에서 연마해서 약100μm의 두께로 하고, 이것에 SiO2막(101)을 증착시킨다.
이것을(011)면과 수직인 GaAs의 벽개면인(011)면에서 2000μm간격으로 벽개한다. 이 벽개면의 양측에 SiO2끝면보호막(109)(두께 0.2μm)를 증착시킨다.
다음에, 제18b도에 도시된 바와 같이 (100)p-InP기판(1a)상에 MOCVD법에 의해 p+-InGaAsP접촉층(12), p-InP층(131)(두께 2μm), p-InGaAsP안내층(151),언도프 MQW활성층(14c)(파장 1.3μm), n-InGaAsP안내층(152)를 순차 성장시킨다. MQW활성층(14c)는 InGaAsP층(두께 6nm) 및 이것과 조성이 다른 InGaAsP층(두께 10nm)을 교대로 적층한 것으로서, 층수는 각각 5층이다. 다음에, n-InGaAsP층(152)상에 회절격자를 [01]방향과 평행하게 형성하고, 그 위에 n-InP층(161)(두께 3.5μm)을 성정시킨다. 이들 층(12),(131),(151),(14b),(152),(161)에 의해서 장파장대의 분포귀환형 MQW반도체레이저 구조(193)이 형성된다. 그 후, n-InP기판(1a)를 이면에서 연마하여 약100μm의 두께로 하고, 이것에 SiO2막(101)을 증착시킨다. 이와 같이 해서 얻어진 본체를 (011)면에서 500μm간격으로 벽개한다. 이 벽개면의 한쪽측에 SiO2끝면보호막(109)를 증착시키고, 반대측의 벽개면에 유전체 다층막(92)를 증착시킨다.
한편, (100)n-Si기판(3a)상에 MOCVD법에 의해 n-GaP층(7)(두께 30nm)를 성장시킨다. GaP층(7)의 표면과 광주파수 변환소자 구조(59)의 n-Al3Ga7As층(54)의 표면을 각각 황산희석액으로 세정처리한 후 물로 씻어내어 스핀건조시킨다. 이들 세정한 면을 대향시켜 중첩하고, 실시예 2와 마찬가지 방법에 의해 직접 접착한다(제19a도). 이 때, (011)n-GaAs기판(2x)의 [01]방향이 n-Si기판(3a)의 [011]방향과 일치하도록 이들을 배치한다. 그 후, n-GaAs기판(2x)를 황산과 과산화수소의 혼합용액으로, SiO2끝면보호막(109)와 SiO2막(101)을 HF희석액으로 순차 에칭제거한다. 계속해서, (100)n-Si기판(3a)상의 광주파수 변환소자 구조(59)와 인접하는 부분에 레이저구조(193)의 n-InP층(161)을 상술한 세정처리를 실시한 후에 마찬가지 방법에 의해서 직접 접착한다(제19b도).
이 때, (100)p-InP기판(1a)의 [011]방향이 n-Si기판(3a)의 [011]방향과 일치하도록, 또 레이저구조(193)의 벽개면중 유전체 다층막(92)를 증착시킨 면이 광주파수 변환소자 구조(59)의 벽개면과 접하도록 이들을 배치한다. 그 후, SiO2끝면보호막(109)과 SiO2막(101)을 HF희석액으로, p-InP기판(1a)와 InGaP에칭스톱층(50)을 동시에 염산희석액으로 순차 에칭제거한다(제20a도).
그 후, n-GaAs캡층(51) 및 p+-InGaAsP 접촉층(12)상에 p형 전극(80)을 증착시킨다. 단, 광주파수 변환소자와 반도체레이저를 전기적으로 절연시키기 위해서, 유전체 다층막(92)상을 포함하는 폭 0.1μm의 영역은 제외하고 증착한다(제20b도). 그 위에 SiO2막(98)(두께 1.0μm)을 증착시키고, 또 포토레지스트패턴(88)(두께 2.0μm)을 제21a도에 도시된 바와 같은 형상으로 형성한다. 이 패턴은 폭4μm의 스트라이프형상으로서, 반도체레이저 구조(193)상에서는 동일구조에 있어서의 [011]방향과 평행하게 형성하고, 광주파수 변환소자 구조(59)상에서는 동일구조에 있어서의 [11]방향과 평행하게 형성하고 있다. 단, 광주파수 변환소자 구조(59)의 양 끝면 부근에서는 동일구조에 있어서의 [01]방향과 평행하게 즉 반도체레이저 구조(193)상의 스트라이프와 평행하게 형성하고, 그곳부터 완만하게 만곡시켜서 [11]방향으로 평행하게 향하게 하고 있다. 이 만곡부의 곡률반경은 3mm이다.
이 포토레지스트패턴(88)을 마스크로 해서 SiO2막(98) 반응성 이온에칭(RIE)에 의해, 전극(80)을 이온밀링에 의해 각각 에칭한다. 여기서, 포토레지스트패턴(88)을 박리액으로 제거한 후 SiO2막(98)을 마스크로 해서 결정층을 광주파수 변환소자 구조(59) 및 반도체레이저 구조(193)과 함께 RIBE에 의해 2.55μm 에칭한다(제21b도). 이것에 의해, 광주파수 변환소자 구조(59)에 있어서는 GaAs코어층(53)의 도중까지 에칭되고, 반도체레이저 구조(193)에 있어서는 n-InGaAsP안내층(152)까지 에칭된다. SiO2막(98)을 HF희석액으로 에칭제거한 후, 스트라이프형상의 반도체레이저 구조(193)의 측면 및 n-InP층(161)의 표면의 일부에 SiO2패턴(97)(두께 1.0μm)을 증착시키고, 또 그 위에 포토레지스트패턴(87)(두께 2.0μm)를 형성한다(제22a도). 이 포토레지스트패턴(87) 및 SiO2패턴(97)을 바로위에서 본 형상을 제22b도에 도시한다. 그 위에 다시 전극(80)을 증착시킨다. 그 후, 포토레지스트패턴(87)을 박리액으로 제거하면, 포토레지스트패턴(87)이 형성되지 않은 영역에만 전극(80)이 남는다(제23a도).
또, n-Si기판(3a)를 이면에서 연마해서 약 100μm의 두께로 하고, 이면의 광주파수 변환조사 구조(59) 및 유전체 다층막(92)의 아래부분에 SiO2막(96)(두께 0.4μm)을 증착시키고, 또 포토레지스트막(86)(두께 3.0μm)을 형성한다. 이 이면 전면에 n형 전극(81)을 증착시키고 포토레지스트막(86)을 박리액으로 제거하면, 반도체레이저 구조(193)의 아래부분에만 전극(81)이 남는다(제23b도). 마지막에, 반도체레이저측의 끝면에 광의 반사율을 높이는 유전체 다층막(91)을 증착시키고, 광주파수 변환소자 측의 끝면에 유전체 다층막(92)를 증착시킨다.
이와 같이 해서, Si기판상에 파장판 회전식 광주파수 변환소자와 장파장대의 분포귀환형 MQW반도체레이저가 일괄해서 제작되고 집적된다.
이 집적소자에 있어서 반도체레이저를 일정전압으로 구동시키는 도중에 광주파수 변환소자에 전압을 인가하는 것에 의해서, 인가전압에 따라 반도체레이저의 주파수가 변환된다. 광주파수 변환소자는 일본국 특허출원 소화56-150724에 기재된 바와 같이 인가전압에 의한 굴절율의 변화에 의해서 광의 주파수를 변환하는 것으로서, 그의 기구상 광도파로를 동일구조에 있어서의 [11]방향과 평행하게 형성하지 않으면 안되며, 이 때문에 (011)면과 같은 특수한 면방위의 기판을 사용할 필요가 있다. 한편, 반도체레이저는 (100)면상에 제작하는 방법에 의해서 이미 제품화가 추진되고 있으며, (011)면 등 그밖의 결정면상으로의 제작은 일부 시도되고 있는 정도이다. 즉, 광주파수 변환소자와 반도체레이저는 최적한 기판 면방위가 다르다. 따라서, 결정성장에 의한 이들의 집적은 불가능하였지만, 본 발명에 의하면 이미 기술한 바와 같이 기판과 소자의 면방위 관계는 고려하지 않고, 기판과 소자의 재질이 다르더라도 소자의 특성에 미치는 영향이 작기 때문에 본 실시예에서와 같은 집적소자를 제작할 수가 있다.
광주파수 변환소자와 반도체레이저는 전기적으로 절연되어 있으므로, 소자간 크로스토크는 발생하지 않는다. 또, 광도파로는 광주파수 변환소자 구조와 반도체레이저구조를 직접 접착한 후에 형성하고 있으므로, 광주파수 변환소자와 반도체레이저 사이의 광결합에 어긋남은 발생하지 않는다. 본 실시예에서는 Si기판과 GaAs·InP와 같은 격자정수의 차에 부가해서, 구성원소계가 다른 기판끼리를 직접 접착하기 위해 Si기판상에 버퍼층을 형성한 후에 직접 접착하고 있다. 즉, Si기판상에 미리 GaP층을 성장시키고 GaP와 GaAs-InP와 같은 동일구성 원소계의 것끼리를 직접 접착하고 있으므로, 계면에서 원자의 재구성이 발생하기 쉬워 보다 완만한 계면을 얻을 수가 있다. 이와 같은 버퍼층으로서는 마찬가지 효과를 얻을 수 있는 것이면 다른 재료를 사용할 수도 있다. 또는, 실시예 1과 같이 버퍼층을 마련하지 않고 Si의 표면에 직접 접착해도 좋다.
본 실시예에 있어서는 이 광주파수 변환소자, 반도체레이저 집적소자를 또 트랜지스터 등의 전자소자와 집적하는 것을 고려해서 Si기판상에 직접 접착하여 집적했지만, 다른 용도로 사용하는 경우에는 다른 기판상에 직접 접착하여 집적해도 좋다. 또, 제작하는 전자소자에 따라서 Si기판은 (111)기판 등 다른 면방위의 것을 사용해도 좋다. 한편, 이 집적소자만으로 사용하는 경우에는 (011)GaAs기판상 또는 (100)InP기판상에 집적해도 좋다. 즉, 구체적으로는 (011)n-GaAs기판상에 광주파수 변환소자 구조를 형성한 후 그의 일부를 제거하고, 제거한 부분에 (100)p-InP기판상에 제작한 반도체레이저 구조를 직접 접착하면 (011)n-GaAs기판상에 집적된다. 단, 이 경우 광주파수 변환소자 구조는 본 실시예와 역순으로 제작하는 점에 주의해야 한다. 마찬가지 원리로 (100)InP기판상에 집적해도 좋다.
본 실시예에서는 파장 1.3μm의 장파장대의 분포귀환형 MQW반도체레이저를 집적했지만, 다른 파장대의 레이저를 집적하는 경우에 대해서도 본 발명의 적용이 가능하다. 또, 반도체레이저와 광주파수 변환소자의 소자길이 및 스트라이프폭은 모두 본 실시예의 값에 한정되지 않는다. 본 실시예에 있어서는 주파수 변환소자와 반도체레이저의 스트라이프폭을 동일하게 했지만, 서로 다른 스트라이프폭으로 해도 좋다. 또, 광주파수 변환소자 및 반도체레이저의 재질은 모두 본 실시예에 한정되지 않고, 디바이스와 기판의 면방위 관계, 직접 접착의 순서, 조건 및 결정성장방법도 본 실시예에 한정되지 않는다.
본 실시예에서는 반도체레이저와 광주파수 변환소자의 집적에 대해서 설명했지만, 다른 디바이스와 디바이스를 집적하는 경우에 대해서도 본 실시예의 적용이 가능하다. 또, 집적하는 디바이스의 수 및 종류는 본 실시예에 한정되지 않고, 3종류이상의 디바이스의 집적도 가능하다. 본 실시예에 대해서도 또 수광소자나 광변조기를 직접접착에 의해 집적하는 것이 고려된다. 집적하는 디바이스에 따라서 직접 접착하는 기판 또는 본체의 조합은 본 실시예에 한정되는 것은 물론 아니다.
이상 설명한 바와 같이, 본 발명에서는 2개의 반도체 본체를 직접 접착할 때 직접접착계면에 대해 수직인 단면에 있어서 서로 결정구조가 다르거나 또는 격자배열이 등가가 아니도록 이들을 배치하는 것에 의해서, 종래 방법 특히 결정성장에 의해서는 제작할 수 없었던 신규한 디바이스구조를 얻을 수가 있다.
이 때, 계면이 불연속적인 것에 의해서 또 종류가 다른 반도체본체를 직접 접착한 경우라고 하더라도, 다바이스의 특성에는 거의 영향이 미치지 않는다. 또, 본 발명은 어떠한 조합의 동종(同種)/이종(異種) 기판의 직접접착에도 적용이 가능하고, 또한 3종류 이상의 기판의 직접접착도 가능하다. 따라서, 집적화소자의 설계 자유도도 비약적으로 향상된다.

Claims (72)

  1. 제1격자정수를 갖는 제1반도체본체 및 상기 제1반도체본체상에 직접 접착되고 상기 제1격자정수와는 다른 제2격자정수를 갖는 제2반도체본체를 포함하는 반도체장치로서, 상기 제1및 제2반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제1반도체본체와 상기 제2반도체본체의 결정구조가 서로 다르고, 상기 제1및 제2반도체본체 사이의 접착계면에 대해 수직인 상기 제1및 제2반도체 본체의 면방위가 다른 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2반도체본체는 상기 제1반도체본체와 동일한 브라베(Bravais)격자를 단위격자로서 갖는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제1반도체본체는 Si로 이루어지고, 상기 제2반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 직접접착은 상기 제1반도체본체의 (011)면과 상기 제2반도체본체의 (100)면을 대향배치해서 실행되는 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 반도체장치가 반도체 광소자를 구성하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 광소자는 끝면출사형 발광소자인 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 끝면출사형 발광소자는 회절격자가 형성된 분포귀환형 소자인 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서, 상기 반도체 광소자는 도파로형 광검지소자인 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 반도체 광소자는 전압인가에 의해 발생하는 반도체내의 광의 굴절율 변화를 이용해서 동작하는 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 상기 제1반도체본체 및 상기 제2반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 상기 화합물 반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 직접접착은 상기 제1반도체본체와 상기 제2반도체본체의 (100)면끼리를 대향배치해서 실행되는 것을 특징으로 하는 반도체장치.
  14. 제12항에 있어서, 상기 반도체장치가 반도체 광소자를 구성하는 것을 특징으로 하는 반도체장치.
  15. 제14항에 있어서, 상기 반도체 광소자는 끝면출사형 발광소자인 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서, 상기 끝면출사형 발광소자는 회절격자가 형성된 분포귀환형 소자인 것을 특징으로 하는 반도체장치.
  17. 제14항에 있어서, 상기 반도체 광소자는 도파로형 광검지소자인 것을 특징으로 하는 반도체장치.
  18. 제14항에 있어서, 상기 반도체 광소자는 전압인가에 의해 발생하는 반도체내의 광의 굴절율 변화를 이용해서 동작하는 것을 특징으로 하는 반도체장치.
  19. 제1격자정수를 갖는 제1반도체본체 및 상기 제1반도체본체상에 직접 접착되고 상기 제1격자정수와는 다른 제1격자정수를 갖는 제2반도체본체를 포함하는 반도체장치로서, 상기 제1및 제2반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제1반도체본체와 상기 제2반도체본체의 격자배열이 등가가 아니고, 그들 사이의 접착계면에 대해 수직인 상기 제1및 제2반도체본체의 면방위가 다른 것을 특징으로 하는 반도체장치.
  20. 제19항에 있어서, 상기 제2반도체본체는 상기 제1반도체본체와 동일한 브라베격자를 단위 격자로서 갖는 것을 특징으로 하는 반도체장치.
  21. 제19항에 있어서, 상기 제1반도체본체는 Si로 이루어지고, 상기 제2반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 상기 화합물 반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  23. 제22항에 있어서, 직접접착은 상기 제1반도체본체의 (011)면과 상기 제2반도체본체의 (100)면을 대향배치해서 실행되는 것을 특징으로 하는 반도체장치.
  24. 제22항에 있어서, 상기 반도체장치가 반도체 광소자를 구성하는 것을 특징으로 하는 반도체장치.
  25. 제24항에 있어서, 상기 반도체 광소자는 끝면출사형 발광소자인 것을 특징으로 하는 반도체장치.
  26. 제25항에 있어서, 상기 끝면출사형 발광소자는 회절격자가 형성된 분포귀환형 소자인 것을 특징으로 하는 반도체장치.
  27. 제24항에 있어서, 상기 반도체 광소자는 도파로형 광검지소자인 것을 특징으로 하는 반도체 장치.
  28. 제24항에 있어서, 상기 반도체 광소자는 전압인가에 의해 발생하는 반도체내의 광의 굴절율 변화를 이용해서 동작하는 것을 특징으로 하는 반도체장치.
  29. 제19항에 있어서, 상기 제1반도체본체 및 상기 제2반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  30. 제29항에 있어서, 상기 화합물 반도체는 III-V 족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체 장치.
  31. 제30항에 있어서, 상기 직접접착은 상기 제1반도체본체와 상기 제2반도체본체의 (100)면끼리를 대향배치해서 실행되는 것을 특징으로 하는 반도체장치.
  32. 제30항에 있어서, 상기 반도체장치가 반도체 광소자를 구성하는 것을 특징으로 하는 반도체 장치.
  33. 제32항에 있어서, 상기 반도체 광소자는 끝면출사형 발광소자인 것을 특징으로 하는 반도체장치.
  34. 제33항에 있어서, 상기 끝면출사형 발광소자는 회절격자가 형성된 분포귀환형 소자인 것을 특징으로 하는 반도체장치.
  35. 제32항에 있어서, 상기 반도체 광소자는 도파로형 광검지소자인 것을 특징으로 하는 반도체 장치.
  36. 제32항에 있어서, 상기 반도체 광소자는 전압인가에 의해 발생하는 반도체내의 광의 굴절율 변화를 이용해서 동작하는 것을 특징으로 하는 반도체장치.
  37. 제1격자정수를 갖는 제1반도체본체, 상기 제1반도체본체의 한 표면의 일부에 직접 접착되고 제2격자정수를 가지며 상기 제1반도체본체와 동일한 브라베격자를 단위격자로서 갖는 제2반도체본체 및 상기 제1반도체본체의 상기 한 표면의 다른 일부에 직접접착 또는 결정성장되고 제3격자정수를 가지며 상기 제1반도체본체와 동일한 브라베격자를 단위격자로서 갖는 제3반도체본체를 포함하는 반도체장치로서,상기 제1및 제2반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제1반도체본체와 상기 제2반도체본체의 격자배열이 등가가 아닌 것을 특징으로 하는 반도체장치.
  38. 제37항에 있어서, 상기 제1및 제3반도체본체의 접착계면에 대해 수직인 모든 단면에 있어서의 상기 제1반도체본체와 상기 제3반도체본체의 격자배열이 등가인 것을 특징으로 하는 반도체장치.
  39. 제38항에 있어서, 상기 제1반도체본체는 Si로 이루어지고, 상기 제2및 제3반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  40. 제39항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  41. 제40항에 있어서, 상기 반도체장치는 2종류 이상의 소자를 포함하는 광집적화 소자 또는 광전자 집적화 소자인 것을 특징으로 하는 반도체장치.
  42. 제38항에 있어서, 상기 제1, 제2및 제3반도체본체는 화합물 반도체로 형성되는 것을 특징으로 하는 반도체장치.
  43. 제42항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  44. 제43항에 있어서, 상기 반도체장치는 2종류 이상의 소자를 포함하는 광집적화 소자 또는 광전자 집적화소자인 것을 특징으로 하는 반도체장치.
  45. 제37항에 있어서, 상기 제3반도체본체는 상기 제1반도체본체의 표면에 직접 접착되고, 상기 반도체장치의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제1반도체본체와 상기 제3반도체본체의 격자배열이 등가가 아닌 것을 특징으로 하는 반도체장치.
  46. 제45항에 있어서, 상기 반도체장치의 접착계면에 대해 수직인 모든 단면에 있어서의 상기 제2반도체본체와 상기 제3반도체본체의 격자배열이 등가인 것을 특징으로 하는 반도체장치.
  47. 제46항에 있어서, 상기 제1반도체본체는 Si로 이루어지고, 상기 제2및 제3반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  48. 제47항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  49. 게48항에 있어서, 상기 반도체장치는 2종류 이상의 소자를 포함하는 광집적화 소자 또는 광전자 집적화 소자인 것을 특징으로 하는 반도체장치.
  50. 제46항에 있어서, 상기 제1, 제2및 제3반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  51. 제50항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  52. 제51항에 있어서, 상기 반도체장치는 2종류 이상의 소자를 포함하는 광집적화 소자 또는 광전자 집적화 소자인 것을 특징으로 하는 반도체장치.
  53. 제45항에 있어서, 상기 반도체장치의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제2반도체본체와 상기 제3반도체본체의 격자배열이 등가가 아닌 것을 특징으로 하는 반도체장치.
  54. 제53항에 있어서, 상기 제1반도체본체는 Si로 이루어지고, 상기 제2및 제3반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  55. 제54항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  56. 제55항에 있어서, 상기 반도체장치는 2종류 이상의 소자를 포함하는 광집적화 소자 또는 광전자 집적화 소자인 것을 특징으로 하는 반도체장치.
  57. 제53항에 있어서, 상기 제1, 제2및 상기 제3반도체본체는 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
  58. 제57항에 있어서, 상기 화합물반도체는 III-V족 또는 II-VI족 화합물인 것을 특징으로 하는 반도체장치.
  59. 제58항에 있어서, 상기 반도체장치는 2종류 이상의 소자를 포함하는 광집적화 소자 또는 광전자 집적화 소자인 것을 특징으로 하는 반도체장치.
  60. 제1격자정수를 갖는 제1반도체본체의 표면 및 상기 제1격자정수와는 다른 제2격자정수를 갖는 제2반도체본체의 표면을 세정하는 공정, 상기 제1및 제2반도체본체의 표면을 대향해서 배치하는 공정 및 상기 제1및 제2반도체본체를 가열해서 직접 접착하는 공정을 포함하고, 상기 제1및 제2반도체본체를 대향해서 배치할 때에 상기 제1및 제2반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제1반도체본체의 결정구조와 상기 제2반도체본체의 결정구조가 다르도록 상기 제1및 제2반도체본체를 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  61. 제1격자정수를 갖는 제1반도체본체의 표면 및 상기 제1격자정수와는 다른 제2격자정수를 갖는 제2반도체본체의 표면을 세정하는 공정, 상기 제1및 제2반도체본체의 표면을 대향해서 배치하는 공정 및 상기 제1및 제2반도체본체를 가열해서 직접 접착하는 공정을 포함하고, 상기 제1및 제2반도체본체를 대향해서 배치할 때에 상기 제1및 제2반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제1반도체본체의 격자배열과 상기 제2반도체본체의 격자배열이 등가가 아니도록 상기 제1및 제2반도체본체를 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  62. 제3격자정수를 갖는 제3반도체본체의 표면의 일부에 상기 제3반도체본체와 동일한 재료로 이루어지는 제5반도체본체를 결정성장시키는 공정, 상기 제3반도체본체의 노출되어 있는 표면 및 제4격자정수를 갖는 제4반도체본체의 표면을 대향해서 배치하는 공정 및 상기 제3및 제4반도체본체를 가열해서 직접 접착하는 공정을 포함하고, 상기 제3및 제4반도체본체를 대향해서 배치할 때에 상기 제3및 제4반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제3반도체본체의 격자배열과 상기 제4반도체본체의 격자배열이 등가가 아니도록 상기 제3반도체본체를 상기 제4반도체본체의 노출되어 있는 표면에 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  63. 제3격자정수를 갖는 제3반도체본체의 표면 및 제4격자정수를 갖는 제4반도체본체의 표면을 세정하는 공정, 상기 제3반도체본체의 표면의 일부 및 상기 제4반도체본체의 표면을 대향해서 배치하는 공정, 상기 제3및 제4반도체본체를 가열해서 직접 접착하는 공정 및 상기 제3반도체본체의 노출되어 있는 표면에 상기 제3반도체본체와 동일한 재료로 이루어지는 제5반도체본체를 결정성장시키는 공정을 포함하고, 상기 제3및 제4반도체본체를 대향해서 배치할 때에 상기 제3및 제4반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제3반도체본체의 격자배열과 상기 제4반도체본체의 격자배열이 등가가 아니도록 상기 제3및 제4반도체본체를 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  64. 제3격자정수를 갖는 제3반도체본체의 표면 및 제4격자정수를 갖는 제4반도체본체의 표면을 세정하는 공정, 상기 제3반도체본체의 표면의 일부 및 상기 제4반도체본체의 표면을 대향해서 배치하는 공정, 상기 제3및 제4반도체본체를 가열해서 직접 접착하는 공정, 상기 제3반도체본체의 노출되어 있는 표면 및 제5격자정수를 갖는 제5반도체본체의 표면을 세정하는 공정, 상기 제3반도체본체의 노출되어 있는 표면 및 상기 제3반도체본체의 표면을 대향해서 배치하는 공정 및 상기 제3및 제5반도체본체를 가열해서 직접 접착하는 공정을 포함하고, 상기 제3및 제4반도체본체를 대향해서 배치할 때에 상기 제3및 제4반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제3반도체본체의 격자배열과 상기 제4반도체본체의 격자배열이 등가가 아니도록 상기 제3및 제4반도체본체를 배치하거나 또는 상기 제3및 제5반도체본체를 대향해서 배치할 때에 상기 제3및 제5반도체본체의 접착계면에 대해 수직인 한 단면에 있어서의 상기 제3반도체본체의 격자배열과 상기 제5반도체본체의 격자배열이 등가가 아니도록 상기 제3반도체본체를 상기 제5반도체본체의 노출되어 있는 표면에 배치하는 것을 특징으로 하는 반도체장치의 제조방법.
  65. 제5항에 있어서, 상기 직접접촉은 상기 제1반도체본체의 (011)면에 대해 수직인 {111}면의 1개와 상기 제2반도체본체의 (100)면에 대해 수직인 {011}면의 1개를 서로 평행하게 배치해서 실행되는 것을 특징으로 하는 반도체장치.
  66. 제13항에 있어서, 상기 직접접촉은 상기 제1반도체본체 및 상기 제2반도체본체의 [01]방위를 서로 평행하게 또는 상기 제1반도체본체 및 상기 제2반도체본체의 [011]방위를 서로 평행하게 배치해서 실행되는 것을 특징으로 하는 반도체장치.
  67. 제23항에 있어서, 상기 직접접촉은 상기 제1반도체본체의 (011)면에 대해 수직인 {111}면의 1개와 상기 제2반도체본체의 (100)면에 대해 수직인 {011}면의 1개를 서로 평행하게 배치해서 실행되는 것을 특징으로 하는 반도체장치.
  68. 제31항에 있어서, 상기 직접접촉은 상기 제1반도체본체 및 상기 제2반도체본체의 [01]방위를 서로 평행하게 또는 상기 제1반도체본체 및 상기 제2반도체본체의 [011]방위를 서로 평행하게 배치해서 실행되는 것을 특징으로 하는 반도체장치.
  69. 제4항에 있어서, 상기 접착계면에 있어서 상기 제1반도체본체의 접착면은 (011)이고 상기 제2반도체본체의 접착면은 (100)이며, 상기 제1반도체본체의 {111}면의 1개와 상기 제2반도체본체의 {011}면의 1개는 서로 평행한 것을 특징으로 하는 반도체장치.
  70. 제12항에 있어서, 상기 접착계면에 있어서 상기 제1반도체본체의 접착면은 (100)이고 상기 제2반도체본체의 접착면은 (100)이며, 상기 제1및 제2반도체본체의 [01]방위가 서로 평행하거나 또는 상기 제1및 제2반도체본체의 [011]방위가 서로 평행한 것을 특징으로 하는 반도체장치.
  71. 제22항에 있어서, 상기 접착계면에 있어서 상기 제1반도체본체의 접착면은 (011)이고 상기 제2반도체본체의 접착면은 (100)이며, 상기 제1반도체본체의 {111}면의 1개와 상기 제2반도체본체의 {011}면의 1개는 서로 평행한 것을 특징으로 하는 반도체장치.
  72. 제30항에 있어서, 상기 접착계면에 있어서 상기 제1반도체본체의 접착면은 (100)이고 상기 제2반도체본체의 접착면은 (100)이며, 상기 제1및 제2반도체본체의 [01]방위가 서로 평행하거나 또는 상기 제1및 제2반도체본체의 [011]방위가 서로 평행한 것을 특징으로 하는 반도체장치.
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